JP5901003B2 - パワー系半導体装置 - Google Patents

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Description

本発明は、半導体装置（または半導体集積回路装置）、特に、パワーＭＯＳＦＥＴ等のパワー系半導体装置におけるセル周辺レイアウト技術または高耐圧化技術に適用して有効な技術に関する。
日本特開２００８−１２４３４６号公報（特許文献１）または米国特許第７６４２５９７号公報（特許文献２）には、マルチエピタキシ（Ｍｕｌｔｉ−Ｅｐｉｔａｘｙ）方式やエピタキシトレンチフィリング（Ｅｐｉｔａｘｙ Ｔｒｅｎｃｈ Ｆｉｌｌｉｎｇ）方式を用いて製造され、ドリフト領域の途中までスーパジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造を導入した、いわゆる、セミスーパジャンクション（Ｓｅｍｉ−Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造を有するパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例が開示されている。この例においては、セミスーパジャンクション構造を構成するＰ型カラム領域に、上方から下方に向かい徐々に不純物濃度が低下するような不純物プロファイルを形成することにより、埋め込みフィールドプレート（Ｔｒｅｎｃｈ Ｆｉｅｌｄ Ｐｌａｔｅ）の下端部における電界集中を緩和し、高耐圧特性と低オン抵抗を達成する旨の説明がされている。
日本特開２００４−１１９６１１号公報（特許文献３）には、主にマルチエピタキシ方式を用いて製造されるセミスーパジャンクション構造を有するパワーＭＯＳＦＥＴの一例が開示されている。この例においては、セミスーパジャンクション構造を構成するＮ型カラム領域に、上方から下方に向かい徐々に不純物濃度が増加するような不純物プロファイルを形成することにより、Ｎ型カラム領域とＰ型カラム領域間のチャージアンバランスに起因する耐圧低下を軽減する旨の説明がされている。
日本特開２００８−２５８４４２号公報（特許文献４）または米国特許公開２００８−２４６０７９号公報（特許文献５）には、主にマルチエピタキシ方式を用いて製造されるセミスーパジャンクション構造を有するパワーＭＯＳＦＥＴの一例が開示されている。この例においては、セミスーパジャンクション構造を構成するＮ型カラム領域およびＰ型カラム領域に、中央部が高い不純物プロファイルを形成することにより、上下端での空乏化を容易にして当該部分での電界集中を緩和する旨の説明がされている。
日本特開２００８−９１４５０号公報（特許文献６）または米国特許公開２００８−２３７７７４号公報（特許文献７）には、主にマルチエピタキシ方式を用いて製造されるセミスーパジャンクション構造を有するパワーＭＯＳＦＥＴの一例が開示されている。この例においては、セミスーパジャンクション構造を構成するＮ型カラム領域およびＰ型カラム領域に、上方から下方に向かい階段状に不純物濃度が減少するような不純物プロファイルを形成することにより、高耐圧特性と低オン抵抗を実現する旨の説明がされている。
日本特開２００７−３０００３４号公報（特許文献８）または米国特許公開２００８−１７８９７号公報（特許文献９）には、主にエピタキシトレンチフィリング方式を用いて製造されるセミスーパジャンクション構造を有するパワーＭＯＳＦＥＴの一例が開示されている。この例においては、セミスーパジャンクション構造を構成するＮ型カラム領域およびＰ型カラム領域の幅を上下で異ならせる（具体的には、Ｐ型カラム領域の下方の幅を薄くする）ことにより、カラム下方でのボロンの拡散を抑制し、オン抵抗の上昇を防止する旨の説明がされている。
日本特開２００６−６６４２１号公報（特許文献１０）または米国特許第７４２０２４５号公報（特許文献１１）には、マルチエピタキシ方式を用いて製造され、ドリフト領域を貫通するようにスーパジャンクション構造を導入した、いわゆる、フルスーパジャンクション（Ｆｕｌｌ−Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造（あるいは、単に「スーパジャンクション構造」と言う）を有するパワーＭＯＳＦＥＴの一例が開示されている。この例においては、スーパジャンクション構造を構成するＮ型カラム領域およびＰ型カラム領域は、それぞれ上下２段のセクションに分かれており、上のセクションを高濃度とすることにより、Ｎ型カラム領域とＰ型カラム領域間のチャージアンバランスに起因する耐圧低下を軽減する旨の説明がされている。
特開２００８−１２４３４６号公報 米国特許第７６４２５９７号公報 特開２００４−１１９６１１号公報 特開２００８−２５８４４２号公報 米国特許公開２００８−２４６０７９号公報 特開２００８−９１４５０号公報 米国特許公開２００８−２３７７７４号公報 特開２００７−３０００３４号公報 米国特許公開２００８−１７８９７号公報 特開２００６−６６４２１号公報 米国特許第７４２０２４５号公報
パワーＭＯＳＦＥＴ等のドリフト領域に関して、従来のシリコンリミット（Ｓｉｌｉｃｏｎ Ｌｉｍｉｔ）による制約を回避して、オン抵抗の低い高耐圧ＦＥＴ（たとえば、ソースドレイン耐圧６５０ボルト程度以上）等の開発が重要な課題となっている。そのため、ドリフト領域に比較的高濃度のスラブ（Ｓｌａｂ）状のＮ型カラム領域およびＰ型カラム領域を交互に有するスーパジャンクション（Ｓｕｐｅｒｊｕｎｃｔｉｏｎ）構造を導入する方法が種々開発されている。このスーパジャンクション構造を導入する方式は、大まかに言って３種類の方式、すなわち、マルチエピタキシ方式、トレンチ絶縁膜埋め込み方式、および、エピタキシトレンチフィリング（Ｅｐｉｔａｘｙ Ｔｒｅｎｃｈ Ｆｉｌｌｉｎｇ）方式（トレンチフィル方式またはトレンチエピタキシ埋め込み方式）がある。
これらのうち、エピタキシャル成長とイオン注入を多数回繰り返すマルチエピタキシ方式はプロセスおよび設計の自由度が高い分、工程が複雑になるため高コストである。
トレンチ絶縁膜埋め込み方式は、トレンチに斜めイオン注入した後、トレンチ（Ｐ型カラム領域を埋め込む溝）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜で埋め込むものであり、プロセス的にはより単純であるが、トレンチの面積分だけ面積的に不利となる。
一方、エピタキシトレンチフィリング方式は、ベースとなるエピタキシャル層（「通常エピタキシ層」または「ベースエピタキシ層」と言う）にトレンチを形成して、そこに埋め込みエピタキシャル成長により反対導電型のカラム領域を埋め込み形成するものであり、埋め込みエピタキシャル成長の成長条件の制約のためにプロセスおよび設計の自由度が比較的低いが、工程が単純であるというメリットがある。
そこで、本願発明者らは、これらのエピタキシトレンチフィリング方式、マルチエピタキシ方式等によるパワーＭＯＳＦＥＴ等のデバイス構造および量産上の問題について、シミュレーション等を利用して検討したところ、以下のような問題があることが明らかとなった。すなわち、Ｎチャネル型パワーＭＯＳＦＥＴを例にとれば、各種のプロセスパラメータの比較的軽度の揺らぎによっても、アクティブセル領域とチップ周辺部の間の環状中間領域の周辺における電界集中によって、当該部分の近傍のＰ型ボディ領域端部の降伏によって、ソースドレイン耐圧が低下するというものである。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、高耐圧で且つ低オン抵抗のパワー系固体能動素子等の半導体装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、アクティブセル領域、チップ周辺領域、および、これらの間の中間領域のそれぞれの第１導電型のドリフト領域にスーパジャンクション構造を有するパワー系半導体装置において、この中間領域においてスーパジャンクション構造を構成する第２導電型のカラム領域の少なくとも一つの幅を他の領域よりも大きくしたものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、アクティブセル領域、チップ周辺領域、および、これらの間の中間領域のそれぞれの第１導電型のドリフト領域にスーパジャンクション構造を有するパワー系半導体装置において、この中間領域においてスーパジャンクション構造を構成する第２導電型のカラム領域の少なくとも一つの幅を他の領域よりも大きくしたことにより、局所的なチャージアンバランスが起こり、電界集中が起こりやすい中間領域において、電界のピークが来る深さをドリフト領域の表面から内部にシフトさせることができる。
本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（基本構造：１重線状幅広カラム型）におけるチップ上面全体平面レイアウト図である。 図１に対応するチップ全面Ｐ型カラム領域平面レイアウト図である。 図２のチップコーナ部ＣＲの拡大平面図である。 図３のＡ−Ａ’断面に対応するデバイス断面図である。 図３のＢ−Ｂ’断面に対応するデバイス断面図である。 図４又は図５の幅広のＰ型カラム領域９ｂの周辺における深さ方向のチャージバランスと耐圧の関係を示す説明図である。 図１から図５に示すようなスーパジャンクション構造内における一般的なチャージバランス状態（Ｑｐ≒Ｑｎ）とドリフト領域内における電界強度分布の関係を示すシミュレーション結果プロット図である。 図１から図５に示すようなスーパジャンクション構造内におけるスーパジャンクション構造内における一般的なチャージバランス状態（Ｑｐ＞Ｑｎ）とドリフト領域内における電界強度分布の関係を示すシミュレーション結果プロット図である。 図１から図５に示すようなスーパジャンクション構造内におけるスーパジャンクション構造内における一般的なチャージバランス状態（Ｑｐ＜Ｑｎ）とドリフト領域内における電界強度分布の関係を示すシミュレーション結果プロット図である。 図１から図５に示すようなスーパジャンクション構造内におけるスーパジャンクション構造内における一般的なチャージバランス状態（Ｑｐ≧Ｑｎ）としたときのメリットを示す説明図である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型カラム溝ドライエッチング工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型カラム溝ドライエッチング用ハードマスク除去工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（エピタキシトレンチフィリング工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（平坦化工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ−型リサーフ領域導入工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（フィールド絶縁膜エッチング工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型ボディ領域導入工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲート酸化工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲートポリシリコン膜成膜工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲートポリシリコン膜パターニング工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｎ＋型ソース領域導入工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（層間絶縁膜成膜工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（コンタクトホール形成工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。 図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（アルミニウム系メタル電極形成工程）である。 本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例１（２重線状幅広カラム型）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。 図２６のＡ−Ａ’断面に対応するデバイス断面図である。 図２６のＢ−Ｂ’断面に対応するデバイス断面図である。 本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例２（１重連結幅広カラム型）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。 本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例３（２重連結幅広カラム型）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。 本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例４（１重分離線状幅広カラム型）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。 本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例５（補助カラム付１重分離線状幅広カラム型）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。 本願の実施の形態２の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（基本構造：１重部分高濃度カラム型）に関する図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図である。 本願の実施の形態２の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例１（２重部分高濃度カラム型）に関する図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図である。 図３３又は図３４のＤ−Ｄ’断面に関する深さ方向の均一濃度のＰ型カラム領域５１ｐ（比較のため隣接するＮ型カラム領域１０の不純物分布を併記）の不純物分布図である。 図３３又は図３４のＣ−Ｃ’断面に関する深さ方向において部分的に高濃度のＰ型カラム領域５２ｐ（比較のため隣接するＮ型カラム領域１０の不純物分布を併記）の不純物分布図の例１（略階段状分布）である。 図３３又は図３４のＣ−Ｃ’断面に関する深さ方向において部分的に高濃度のＰ型カラム領域５２ｐ（比較のため隣接するＮ型カラム領域１０の不純物分布を併記）の不純物分布図の例２（略単調増加）である。 本願の実施の形態２の半導体装置（図３３の基本構造および図３７のドーピングプロファイルを例にとる）の製造方法におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の１段目Ｎ型シリコンエピタキシャル層の成膜工程）である。 本願の実施の形態２の半導体装置（図３３の基本構造を例にとる）の製造方法におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の１段目Ｎ型シリコンエピタキシャル層に対するＰ型不純物注入工程１）である。 本願の実施の形態２の半導体装置（図３３の基本構造を例にとる）の製造方法におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の１段目Ｎ型シリコンエピタキシャル層に対するＰ型不純物注入工程２）である。 本願の実施の形態２の半導体装置（図３３の基本構造を例にとる）の製造方法におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシ方式によるマルチエピタキシャル成長および最終のイオン注入完了時）である。 図４４のＮ型エピタキシャル構造（Ｎ/Ｎ−多層通常エピタキシ型構造）と一般の単一通常エピタキシャル構造の場合の耐圧とチャージアンバランスの関係を模式的に示した説明図である。 本願の実施の形態１の半導体装置（基本構造等）の一例であるパワーＭＯＳＦＥＴのゲート構造の変形例（トレンチゲート）に関する図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図である。 図４４のスーパジャンクションにおける深さ方向のチャージバランスと耐圧の関係を示す説明図である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（Ｐ型カラム溝開口用ハードマスク膜パターニング工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（Ｐ型カラム溝エッチング工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（エピタキシトレンチフィリング工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（平坦化工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（Ｐ−型リサーフ領域導入工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（フィールド絶縁膜エッチング工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（Ｐ型ボディ領域導入工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（ゲート酸化工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（ゲートポリシリコン膜成膜工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（ゲートポリシリコン膜パターニング工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（Ｎ＋型ソース領域導入工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（層間絶縁膜成膜工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（コンタクトホール形成工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。 本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（アルミニウム系メタル電極形成工程）である。 図２に対応するカラム全体レイアウト図（基本レイアウト）である。 図６１に対する変形例１のカラム全体レイアウト図である。 図６１に対する変形例２のカラム全体レイアウト図である。 本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例６（狭隘Ｎ型カラム型：その１）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。 図６４のＡ−Ａ’断面に対応するデバイス断面図である。 図６４のＢ−Ｂ’断面に対応するデバイス断面図である。 本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例７（狭隘Ｎ型カラム型：その２）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。 図６７のＡ−Ａ’断面に対応するデバイス断面図である。 図６７のＢ−Ｂ’断面に対応するデバイス断面図である。 本願の実施の形態２の半導体装置（図３３の基本構造および図３７のドーピングプロファイルを例にとる）の製造方法（変形例）におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の１段目Ｎ型シリコンエピタキシャル層の成膜工程）である。 本願の実施の形態２の半導体装置（図３３の基本構造および図３７のドーピングプロファイルを例にとる）の製造方法（変形例）におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の１段目Ｎ型シリコンエピタキシャル層に対するＰ型不純物注入工程１）である。 本願の実施の形態２の半導体装置（図３３の基本構造および図３７のドーピングプロファイルを例にとる）の製造方法（変形例）におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の２段目Ｎ型シリコンエピタキシャル層に対するＰ型不純物注入用レジストパターン形成工程）である。 本願の実施の形態２の半導体装置（図３３の基本構造および図３７のドーピングプロファイルを例にとる）の製造方法（変形例）におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の２段目Ｎ型シリコンエピタキシャル層に対するＰ型不純物注入完了＆レジスト除去時点）である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下を含むパワー系半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面、及び第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面のほぼ中央部に設けられたアクティブセル領域、前記第１の主面の周辺に設けられたチップ周辺領域、および、前記アクティブセル領域と前記チップ周辺領域の間の前記半導体チップの前記第１の主面に設けられた環状中間領域；
（ｃ）前記半導体チップの前記第１の主面側の前記アクティブセル領域、前記チップ周辺領域、および前記環状中間領域の表面内に設けられた第１導電型のドリフト領域；
（ｄ）前記アクティブセル領域のほぼ全面であって、前記ドリフト領域に設けられた第１のスーパジャンクション構造；
（ｅ）前記環状中間領域に対応する前記ドリフト領域に設けられた第２のスーパジャンクション構造；
（ｆ）前記チップ周辺領域に対応する前記ドリフト領域に設けられた第３のスーパジャンクション構造、
ここで、前記第２のスーパジャンクション構造を構成する複数の第２導電型カラム領域の少なくとも一つは、前記第１のスーパジャンクション構造を構成する複数の第２導電型カラム領域よりも、その幅が広い。
２．前記１項の半導体装置において、更に、以下を含む：
（ｇ）前記半導体チップの前記第１の主面の前記ドリフト領域の表面領域に、前記環状中間領域に対応して、前記アクティブセル領域を取り囲むように設けられた第２導電型のセル周辺ボディ領域。
３．前記２項の半導体装置において、前記少なくとも一つの第２導電型カラム領域は、一つ又は複数の第２導電型カラム領域から構成され、その内の少なくとも一つは、前記セル周辺ボディ領域と連結されている。
４．前記１から３項のいずれか一つの半導体装置において、前記少なくとも一つの第２導電型カラム領域は、前記第３のスーパジャンクション構造を構成する複数の第２導電型カラム領域よりも、その幅が広い。
５．前記１から４項のいずれか一つの半導体装置において、前記少なくとも一つの第２導電型カラム領域は、その一部の幅が、前記第１のスーパジャンクション構造を構成する複数の第２導電型カラム領域の幅とほぼ同等である。
６．前記１から５項のいずれか一つの半導体装置において、前記第１のスーパジャンクション構造、前記第２のスーパジャンクション構造、および前記第３のスーパジャンクション構造を構成する複数の第２導電型カラム領域の断面構造は、下方が細くなるテーパ形状を有する。
７．前記１から６項のいずれか一つの半導体装置において、前記半導体チップは、シリコン系部材を主要な構成要素とする。
８．前記１から７項のいずれか一つの半導体装置において、前記第１導電型は、Ｎ型である。
９．前記１から８項のいずれか一つの半導体装置において、前記半導体チップは、単体又は複合のパワー系能動デバイスを構成している。
１０．前記１から９項のいずれか一つの半導体装置において、前記半導体チップは、プレーナ型パワーＭＯＳＦＥＴ単体デバイスを構成している。
１１．前記４項の半導体装置において、更に、以下を含む：
（ｈ）前記半導体チップの前記第１の主面の前記ドリフト領域の表面領域に、前記アクティブセル領域および前記セル周辺ボディ領域を取り囲むように設けられ、不純物濃度が前記セル周辺ボディ領域よりも低い第２導電型の表面リサーフ領域。
１２．以下を含むパワー系半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面、及び第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面のほぼ中央部に設けられたアクティブセル領域、前記第１の主面の周辺に設けられたチップ周辺領域、および、前記アクティブセル領域と前記チップ周辺領域の間の前記半導体チップの前記第１の主面に設けられた環状中間領域；
（ｃ）前記半導体チップの前記第１の主面側の前記アクティブセル領域、前記チップ周辺領域、および前記環状中間領域の表面内に設けられた第１導電型のドリフト領域；
（ｄ）前記アクティブセル領域のほぼ全面であって、前記ドリフト領域に設けられた第１のスーパジャンクション構造；
（ｅ）前記環状中間領域に対応する前記ドリフト領域に設けられた第２のスーパジャンクション構造；
（ｆ）前記チップ周辺領域に対応する前記ドリフト領域に設けられた第３のスーパジャンクション構造、
ここで、前記第２のスーパジャンクション構造を構成する複数の第２導電型カラム領域の少なくとも一つは、前記第１のスーパジャンクション構造を構成する複数の第２導電型カラム領域と比較して、不純物濃度が高い部分を有する。
１３．前記１２項の半導体装置において、前記第１のスーパジャンクション構造、前記第２のスーパジャンクション構造、および前記第３のスーパジャンクション構造は、マルチエピタキシャル方式によるものである。
１４．前記１３項の半導体装置において、その下半部のみ濃度が高い。
１５．前記１３項の半導体装置において、その上方から下方に向けて高くなる濃度勾配を有する。
１６．以下を含むパワー系半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面、及び第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面のほぼ中央部に設けられたアクティブセル領域、前記第１の主面の周辺に設けられたチップ周辺領域、および、前記アクティブセル領域と前記チップ周辺領域の間の前記半導体チップの前記第１の主面に設けられた環状中間領域；
（ｃ）前記半導体チップの前記第１の主面側の前記アクティブセル領域、前記チップ周辺領域、および前記環状中間領域の表面内に設けられた第１導電型のドリフト領域；
（ｄ）前記アクティブセル領域のほぼ全面であって、前記ドリフト領域に設けられた第１のスーパジャンクション構造；
（ｅ）前記環状中間領域に対応する前記ドリフト領域に設けられた第２のスーパジャンクション構造；
（ｆ）前記チップ周辺領域に対応する前記ドリフト領域に設けられた第３のスーパジャンクション構造、
ここで、前記第１導電型のドリフト領域は、通常エピタキシャル下層領域と、これよりも高濃度の通常エピタキシャル上層領域を有する。
１７．前記１６項の半導体装置において、前記通常エピタキシャル上層領域の不純物濃度は、前記第１のスーパジャンクション構造を構成する第１導電型カラム領域と第２導電型カラム領域とが、ほぼチャージバランスする濃度である。
１８．以下を含むパワー系半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面、及び第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面のほぼ中央部に設けられたアクティブセル領域、前記第１の主面の周辺に設けられたチップ周辺領域、および、前記アクティブセル領域と前記チップ周辺領域の間の前記半導体チップの前記第１の主面に設けられた環状中間領域；
（ｃ）前記半導体チップの前記第１の主面側の前記アクティブセル領域、前記チップ周辺領域、および前記環状中間領域の表面内に設けられた第１導電型のドリフト領域；
（ｄ）前記アクティブセル領域のほぼ全面であって、前記ドリフト領域に設けられた第１のスーパジャンクション構造；
（ｅ）前記環状中間領域に対応する前記ドリフト領域に設けられた第２のスーパジャンクション構造；
（ｆ）前記チップ周辺領域に対応する前記ドリフト領域に設けられた第３のスーパジャンクション構造、
ここで前記第２のスーパジャンクション構造を構成する複数の第２導電型カラム領域の少なくとも一つの間隔は、前記第１のスーパジャンクション構造を構成する複数の第２導電型カラム領域の間隔よりも、その幅が狭い。
１９．前記１８項の半導体装置において、更に、以下を含む：
（ｇ）前記半導体チップの前記第１の主面の前記ドリフト領域の表面領域に、前記環状中間領域に対応して、前記アクティブセル領域を取り囲むように設けられた第２導電型のセル周辺ボディ領域。
２０．前記１から１１項のいずれか一つの半導体装置において、前記第１のスーパジャンクション構造、前記第２のスーパジャンクション構造、および前記第３のスーパジャンクション構造は、エピタキシトレンチフィリング方式によるものである。
２１．前記１２から１５項のいずれか一つの半導体装置において、前記第１のスーパジャンクション構造、前記第２のスーパジャンクション構造、および前記第３のスーパジャンクション構造は、マルチエピタキシャル方式によるものである。
２２．前記１６から１９項のいずれか一つの半導体装置において、前記第１のスーパジャンクション構造、前記第２のスーパジャンクション構造、および前記第３のスーパジャンクション構造は、エピタキシトレンチフィリング方式によるものである。
２３．前記１から２２項のいずれか一つの半導体装置において、前記環状中間領域上には、層間絶縁膜を介して、フィールドプレートが設けられている。
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ、ダイオード（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。ここで、ＩＧＢＴは、パワーＭＯＳＦＥＴを内蔵したバイポーラトランジスタであり、分類は、基本的に内蔵するパワーＭＯＳＦＥＴに従う。
なお、パワーＭＯＳＦＥＴ等（ＩＧＢＴも基本的に同じ）は、縦（Ｖｅｒｔｉｃａｌ）型と横（Ｌａｔｅｒａｌ）型に大別され、この縦型パワーＭＯＳＦＥＴ等は、更に、プレーナ（Ｐｌａｎａｒ）型とトレンチ（Ｔｒｅｎｃｈ）型に分類でき、本願では、プレーナ型パワーＭＯＳＦＥＴとトレンチ型パワーＭＯＳＦＥＴを具体的に説明する。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラムを平行に等間隔を置いて形成されたものについて説明する。
スーパジャンクション構造の中には、Ｐ型カラム領域等がＮ型ドリフト領域の途中で終端する「セミスーパジャンクション構造」がある一方で、Ｐ型カラム領域等がＮ型ドリフト領域を貫通する「フルスーパジャンクション（Ｆｕｌｌ−Ｓｕｐｅｒｊｕｎｃｔｉｏｎ）構造」がある。フルスーパジャンクション構造の方が、高耐圧及び低オン抵抗を実現するには有利であり、本願では、主にフルスーパジャンクション構造を扱う。
スーパジャンクション構造について、「配向」とは、そのスーパジャンクション構造を構成するＰ型カラムまたはＮ型カラムをチップの主面に対応して二次元的に見た場合（チップまたはウエハの主面に平行な面において）の長手方向を指す。
本願において、リサーフ（Ｒｅｓｕｒｆ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ ）構造またはジャンクションエッジターミネーション（Ｊｕｎｃｔｉｏｎ Ｅｄｇｅ Ｔｅｒｍｉｎａｔｉｏｎ）構造に関して、ジャンクションエッジエクステンション（Ｊｕｎｃｔｉｏｎ Ｅｄｇｅ Ｅｘｔｅｎｓｉｏｎ）または表面リサーフ領域（具体的には「Ｐ−型表面リサーフ領域」）とは、ドリフト領域の表面領域に形成され、チャネル領域を構成するＰ型ボディ領域（Ｐ型ウエル領域）の端部に連結した同一導電型でそれよりも不純物濃度の低い領域を言う。通常、セル部を取り巻くようにリング状に形成される。また、フィールドプレート（Ｆｉｅｌｄ Ｐｌａｔｅ）とは、ソース電位又はそれと等価な電位に接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面）の上方に延在し、リング状にセル部を取り巻く部分を言う。更に、フローティングフィールドリング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールドリミッティングリング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）とは、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電型を有するとともに類似した濃度を有し、リング状にセル部を1重又は多重に取り巻く不純物領域または不純物領域群を言う。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
なお、各図に示すＰ型カラムの数は、図示の都合上、たとえば、周辺サイド領域等に関して、３か５本程度を示したが、実際は１０本程度を超える場合もある。ここに示す例は、耐圧が数百ボルト程度のものを例にとり説明する。以下の例では、一例として数百ボルト程度（たとえば６００ボルト）の耐圧の製品を例にとり説明する。
なお、スーパージャンクション構造を利用したパワーＭＯＳＦＥＴについて開示した先行特許出願としては、たとえば日本特願第２００９−２６３６００号（日本出願日２００９年１１月１９日）、日本特願第２０１０−８１９０５号（日本出願日２０１０年３月３１日）等がある。
１．本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（基本構造：１重線状幅広カラム型）の説明（主に図１から図１０）
この例では、シリコン系半導体基板に作られたプレーナ型パワーＭＯＳＦＥＴについては、ソースドレイン耐圧６００ボルト程度のものに例をとり具体的に説明する（プレーナ型パワーＭＯＳＦＥＴについては、以下のセクションでも同じ）が、その他の耐圧値を有するパワーＭＯＳＦＥＴその他のデバイスにも適用できることは言うまでもない。
図１は本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（基本構造：１重線状幅広カラム型）におけるチップ上面全体平面レイアウト図である。図２は図１に対応するチップ全面Ｐ型カラム領域平面レイアウト図である。図３は図２のチップコーナ部ＣＲの拡大平面図である。図４は図３のＡ−Ａ’断面に対応するデバイス断面図である。図５は図３のＢ−Ｂ’断面に対応するデバイス断面図である。図６は図４又は図５の幅広のＰ型カラム領域９ｂの周辺における深さ方向のチャージバランスと耐圧の関係を示す説明図である。図７は図１から図５に示すようなスーパジャンクション構造内における一般的なチャージバランス状態（Ｑｐ≒Ｑｎ）とドリフト領域内における電界強度分布の関係を示すシミュレーション結果プロット図である。図８は図１から図５に示すようなスーパジャンクション構造内におけるスーパジャンクション構造内における一般的なチャージアンバランス状態（Ｑｐ＞Ｑｎ）とドリフト領域内における電界強度分布の関係を示すシミュレーション結果プロット図である。図９は図１から図５に示すようなスーパジャンクション構造内におけるスーパジャンクション構造内における一般的なチャージアンバランス状態（Ｑｐ＜Ｑｎ）とドリフト領域内における電界強度分布の関係を示すシミュレーション結果プロット図である。図１０は図１から図５に示すようなスーパジャンクション構造内におけるスーパジャンクション構造内における一般的なチャージアンバランス状態（Ｑｐ≧Ｑｎ）としたときのメリットを示す説明図である。これらに基づいて、本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（基本構造：１重線状幅広カラム型）を説明する。
先ず、図１に基づいて、チップ（単体または複合のパワー系能動デバイス）の全体レイアウトから説明する。図１に示すように、チップ２（主要部がシリコン系部材）の周辺部には、ガードリング３（この外側は最外周Ｐ＋型領域７である）が設けられており、その内側には、ゲートメタル電極４が設けられている。チップ２の中央部は、ソースメタル電極５が占有しており、ソースメタル電極５の下のほとんどの部分には、アクティブセル領域６が形成されている。
次に、図１に示すチップ２のソースメタル電極５下の半導体基板表面領域の平面構造図を図２に示す。図２（図４又は図５等を参照）に示すように、半導体チップ２（チップ領域、ここでは一例として3ミリメートル角のものについて説明する）のデバイス主面１ａ（チップ１の裏面１ｂの反対の面）側から見たレイアウトは、中央部のほぼ矩形（正方形または長方形）のアクティブセル領域６、それを取り囲むリング状の中間領域４０、更にその外側のリング状のチップ周辺領域１５等から構成されている。
このセル領域６は、パワーＭＯＳＦＥＴの主要部である線状繰り返しゲート電極１１、それを取り囲むようにＮ型シリコンエピタキシャル層１ｎ（Ｎ型ドリフト領域３０すなわち、第１導電型のドリフト領域）の表面領域に設けられたＰ型ボディ領域１２（アクティブセル領域６を取り囲む環状Ｐ型ボディ領域１２ｐを含む）、多数のＰ型カラム領域９（通常のＰ型カラム領域９ａ、相互に同一幅である）からなるスーパジャンクション構造（すなわち、図３に説明する第1のスーパジャンクション構造４１、カラム厚さ４マイクロメートル程度、カラム間隔６マイクロメートル程度）等から構成されている。
環状中間領域４０（中間領域）のアクティブセル領域６の両側には、それぞれ第1のスーパジャンクション構造４１と同一の配向を有する幅広のＰ型カラム領域９ｂ、通常のＰ型カラム領域９ａ（両者を合わせて、Ｐ型カラム領域９または第２導電型カラム領域）等が設けられており、アクティブセル領域６の上下には、それぞれ第1のスーパジャンクション構造４１と直交する配向を有する幅広のＰ型カラム領域９ｂ、通常のＰ型カラム領域９ａ等が設けられている。これらの複数の幅広のＰ型カラム領域９ｂ、通常のＰ型カラム領域９ａ等は、第２のスーパジャンクション構造４２を構成している。
チップ周辺領域１５のドリフト領域３０（図４又は図５等を参照）の表面には、環状Ｐ型ボディ領域１２ｐに連結して（なお、この例では幅広のＰ型カラム領域９ｂは直接、環状Ｐ型ボディ領域１２ｐに連結されている）、それを取り囲むように、環状のＰ−型表面リサーフ領域１４（通常、不純物濃度は、Ｐ型ボディ領域１２よりも低い）が設けられている。また、チップ周辺領域１５のアクティブセル領域６の両側に当たる部分および上下にあたる部分には、それぞれ対応する第２のスーパジャンクション構造４２と同一の配向を有する複数の通常のＰ型カラム領域９ａ等が設けられており、これらが第３のスーパジャンクション構造４３を構成している。すなわち、幅広のＰ型カラム領域９ｂ（特異Ｐ型カラム領域）は、幅が第１のスーパジャンクション構造４１および第３のスーパジャンクション構造４３を構成する主要な通常のＰ型カラム領域９ａよりも広くされている。
次に、図２のセル部右上端部を含むチップコーナ部ＣＲを拡大して示した図３に基づいて、レイアウトの詳細ならびに縦構造との関係を説明する。このメタル電極下のレイアウト（実際のチップレイアウトでは種々の理由で不正規の平面的凹凸を有する場合が多い）では、チップの中央線（縦、横）に関して線対称であり、チップの中心に関して、１８０度回転対象であるので（引き出し電極やソースパッド、ゲートパッド等は必ずしも、この対象性を持つものではない）、一つのコーナ付近を説明すれば、チップ２の全体をほぼ説明することとほぼ等価である。従って、以下では主に、平面レイアウトについては、チップ２の右上部分周辺を例にとり説明する。図３に示すように、第1のスーパジャンクション構造４１をセル周辺ボディ領域１２ｐに連結した幅広のＰ型カラム領域９ｂが実質的に平面的に包囲する形となっている。
次に、図３のＡ−Ａ’断面（図１のＡ−Ａ’断面）に対応するデバイス断面図を図４に、図３のＢ−Ｂ’断面に対応するデバイス断面図を図５に示す。図４および図５に示すように、このデバイスが形成される半導体基板１は、Ｎ＋型単結晶シリコン基板１ｓ（半導体基板１の裏面１ｂ側）に、通常の単層Ｎ型シリコンエピタキシャル層１ｎを成膜したものである。従って、Ｎ型カラム領域１０はシリコンエピタキシャル層１ｎ（Ｎ型ドリフト領域３０）の一部である。半導体基板１の表面１ａ側には、フィールド絶縁膜１６、および、ゲート絶縁膜２１が設けられており、ゲート絶縁膜２１上にはポリシリコンゲート電極１１が設けられている。フィールド絶縁膜１６およびポリシリコンゲート電極１１を覆うように層間絶縁膜１７が設けられており、半導体基板１の表面１ａ側の表面領域には、ポリシリコンゲート電極１１と自己整合的に、Ｎ＋型ソース領域１９が設けられている（なお、Ｎ＋型チャネルストッパ領域８は、通常、この工程と同時に形成される）。また、ポリシリコンゲート電極１１の周辺の層間絶縁膜１７に開口されたコンタクトホールに対応して、半導体基板１の表面１ａ側の表面領域には、Ｐ＋型ボディコンタクト領域１８が設けられており、最外周Ｐ＋型領域７は、通常、この工程と同時に形成される。更に、層間絶縁膜１７上には、バリアメタル膜およびアルミニウム系メタル電極膜等から構成されたガードリング３およびソースメタル電極５等が形成されており、アクティブセル領域６の端部のＰ型ボディ領域１２ｐ（１２）の外半からフィールドプレート部１３（ドリフト領域表面近傍の電界集中を緩和するためのソース電位に保持された電極）の外端部あたりまでは、中間領域４０となっており、それから外側がセル周辺領域１５となっている。
次に、図４および図５のスーパジャンクション構造における幅広のＰ型カラム領域９ｂ周辺の半導体基板１（Ｎ型ドリフト領域３０）の電気的構造を図６に示す。図６に示すように、幅広のＰ型カラム領域９ｂ周辺では、Ｐ型カラム領域９ｂの総電荷量Ｑｐが隣接するＮ型カラム領域１０の総電荷量Ｑｎよりも多くなっているので、埋め込みエピタキシャル成長等の長時間の熱処理によって、下方のＰ型カラム領域９ｂの不純物濃度が相対的に低下している場合にも、各カラムの電荷面密度ｑがほぼ等しくなる点、つまり、ドリフト領域の電界強度Ｅの深さ方向Ｙのピークを比較的下方に位置させることができる。なお、図６の電界強度Ｅを表す屈曲線の左側の面積は、当該部分のソースドレイン耐圧ＶＢに相当する。
次に、スーパジャンクション構造におけるチャージバランスとＮ型ドリフト領域３０の深さ方向における電界強度分布の関係をシミュレーションした結果を図７から図９に示す。これらに示すように、総電荷量Ｑｐ≧総電荷量Ｑｎとすることにより、各種のプロセスパラメータがばらついた場合にも、電界集中する点（すなわち、降伏点）を表面から内部領域に移動させることができる。
更に、Ｐ−型表面リサーフ領域１４へのイオン注入のドーズ量がばらついた際の耐圧の変化と降伏モードを図１０に示す。図１０（左側）に示すように、スーパジャンクションのチャージバランスが総電荷量Ｑｐ＜総電荷量Ｑｎである場合においては、図１から図５に示すような構造では、ベストなドーズ量であっても、降伏モードは、セル端およびセル内の同時降伏となる。ドーズ量が少ない方にずれると、セル端降伏が主要モードとなる。また、ドーズ量が多い方にずれると、表面リサーフ層先端部での降伏が主要モードとなる。
これに対して、図１０（右側）に示すように、スーパジャンクションのチャージバランスが総電荷量Ｑｐ≧総電荷量Ｑｎである場合においては、表面リサーフ層先端部での降伏が主要モードとなる部分の広さは変わらないものの、その他の広い領域で、理想的なセル内降伏モードとすることができる。
２．本願の実施の形態１の半導体装置の製造方法におけるウエハプロセス（主にエピタキシトレンチフィリング方式による）の説明（主に図１１から図２５）
このセクションでは、セクション１で説明したデバイス構造を例にとり、ウエハプロセスを説明するが、このプロセスは、前記特定の構造に限定されず、以下の変形例、および、対応する部分については別の実施の形態にも基本的に同様に適用できることは言うまでもない。
図１１は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型カラム溝ドライエッチング工程）である。図１２は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型カラム溝ドライエッチング用ハードマスク除去工程）である。図１３は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（エピタキシトレンチフィリング工程）である。図１４は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（平坦化工程）である。図１５は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ−型リサーフ領域導入工程）である。図１６は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（フィールド絶縁膜エッチング工程）である。図１７は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型ボディ領域導入工程）である。図１８は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲート酸化工程）である。図１９は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲートポリシリコン膜成膜工程）である。図２０は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲートポリシリコン膜パターニング工程）である。図２１は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｎ＋型ソース領域導入工程）である。図２２は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（層間絶縁膜成膜工程）である。図２３は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（コンタクトホール形成工程）である。図２４は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。図２５は図４のデバイス断面に対応するプロセスフローを示すデバイス断面図（アルミニウム系メタル電極形成工程）である。これらに基づいて、本願の実施の形態１の半導体装置の製造方法におけるウエハプロセス（主にエピタキシトレンチフィリング方式による）を説明する。
まず、図１１に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ＋シリコン単結晶基板１ｓ（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さ５０マイクロメートル程度のリンドープＮエピタキシャル層１ｎ（デバイスとしてはドリフト領域となるべき領域であり、濃度としては、たとえばリン濃度を３ｘ１０１５/ｃｍ３程度とする）を形成した半導体ウエハ１を準備する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜２２を形成する。ここで、パターニングレベルでのＮ型カラム領域１０の幅Ｗｎは、たとえば、６マイクロメートル程度であり、通常のＰ型カラム領域９ａの幅Ｗｐは、たとえば、４マイクロメートル程度である（すなわち、スーパジャンクションのピッチは、１０マイクロメートル程度である）。続いて、Ｐ型カラム用トレンチ形成用ハードマスク膜２２（たとえば、プラズマＴＥＯＳ膜または窒化シリコン膜、あるいは、それらの積層膜で、厚さは、たとえば、１．５マイクロメートル程度を例示することができる）をマスクとして、Ｎエピタキシャル層１ｎ等を異方性ドライエッチング（ガス雰囲気としては、たとえば、Ａｒ，ＳＦ６，Ｏ２等の混合雰囲気、エッチング深さとしては、たとえば、５０マイクロメートル程度を例示することができる）することにより、Ｐ型カラム用トレンチ２３を形成する。
次に、図１２に示すように、不要になったハードマスク膜２２を除去する。
次に、図１３に示すように、Ｐ型カラム用トレンチ２３に対して、埋め込みエピタキシャル成長を実行し、Ｐ型埋め込みエピタキシャル層２４（ボロン濃度としては、たとえば５ｘ１０１５/ｃｍ３の程度）を形成する。ここで、埋め込みエピタキシャル成長の原料ガスとしては、四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシランを例示することができる。処理気圧としては、たとえば、１０ｋＰａから１１０ｋＰａ程度を好適な範囲として例示することができる。
次に、図１４に示すように、平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ２３外（図１３）のＰ型埋め込みエピタキシャル層２４を除去するとともに、半導体ウエハ１の表面１ａを平坦化する。
次に、図１５に示すように、半導体ウエハ１の表面１ａのほぼ全面に熱酸化により、シリコン酸化膜１６（フィールド酸化膜であり、厚さは、たとえば、３５０ｎｍ程度）を形成し、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜２５を形成する。続いて、Ｐ−型リサーフ領域導入用レジスト膜２５をマスクとして、イオン注入（たとえばドーパントは、たとえばボロンで、ドーズ量は、たとえば、１ｘ１０１１から１ｘ１０１２/ｃｍ２程度、打ち込みエネルギは、たとえば、２００ｋｅＶ程度）により、Ｐ−型表面リサーフ領域１４を導入する。その後、不要になったレジスト膜２５を全面除去する。
次に、図１６に示すように、フィールド酸化膜１６上に、リソグラフィによりフィールド絶縁膜加工用レジスト膜２６を形成し、それをマスクとして、チップのエッジ部、アクティブセル領域６等を露出させる。その後、不要になったレジスト膜２６を全面除去する。
次に、図１７に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりＰ型ボディ領域導入用レジスト膜２７を形成し、それをマスクとして、イオン注入（ドーパントは、ボロン）により、Ｐ型ボディ領域１２を導入する。このイオン注入は、たとえば、以下のような２ステップで実行する。第１ステップとして、たとえば２００ｋｅＶ、１０１３/ｃｍ２オーダで注入を行い、続いて、第２ステップとして、たとえば７５ｋｅＶ、１０１２/ｃｍ２オーダで注入を実行する。
なお、ここで用いた非自己整合Ｐ型ボディ領域導入プロセスによれば、ドーピングの時点で、すでに、たとえば、１マイクロメートルほど、ゲート電極となるべき部分に入り込んでいるので、後の熱処理負担を軽減することができ、その結果、スーパジャンクションの不純物分布の不所望な変化を低減することができる。しかし、副作用として、Ｐ型ボディ領域１２の深さが浅くなる結果、耐圧が低下することがある。このため、前記のように、Ｐ型ボディ領域１２のイオン注入を２ステップとすることにより、このような問題を回避している。
このように、第２導電型のＰ型ボディ領域１２の導入を、ゲートポリシリコン膜の形成より前に実行すると、ゲートの幅及び位置によって導入部分が制限されないので、最適な位置に導入することができ、後の熱処理負担を低減できるほか、後続の熱処理（ゲートポリシリコン膜の形成等を含む）を共用することが可能となる。なお、この非自己整合Ｐ型ボディ領域導入プロセスは、スーパジャンクションを形成するベースとなる通常エピタキシ層が、単層のほか、多層の場合にも同様に適用できる。
次に、図１８に示すように、半導体ウエハ１の表面１ａに熱酸化（たとえば、摂氏９５０度でのウエット酸化）により、ゲート酸化膜２１（膜厚は、たとえば、５０から２００ｎｍ程度）を形成する。
図１９に示すように、ゲート酸化膜２１上に、ゲートポリシリコン膜１１（膜厚は、たとえば、２００から８００ｎｍ程度）をたとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。
次に、図２０に示すように、ドライエッチングによりゲート電極１１をパターニングする。
続いて、図２１に示すように、リソグラフィによりＮ＋ソース領域導入用レジスト膜２８を形成し、それをマスクとして、イオン注入（たとえば砒素）により、Ｎ＋ソース領域１９、チップエッジ部のN＋型チャネルストッパ領域８等を導入する（ドーパントは、たとえば砒素であり、ドーズ量としては、たとえば１０１５/ｃｍ２のオーダ程度であり、打ち込みエネルギとしては、たとえば、４０ｋｅＶ程度を例示することができる）。その後、不要になったレジスト膜２８を全面除去する。
次に、図２２に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜１７（層間絶縁膜）をＣＶＤ等により成膜する（上方にＳＯＧ膜を重ねて平坦化してもよい）。層間絶縁膜１７としては、ＰＳＧ膜のほか、ＢＰＳＧ，ＴＥＯＳ膜、ＳｉＮ膜、その他、または、これらの複合膜を適用することができる。また、層間絶縁膜１７の全膜厚としては、たとえば、９００ｎｍ程度を例示することができる。
次に、図２３に示すように、半導体ウエハ１の表面１ａ上に、ソースコンタクトホール開口用レジスト膜２９を形成し、それをマスクとして、ドライエッチングにより、ソースコンタクトホール２０、チップエッジ開口等を開口する。続いて、不要になったレジスト膜２９を全面除去する。
次に、図２４に示すように、パターニングされた層間絶縁膜１７をマスクとして、異方性ドライエッチングにより、基板表面をエッチング（たとえば、深さ０．３マイクロメートル程度）することにより、リセス領域３２を形成する。続いて、このリセス領域３２にイオン注入することにより、Ｐ＋型ボディコンタクト領域１８および最外周Ｐ＋型領域７を形成する。このイオン注入条件としては、ドーパント：ＢＦ２，打ち込みエネルギ：３０ｋｅＶ程度、ドーズ量：１０１５/ｃｍ２のオーダ程度を例示することができる。
次に、図２５に示すように、ＴｉＷ等のバリアメタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極５、ガードリング電極３等を形成する。
この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。
３．本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例１（２重線状幅広カラム型）の説明（主に図２６から図２８）
このセクションでは、先行するセクションで説明した実施の形態における平面レイアウトの変形例について説明する。
図２６（図３に対応）は本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例１（２重線状幅広カラム型）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。図２７（図４に対応）は図２６のＡ−Ａ’断面に対応するデバイス断面図である。図２８（図５に対応）は図２６のＢ−Ｂ’断面に対応するデバイス断面図である。これらに基づいて、本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例１（２重線状幅広カラム型）を説明する。
図２６から図２８に示すように、この変形例では、アクティブセル領域６および第１のスーパジャンクション構造４１の周囲を実質的に包囲する幅広のＰ型カラム領域９ｂが２重になっている点が異なり、その他の点は同じである。
４．本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例２（１重連結幅広カラム型）の説明（主に図２９）
このセクションでは、先行するセクションで説明した実施の形態における平面レイアウトの変形例について説明する。
図２９は本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例２（１重連結幅広カラム型）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。これに基づいて、本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例２（１重連結幅広カラム型）を説明する。
図２９に示すように、この変形例では、図３と比較して、第２のスーパジャンクション構造４２を構成する通常のＰ型カラム領域９ａの一部および第３のスーパジャンクション構造４３を構成する通常のＰ型カラム領域９ａの全部が、連結して複数の同心的な矩形枠状体を形成している点である。従って、アクティブセル領域６の上下方向の幅広のＰ型カラム領域９ｂは、もっとも内側の矩形枠状体の各一辺を構成している。
５．本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例３（２重連結幅広カラム型）の説明（主に図３０）
このセクションでは、先行するセクションで説明した実施の形態における平面レイアウトの変形例について説明する。
図３０は本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例３（２重連結幅広カラム型）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。これに基づいて、本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例３（２重連結幅広カラム型）を説明する。
図３０に示すように、この変形例では、図２９と比較して、第２のスーパジャンクション構造４２を構成する矩形枠状体全体が幅広のＰ型カラム領域９ｂとなっており、更に、その外側の矩形枠状体の上下辺が幅広のＰ型カラム領域９ｂとなっており、これらが全体として、２重連結幅広カラムを構成している点が特徴となっている。この例の場合、一部が幅の広い矩形枠状のＰ型カラム領域は、幅広のＰ型カラム領域９ｂと通常のＰ型カラム領域９ａが相互に連結されて構成されている。従って、この一部が幅の広い矩形枠状のＰ型カラム領域の幅の狭い部分は、第１のスーパジャンクション構造４１を構成する通常のＰ型カラム領域９ａとほぼ同一の幅を有している。
６．本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例４（１重分離線状幅広カラム型）の説明（主に図３１）
このセクションでは、先行するセクションで説明した実施の形態における平面レイアウトの変形例について説明する。
図３１は本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例４（１重分離線状幅広カラム型）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。これに基づいて、本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例４（１重分離線状幅広カラム型）を説明する。
図３１に示すように、この変形例では、図３と比較して、第２のスーパジャンクション構造４２および第３のスーパジャンクション構造４３を構成する通常のＰ型カラム領域９ａおよび幅広のＰ型カラム領域９ｂの長さを調整することによって、チップコーナ部における対象性を高めた点が特徴となっている。すなわち、線状Ｐ型カラム領域９（９ａ、９ｂ）のレイアウトをほぼ対象配置としたものである。
７．本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例５（補助カラム付１重分離線状幅広カラム型）の説明（主に図３２）
このセクションでは、先行するセクションで説明した実施の形態における平面レイアウトの変形例について説明する。
図３２は本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例５（補助カラム付１重分離線状幅広カラム型）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。これに基づいて、本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例５（補助カラム付１重分離線状幅広カラム型）を説明する。
図３２に示すように、この変形例では、図３１における矩形枠状体のコーナ部分を切り取って、位置側に置くことによって、チップコーナ部における対象性をさらに高めた点（このようにすることによって、コーナ部でのチャージバランスを良好に保つことができる）が特徴となっている。
８．本願の実施の形態２の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（基本構造：１重部分高濃度カラム型）の説明（主に図３３、および図３５から図３７）
セクション８から１０においては、マルチエピタキシプロセスによるデバイス等を説明するが、これらは、スーパジャンクション構造の製法および特異Ｐ型カラム領域（セクション８から１０では、イオン注入による濃度変化を有する（または幅の変化を有する）Ｐ型カラム領域５２ｐである）の属性が異なるものの、その他の一般的な断面構造およびＰ型カラム領域のレイアウトは、ほぼ同一である。
図３３は本願の実施の形態２の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（基本構造：１重部分高濃度カラム型）に関する図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図である。図３５は図３３又は図３４のＤ−Ｄ’断面に関する深さ方向の均一濃度のＰ型カラム領域５１ｐ（比較のため隣接するＮ型カラム領域１０の不純物分布を併記）の不純物分布図である。図３６は図３３又は図３４のＣ−Ｃ’断面に関する深さ方向において部分的に高濃度のＰ型カラム領域５２ｐ（比較のため隣接するＮ型カラム領域１０の不純物分布を併記）の不純物分布図の例１（略階段状分布）である。図３７は図３３又は図３４のＣ−Ｃ’断面に関する深さ方向において部分的に高濃度のＰ型カラム領域５２ｐ（比較のため隣接するＮ型カラム領域１０の不純物分布を併記）の不純物分布図の例２（略単調増加）である。これらに基づいて、本願の実施の形態２の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（基本構造：１重部分高濃度カラム型）を説明する。
図３３（図４に対応）に示すように、実施の形態２のデバイス構造は、実施の形態１の基本構造に対応している。相違点は、スーパジャンクション構造の製法と、特異Ｐ型カラム領域として、幅広のＰ型カラム領域９ｂではなく、通常濃度のＰ型カラム領域５１ｐよりも部分的に高濃度のＰ型カラム領域５２ｐを有している点である。なお、この例の場合は、Ｐ型カラム領域５１ｐとＰ型カラム領域５２ｐの幅は、ほぼ同一である（図３４においても同じ）。
図３５に均一濃度のＰ型カラム領域５１ｐ部分のＤ−Ｄ’断面（図３３又は図３４）のＰ型不純物濃度分布（対比のために隣接するＮ型カラム領域１０のＮ型不純物濃度分布を併記する）をしめす。ここで、図３３又は図３４の部分的に高濃度のＰ型カラム領域５２ｐのＣ−Ｃ’ 断面Ｐ型不純物濃度分布（対比のために隣接するＮ型カラム領域１０のＮ型不純物濃度分布を併記する）は、図３６又は図３７のようにするのが好適である。すなわち、アクティブセル領域６およびチップ周辺領域１５の均一濃度のＰ型カラム領域５１ｐを基準濃度とするとき、下層が基準濃度と比較して高濃度となっており、上層が基準濃度と比較して低濃度となっていることが望ましい。これは、図６に示したのと同じように、Ｎ型カラムの総電荷量ＱｎとＰ型カラムの総電荷量Ｑｐの分布が、ドリフト領域３０の内部領域で交差することによって、表面から離れた内部領域で電界強度が最大になるようにするためである。また、マルチエピタキシ方式の場合は、拡散により上下の要素カラムを連結させているので、図３６及び図３７に示すように、下方を高濃度にする方が、最適の分布を作り易いというメリットがある。
９．本願の実施の形態２の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例１（２重高濃度カラム型）の説明（主に図３４）
図３４は本願の実施の形態２の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例１（２重部分高濃度カラム型）に関する図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図である。これに基づいて、本願の実施の形態２の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例１（２重高濃度カラム型）を説明する。
図３４（図４に対応）に示すように、実施の形態２（変形例１）のデバイス構造は、実施の形態１の図２６から図２８に示された構造に対応している。相違点は、スーパジャンクション構造の製法と、特異Ｐ型カラム領域として、幅広のＰ型カラム領域９ｂではなく、均一濃度のＰ型カラム領域５１ｐよりも部分的に高濃度のＰ型カラム領域５２ｐを有している点である。その他については、セクション９と全く同様であり、説明は繰り返さない。
以上のように、本願においては、特異カラム（たとえば、部分高濃度カラム型、幅広カラム等）を１重や２重に配置する例を具体的に説明したが、これらは、寸法との関係において、より多い多重構造でもよいことは言うまでもない。
１０．本願の実施の形態２の半導体装置（基本構造を例にとる）の製造方法におけるウエハプロセス（主にマルチエピタキシ方式による）の説明（主に図３８から図４１、および図７０から図７３）
このセクションでは、図３３の構造に対応するプロセスを説明するが、これらのプロセスが、基本的に、図３４その他の構造でも同様である。なお、図１４から図２５のプロセスは、図４１以降のプロセスと基本的に同一であるので、ここでは異なる部分のみを説明する。なお、ここでは、図３７の不純物プロファイルを例にとり具体的に説明するが、不純物プロファイルとしては図３６のものでも、それらの不純物プロファイルを上下逆にしたものでもよい。ただし、図３６及び図３７に示した不純物プロファイルの方が、プロセス的に安定しているというメリットがある。
（１）多重打ち込み方式（主に図３８から図４１）
図３８は本願の実施の形態２の半導体装置（図３３の基本構造を例にとる）の製造方法におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の１段目Ｎ型シリコンエピタキシャル層の成膜工程）である。図３９は本願の実施の形態２の半導体装置（図３３の基本構造を例にとる）の製造方法におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の１段目Ｎ型シリコンエピタキシャル層に対するＰ型不純物注入工程１）である。図４０は本願の実施の形態２の半導体装置（図３３の基本構造を例にとる）の製造方法におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の１段目Ｎ型シリコンエピタキシャル層に対するＰ型不純物注入工程２）である。図４１は本願の実施の形態２の半導体装置（図３３の基本構造を例にとる）の製造方法におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシ方式によるマルチエピタキシャル成長および最終のイオン注入完了時）である。これらに基づいて、本願の実施の形態２の半導体装置（基本構造を例にとる）の製造方法におけるウエハプロセス（主にマルチエピタキシ方式による）を説明する。
先ず、図３８に示すように、Ｎ＋型単結晶シリコンウエハ１ｓの表面側１ａに、たとえば、８マイクロメートル程度のマルチエピタキシャル成長の１段目Ｎ型シリコンエピタキシャル層５１ｎ１を形成する。
次に、図３９に示すように、１段目Ｎ型シリコンエピタキシャル層５１ｎ１上に、イオン注入用レジスト膜５３を塗布して、リソグラフィにより、パターニングする。続いて、パターニングされたイオン注入用レジスト膜５３をマスクとして、通常濃度の１段目Ｐ型カラム領域５１ｐ１および高濃度の１段目Ｐ型カラム領域５２ｐ１に通常濃度に対応する不純物イオンをイオン注入（最初のイオン注入）する。その後、不要になったイオン注入用レジスト膜５３を除去する。続いて、１段目Ｎ型シリコンエピタキシャル層５１ｎ１上に、再度、イオン注入用レジスト膜５４を塗布して、リソグラフィにより、パターニングする。このパターニングされたイオン注入用レジスト膜５４をマスクとして、高濃度の１段目Ｐ型カラム領域５２ｐ１に対応する濃度と通常濃度の１段目Ｐ型カラム領域５１ｐ１の濃度の差分に当たる不純物イオンをイオン注入（２度目のイオン注入）する。その後、不要になったイオン注入用レジスト膜５４を除去する。
次に、図３８と同様に、２段目Ｎ型シリコンエピタキシャル層を形成し、その上に、レジスト膜パターン５３を形成し、図３９と同様に、最初のイオン注入をし、再び図４０のようにレジスト膜パターン５４を付け替えて、２度目のイオン注入を実行する。この際、図３７のような不純物プロファイルとするため、１段目の２度目のイオン注入の際のドーズ量よりも少ない量を注入する。
このような繰り返しプロセスを複数回（たとえば６回程度）繰り返すことにより、図４１のような構造を得る。図４１において、マルチエピタキシャル成長完了時のＮ型シリコンエピタキシャル層５２ｎは、図１４のＮ型カラム領域１０に対応している。
この状態は、図１４と等価な状態であるから、それ以降のプロセスは、図１４以降と同じである。
（２）打ち込み幅変更方式（主に図７０から図７３）
この例と、先行する（１）の例の相違は、（１）の例では、マルチエピタキシ層の各層について、２度に分けてイオン注入を実行していたが、この例では、マルチエピタキシ層の各層のイオン注入を１回とし、その代わりに、特異カラムのイオン注入用レジストパターンの開口面積を変更することにより、ドーズ量を変更するという点にある。ドーズ量を性格に制御するには、前者が有利であるが、後者はイオン注入回数が半分になるというメリットがある。
図７０は本願の実施の形態２の半導体装置（図３３の基本構造および図３７のドーピングプロファイルを例にとる）の製造方法（変形例）におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の１段目Ｎ型シリコンエピタキシャル層の成膜工程）である。図７１は本願の実施の形態２の半導体装置（図３３の基本構造および図３７のドーピングプロファイルを例にとる）の製造方法（変形例）におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の１段目Ｎ型シリコンエピタキシャル層に対するＰ型不純物注入工程１）である。図７２は本願の実施の形態２の半導体装置（図３３の基本構造および図３７のドーピングプロファイルを例にとる）の製造方法（変形例）におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の２段目Ｎ型シリコンエピタキシャル層に対するＰ型不純物注入用レジストパターン形成工程）である。図７３は本願の実施の形態２の半導体装置（図３３の基本構造および図３７のドーピングプロファイルを例にとる）の製造方法（変形例）におけるウエハプロセス（主にマルチエピタキシ方式による）におけるデバイス断面（マルチエピタキシャル成長の２段目Ｎ型シリコンエピタキシャル層に対するＰ型不純物注入完了＆レジスト除去時点）である。
先ず、（１）と同様に、図７０に示すように、Ｎ＋型単結晶シリコンウエハ１ｓの表面側１ａに、たとえば、８マイクロメートル程度のマルチエピタキシャル成長の１段目Ｎ型シリコンエピタキシャル層５１ｎ１を形成する。
次に、図７１に示すように、１段目Ｎ型シリコンエピタキシャル層５１ｎ１上に、イオン注入用レジスト膜５３を塗布して、リソグラフィにより、パターニングする。この際、通常Ｐ型カラム用のイオン注入用開口の開口幅Ｌ１よりも、特異Ｐ型カラム用のイオン注入用開口の開口幅Ｌ２を広くしている。
続いて、パターニングされたイオン注入用レジスト膜５３をマスクとして、通常濃度の１段目Ｐ型カラム領域５１ｐ１および高濃度の１段目Ｐ型カラム領域５２ｐ１に通常濃度に対応する不純物イオンをイオン注入する。その後、不要になったイオン注入用レジスト膜５３を除去する。
次に、図７２に示すように、図７１と同様に、２段目Ｎ型シリコンエピタキシャル層５１ｎ２を形成し、その上に、レジスト膜パターン５３を形成し、図７１と同様に、イオン注入を実行し、扶養になったレジスト膜５３を除去すると、図７３のようになる。この際、特異Ｐ型カラム用のイオン注入用開口の開口幅Ｌ２’は、通常Ｐ型カラム用のイオン注入用開口の開口幅Ｌ１よりも広く、かつ、特異Ｐ型カラム用のイオン注入用開口の開口幅Ｌ２（図７１）よりも若干狭くされている。これにより、イオン注入による幅広の２段目Ｐ型カラム領域５２ｐ２のドーズ量は、イオン注入による均一濃度の２段目Ｐ型カラム領域５１ｐ２のドーズ量よりも高く、かつ、イオン注入による幅広の１段目Ｐ型カラム領域５２ｐ１のドーズ量よりも若干低くなる。
このような繰り返しプロセスを複数回（たとえば６回程度）繰り返すことにより、図４１のような構造を得る。
１１．本願の実施の形態１の半導体装置（基本構造等）の一例であるパワーＭＯＳＦＥＴのゲート構造の変形例（トレンチゲート）の説明（主に図４３）
このセクションでは、実施の形態１のゲート構造の変形例として、トレンチゲートを説明する。スーパジャンクションを有するトレンチ型バーティカル（Ｖｅｒｔｉｃａｌ）パワーＭＯＳＦＥＴは、主にソースドレイン耐圧が１００ボルトから３００ボルト程度のものに有効と考えられている。従って、以下の説明では、ソースドレイン耐圧が２００ボルト程度のものを例にとり説明する。
図４３は本願の実施の形態１の半導体装置（基本構造等）の一例であるパワーＭＯＳＦＥＴのゲート構造の変形例（トレンチゲート）に関する図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図である。これに基づいて、本願の実施の形態１の半導体装置（基本構造等）の一例であるパワーＭＯＳＦＥＴのゲート構造の変形例（トレンチゲート）を説明する。
図４３に示すように、この例では、ゲートトレンチ（ゲート用線状溝）内にゲート絶縁膜２１を介して、線状のポリシリコンゲート電極１１が埋め込まれている。このトレンチゲート構造においては、プレーナ型に比較して、低オン抵抗を実現しやすいメリットがある。一方、プレーナ型のような５００から６００ボルト台のソースドレイン耐圧を実現することについては、不利な点を有する。
なお、ゲート部分以外は、これまで実施の形態１で説明した点と代わるところがないので、それらの点については、繰り返さない。
１２．本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）の説明（主に図４２、図４４、および図４５）
これまでの例では、アクティブセル領域６の端部領域における特異Ｐ型カラム領域９ｂ、５２ｐの幅を広くするか、あるいは、濃度を濃くして、ローカルにチャージバランスを操作して、当該特異Ｐ型カラム領域９ｂ、５２ｐ近傍の表面領域に電界集中が起こらないようにして、デバイスのソースドレイン耐圧の向上等を図ったが、以下の例では、主にエピタキシトレンチフィリング方式を前提として、スーパジャンクションを形成するベースとなるＮ型シリコンエピタキシャル層１ｎ（通常エピタキシ層又はベースエピタキシ層）を多層化することで、デバイスのソースドレイン耐圧の向上等を図る方策を説明する。
図４４は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図である。図４５は図４４のスーパジャンクションにおける深さ方向のチャージバランスと耐圧の関係を示す説明図である。図４２は、図４４のＮ型エピタキシャル構造（Ｎ/Ｎ−多層通常エピタキシ型構造）と一般の単一通常エピタキシャル構造の場合の耐圧とチャージアンバランスの関係を模式的に示した説明図である。これらに基づいて、本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）を説明する。
次に、図３のＡ−Ａ’断面に対応するデバイス断面図を図４４に示す。図４４に示すように、このデバイスが形成される半導体基板１は、Ｎ＋型単結晶シリコン基板１ｓ（半導体基板１の裏面１ｂ側）に、Ｎ型下層シリコンエピタキシャル層１ｔおよびＮ型上層シリコンエピタキシャル層１ｄからなる２層の通常エピタキシ層１ｎを成膜したものである。従って、Ｎ型カラム領域１０を構成するＮ型上層カラム領域１０ｄは、Ｎ型上層シリコンエピタキシャル層１ｄの一部であり、同様に、Ｎ型カラム領域１０を構成するＮ型下層カラム領域１０ｔは、Ｎ型下層シリコンエピタキシャル層１ｔの一部である。半導体基板１の表面１ａ側には、フィールド絶縁膜１６、および、ゲート絶縁膜２１が設けられており、ゲート絶縁膜２１上にはポリシリコンゲート電極１１が設けられている。フィールド絶縁膜１６およびポリシリコンゲート電極１１を覆うように層間絶縁膜１７が設けられており、半導体基板１の表面１ａ側の表面領域には、ポリシリコンゲート電極１１と自己整合的に、Ｎ＋型ソース領域１９が設けられている（なお、Ｎ＋型チャネルストッパ領域８は、通常、この工程と同時に形成される）。また、ポリシリコンゲート電極１１の周辺の層間絶縁膜１７に開口されたコンタクトホールに対応して、半導体基板１の表面１ａ側の表面領域には、Ｐ＋型ボディコンタクト領域１８が設けられており、最外周Ｐ＋型領域７は、通常、この工程と同時に形成される。更に、層間絶縁膜１７上には、バリアメタル膜およびアルミニウム系メタル電極膜等から構成されたガードリング３およびソースメタル電極５等が形成されており、アクティブセル領域６の端部のＰ型ボディ領域１２ｐ（１２）の外半からフィールドプレート部１３の外端部あたりまでは、中間領域４０となっており、それから外側がセル周辺領域１５となっている。
次に、図４４のスーパジャンクション構造における半導体基板１の電気的構造を図４５に示す。図４５において、図に向かって左側は電荷分布（繰返し周期のハーフピッチ）、右側は電界強度分布（Ｐ型カラム領域９とＮ型カラム領域１０の境界近傍およびその延長線上近傍の電界強度の絶対値）である。図４５に示すように、Ｐ型カラム領域９の幅は、実際には、下の方ほど若干細くなるテーパ状となっている場合が多く、Ｎ型カラム領域１０の幅は、逆に、上の方ほど若干細くなるテーパ状となっている場合が多い。その結果、対称面であるＰ型カラム領域９の垂直中心面と近接するＮ型カラム領域１０の垂直中心面間の最小対象単位領域（図４５の左側）におけるドナーの分布及びアクセプタの分布（ここで、折れ線とＹ軸で囲まれた部分の面積は、ドナーの総量Ｑｎおよびアクセプタの総量Ｑｐである）は、図４５の左のようになる。すなわち、チャージバランスが正確に取れる点が２点あることがわかる。これに対応して、図４５の右側に示すように、これらの２点に対応して、電界強度Ｅの分布に、極大点（頂点）が２個現れている。このため、頂点が１個の場合（すなわち、Ｎ型カラム領域１０が一つの濃度領域からなる場合）に比較して、ソースドレイン耐圧ＶＢ（折れ線とＹ軸で囲まれた部分の面積）を向上させることができる。
また、これをアクティブセル領域６の外端部または中間領域４０についてみると、チャージバランスが取れている点が、表面ではなく、確実に内部に複数形成されるので、表面領域での電界集中を回避することができる。図４２に局所的チャージバランスとソースドレイン耐圧の関係を通常の単層エピタキシャル層構造の場合とこの例の２層構造の場合とを比較して説明する。図４２に示すように、比較的広いチャージアンバランスの範囲において、このセクションで説明した構造の方が、高い耐圧を示していることがわかる。
１３．本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）の製造プロセス（主にエピタキシトレンチフィリング方式による）の説明（主に図４６から図６０）
このセクションでは、図４４のデバイス断面に例を取り、ウエハ処理プロセスの要部を説明する。このプロセスは、若干相違点を除いて、以下のセクションに示すデバイス構造にも、ほぼそのまま適用できる。
図４６は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（Ｐ型カラム溝開口用ハードマスク膜パターニング工程）である。図４７は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（Ｐ型カラム溝エッチング工程）である。図４８は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（エピタキシトレンチフィリング工程）である。図４９は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（平坦化工程）である。図５０は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（Ｐ−型リサーフ領域導入工程）である。図５１は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（フィールド絶縁膜エッチング工程）である。図５２は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（Ｐ型ボディ領域導入工程）である。図５３は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（ゲート酸化工程）である。図５４は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（ゲートポリシリコン膜成膜工程）である。図５５は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（ゲートポリシリコン膜パターニング工程）である。図５６は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（Ｎ＋型ソース領域導入工程）である。図５７は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（層間絶縁膜成膜工程）である。図５８は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（コンタクトホール形成工程）である。図５９は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。図６０は本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）に関する製造プロセス（主にエピタキシトレンチフィリング方式による）を示す図４に対応する図３のＡ−Ａ’断面に対応するデバイス断面図（アルミニウム系メタル電極形成工程）である。これらに基づいて、本願の実施の形態３の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−多層通常エピタキシ型）の製造プロセス（主にエピタキシトレンチフィリング方式による）を説明する。
セクション２に説明したのと同様に、まず、図４６に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ＋シリコン単結晶基板１ｓ（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さ５０マイクロメートル程度のリンドープＮエピタキシャル層１ｎ（デバイスとしてはドリフト領域となるべき領域であり、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度、すなわち、Ｎ型下層シリコンエピタキシャル層１ｔの厚さ２０マイクロメートル程度、リン濃度を３ｘ１０１５/ｃｍ３程度とすると、Ｎ型上層シリコンエピタキシャル層１ｄの厚さ３０マイクロメートル程度、リン濃度を２．５ｘ１０１５/ｃｍ３程度とする）を形成した半導体ウエハ１を準備する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜２２を形成する。ここで、パターニングレベルでのＮ型カラム領域の幅Ｗｎは、たとえば、６マイクロメートル程度であり、Ｐ型カラム領域の幅Ｗｐは、たとえば、４マイクロメートル程度である（すなわち、スーパジャンクションのピッチは、１０マイクロメートル程度である）。
次に、図４７に示すように、Ｐ型カラム用トレンチ形成用ハードマスク膜２２（たとえば、プラズマＴＥＯＳ膜または窒化シリコン膜、あるいは、それらの積層膜で、厚さは、たとえば、１．５マイクロメートル程度を例示することができる）をマスクとして、Ｎエピタキシャル層１ｎ等を異方性ドライエッチング（ガス雰囲気としては、たとえば、Ａｒ，ＳＦ６，Ｏ２等の混合雰囲気、エッチング深さとしては、たとえば、５０マイクロメートル程度を例示することができる）することにより、Ｐ型カラム用トレンチ２３を形成する。続いて、不要になったハードマスク膜２２を除去する。
次に、図４８に示すように、Ｐ型カラム用トレンチ２３に対して、埋め込みエピタキシャル成長を実行し、Ｐ型埋め込みエピタキシャル層２４（ボロン濃度としては、たとえば５ｘ１０１５/ｃｍ３の程度）を形成する。ここで、埋め込みエピタキシャル成長の原料ガスとしては、四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシランを例示することができる。処理気圧としては、たとえば、１０ｋＰａから１１０ｋＰａ程度を好適な範囲として例示することができる。
次に、図４９に示すように、平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ２３外のＰ型埋め込みエピタキシャル層２４を除去するとともに、半導体ウエハ１の表面１ａを平坦化する。
次に、図５０に示すように、半導体ウエハ１の表面１ａのほぼ全面に熱酸化により、シリコン酸化膜１６（フィールド酸化膜であり、厚さは、たとえば、３５０ｎｍ程度）を形成し、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜２５を形成する。続いて、Ｐ−型リサーフ領域導入用レジスト膜２５をマスクとして、イオン注入（たとえばドーパントは、たとえばボロンで、ドーズ量は、たとえば、１ｘ１０１１から１ｘ１０１２/ｃｍ２程度、打ち込みエネルギは、たとえば、２００ｋｅＶ程度）により、Ｐ−型表面リサーフ領域１４を導入する。その後、不要になったレジスト膜２５を全面除去する。
次に、図５１に示すように、フィールド酸化膜１６上に、リソグラフィによりフィールド絶縁膜加工用レジスト膜２６を形成し、それをマスクとして、チップのエッジ部、アクティブセル領域６等を露出させる。その後、不要になったレジスト膜２６を全面除去する。
次に、図５２に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりＰ型ボディ領域導入用レジスト膜２７を形成し、それをマスクとして、イオン注入（ドーパントは、ボロン）により、Ｐ型ボディ領域１２を導入する。このイオン注入は、たとえば、以下のような２ステップで実行する。第１ステップとして、たとえば２００ｋｅＶ、１０１３/ｃｍ２オーダで注入を行い、続いて、第２ステップとして、たとえば７５ｋｅＶ、１０１２/ｃｍ２オーダで注入を実行する。
なお、ここで用いた非自己整合Ｐ型ボディ領域導入プロセスによれば、ドーピングの時点で、すでに、たとえば、１マイクロメートルほど、ゲート電極となるべき部分に入り込んでいるので、後の熱処理負担を軽減することができ、その結果、スーパジャンクションの不純物分布の不所望な変化を低減することができる。しかし、副作用として、Ｐ型ボディ領域１２の深さが浅くなる結果、耐圧が低下することがある。このため、前記のように、Ｐ型ボディ領域１２のイオン注入を２ステップとすることにより、このような問題を回避している。
このように、第２導電型のＰ型ボディ領域１２の導入を、ゲートポリシリコン膜の形成より前に実行すると、ゲートの幅及び位置によって導入部分が制限されないので、最適な位置に導入することができ、後の熱処理負担を低減できるほか、後続の熱処理（ゲートポリシリコン膜の形成等を含む）を共用することが可能となる。なお、この非自己整合Ｐ型ボディ領域導入プロセスは、スーパジャンクションを形成するベースとなる通常エピタキシ層が、多層のほか、単層の場合にも同様に適用できる。
次に、図５３に示すように、半導体ウエハ１の表面１ａに熱酸化（たとえば、摂氏９５０度でのウエット酸化）により、ゲート酸化膜２１（膜厚は、たとえば、５０から２００ｎｍ程度）を形成する。
図５４に示すように、ゲート酸化膜２１上に、ゲートポリシリコン膜１１（膜厚は、たとえば、２００から８００ｎｍ程度）をたとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。
次に、図５５に示すように、ドライエッチングによりゲート電極１１をパターニングする。
続いて、図５６に示すように、リソグラフィによりＮ＋ソース領域導入用レジスト膜２８を形成し、それをマスクとして、イオン注入（たとえば砒素）により、Ｎ＋ソース領域１９、チップエッジ部のN＋型チャネルストッパ領域８等を導入する（ドーパントは、たとえば砒素であり、ドーズ量としては、たとえば１０１５/ｃｍ２のオーダ程度であり、打ち込みエネルギとしては、たとえば、４０ｋｅＶ程度を例示することができる）。その後、不要になったレジスト膜２８を全面除去する。
次に、図５７に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜１７（層間絶縁膜）をＣＶＤ等により成膜する（上方にＳＯＧ膜を重ねて平坦化してもよい）。層間絶縁膜１７としては、ＰＳＧ膜のほか、ＢＰＳＧ，ＴＥＯＳ膜、ＳｉＮ膜、その他、または、これらの複合膜を適用することができる。また、層間絶縁膜１７の全膜厚としては、たとえば、９００ｎｍ程度を例示することができる。
次に、図５８に示すように、半導体ウエハ１の表面１ａ上に、ソースコンタクトホール開口用レジスト膜２９を形成し、それをマスクとして、ドライエッチングにより、ソースコンタクトホール２０、チップエッジ開口等を開口する。続いて、不要になったレジスト膜２９を全面除去する。
次に、図５９に示すように、パターニングされた層間絶縁膜１７をマスクとして、異方性ドライエッチングにより、基板表面をエッチング（たとえば、深さ０．３マイクロメートル程度）することにより、リセス領域を形成する。続いて、このリセス領域にイオン注入することにより、Ｐ＋型ボディコンタクト領域１８および最外周Ｐ＋型領域７を形成する。このイオン注入条件としては、ドーパント：ＢＦ２，打ち込みエネルギ：３０ｋｅＶ程度、ドーズ量：１０１５/ｃｍ２のオーダ程度を例示することができる。
次に、図６０に示すように、ＴｉＷ等のバリアメタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極５、ガードリング電極３等を形成する。
この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。
１４．一重狭隘Ｎ型カラム（主に図６４から図６６）
このセクション及び次のセクションの例は、それぞれセクション１及びセクション３の特異Ｐ型カラムレイアウトの例の変形例である。特異Ｐ型カラムレイアウトとの相違は、セクション１４及び１５の例では、特異Ｐ型カラムの変わりに、特異Ｎ型カラムを導入したところにある。
図６４は本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例６（狭隘Ｎ型カラム型：その１）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。図６５は図６４のＡ−Ａ’断面に対応するデバイス断面図である。図６６は図６４のＢ−Ｂ’断面に対応するデバイス断面図である。
図６４から図６６に示すように、第１のスーパジャンクション構造４１、第２のスーパジャンクション構造４２、および第３のスーパジャンクション構造４３を原則として、すべて、通常のＰ型カラム領域９ａで構成しておき、第２のスーパジャンクション構造４２及びその近傍のＰ型カラム−Ｐ型カラム間領域６１（特異Ｎ型カラム等）およびＰ型カラム端部−Ｐ型カラム間領域６２を通常のＰ型カラム間幅よりも狭くしている。このことにより、局所的にチャージバランスを崩し、図６で説明したのと同様の原理で、高電界部分を表面領域から下方のバルク領域にシフトさせることができる。また、この例では、埋め込みエピタキシプロセスで形成されるＰ型カラム領域９ａの幅を同一にできるので、セクション１及びセクション３のような特異的な幅を有するＰ型カラム領域が混在する場合と比較して、埋め込みエピタキシプロセスの条件を容易に最適かできるメリットがある。
１５．二重狭隘Ｎ型カラム（主に図６７から図６９）
図６７は本願の実施の形態１の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトの変形例７（狭隘Ｎ型カラム型：その２）に関する図３に対応する図２のチップコーナ部ＣＲの拡大平面図である。図６８は図６７のＡ−Ａ’断面に対応するデバイス断面図である。図６９は図６７のＢ−Ｂ’断面に対応するデバイス断面図である。
図６７から図６９に示すように、特異Ｎ型カラム等を間隔の狭いＰ型カラム端部−Ｐ型カラム間領域６２、間隔の狭いＰ型カラム−Ｐ型カラム間領域６１ａ，６１ｂ，６１ｃ等を用いて多重に配列しており、セクション３の特徴とセクション１４の特徴を併せ持つものとなっている。
１６．各実施の形態に共通の全体カラムレイアウト（Ｐ型カラム領域のレイアウト）のバリエーションの説明（主に図６１から図６３）
図６１は図２に対応するカラム全体レイアウト図（基本レイアウト）である。図６２は図６１に対する変形例１のカラム全体レイアウト図である。図６３は図６１に対する変形例２のカラム全体レイアウト図である。
前記各実施の形態では、図２に対応した図６１に示したようなＰ型カラムレイアウトであって、アクティブセル領域におけるゲートの配向５５とＰ型カラム９の配向が平行である場合について説明したが、これに限らず、ゲート配向５６であっても良いし、全体カラムレイアウトは、図６２又は図６３に示すようなものであっても良い。
１７．全般及び各実施の形態に関する考察及びサマリ
本願発明者等は、図２に示されたようなフルチップレイアウト（周辺のターミネーションを含む）に基づくシミュレーションを繰り返した結果、微妙なプロセスパラメータのばらつきによって、図１０の左側のような不所望な降伏モードとなることが明らかとなった。すなわち、セル端部とチップ周辺領域の境界部（中間領域）において、Ｐ−型表面リサーフ領域のドーズ量が薄い方にずれた場合、スーパジャンクションのチャージバランスが全体として、Ｑｐ＜Ｑｎに振れた場合等には、セル周辺ボディ領域近傍に電界集中が空きやすくなり、デバイス全体として耐圧が低下する恐れがある。
すでに説明した、これに対する改善策をまとめると以下のごとくである。すなわち、
（１）中間領域において、少なくとも一部のＰ型カラム領域の幅を他の部分の主要なＰ型カラム領域と比較して、たとえば１０から４０％程度広くする。そのことによって、当該部分におけるチャージバランスをほぼ等価、またはＱｐリッチ（すなわち、Ｑｐ＝ｘＱｎ；ここで、１≦x≦１．３程度）とする。
（２）中間領域において、少なくとも一部のＰ型カラム領域の不純物濃度を他の部分の主要なＰ型カラム領域と比較して、たとえば１０から４０％程度高くする。そのことによって、当該部分におけるチャージバランスをほぼ等価、またはＱｐリッチ（すなわち、Ｑｐ＝ｘＱｎ；ここで、１≦x≦１．３程度）とする。
（３）スーパジャンクション構造全体において、Ｎ型エピタキシャル層を上層が高濃度となる多層構造とする。たとえば、上層の不純物濃度を下層に比べて、相対的にたとえば１０から４０％程度高くする。このことによって、深さ方向の電界強度極大点を全体としてカラム深部に移動させることができ、これに伴って、中間領域における電界強度集中も緩和することができる。
あるいは、
（４）これと同様な効果がある局所的（前記（１）、（２）、セクション１１等）または大域的な（前記（３）等）チャージバランスの調整を実行する。
ここで、（１）、（２）等の局所的方策で得られる効果の詳細及びその理由は以下のごとくである。すなわち、
（Ａ）Ｑｐ≧Ｑｎとすることで、アバランシェ降伏時の電界強度分布は、カラムの深部方向にピークを持つようになり、そのことによって、カラム浅部での限界強度が低下する。これは、ソース電位と接続するＰカラム表面は０Ｖで、Ｑｐ≧Ｑｎの時、Ｐカラムは空乏化し難くなるため、Ｐカラム表面とそれに隣接するＮカラム表面の等ポテンシャル線の間隔が広がり、カラム浅部での電界強度が弱まるからである。
（Ｂ）（Ａ）によって、セル周辺ボディ領域の外端部における電界が緩和される。これは、セル部から周辺部に終端される等ポテンシャル線は、セル部表面側で広く間隔が開いているため、Ｐ型ウェルコーナー付近（セル周辺ボディ領域外端部）の等ポテンシャル線間隔も広くなり、よって、Ｐ型ウェルコーナー部の電界を緩和するからである。
（Ｃ）（Ｂ）のため、アクティブセル領域の外部周辺のＰ−型表面リサーフ領域へのイオン注入量ばらつきによる耐圧変動を低減できる。すなわち、セル部表面付近で等ポテンシャル線間隔が狭いようなＱｐ＜Ｑｎの場合、Ｐ型ウェルコーナー付近で電界集中し易いため、デバイスの耐圧はＰ−リサーフ領域の不純物濃度に敏感となる。しかし、Ｑｐ≧Ｑｎとすることで、Ｐ型ウェルコーナー付近で電界は緩和できるため、デバイスの耐圧はＰ−リサーフ領域の不純物濃度に鈍感となり、耐圧バラツキを抑制できる。
１８．エンドサマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、プレーナー型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｕ−ＭＯＳＦＥＴ等のトレンチ型ゲート構造にも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス、すなわち、ダイオード、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ、ＩＧＢＴ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。
また、ここではスーパジャンクションの構造として、Ｎ型領域の中にＰ型カラム領域を形成する例を中心に説明したが、Ｐ型領域の中にＮ型カラム領域を形成する形式でもよいことはいうまでもない。
同様に、ここでは、主にＮチャネル型デバイスを例にとり説明したが、以上に挙げた例は、ＰＮ反転操作により、Ｐチャネル型デバイスにもほぼそのまま適用できる。
更に、ドリフト領域表面における電界集中を緩和する手段としては、すでに説明したＰ−型表面リサーフ領域、フィールドプレート等のほか、フィールドリミッティングリング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）またはフローティングフィールドリング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）等を併用しても良い。
１ ウエハまたは半導体基板
１ａ 半導体基板の表面（ソース側表面）
１ｂ 半導体基板の裏面（ドレイン側表面）
１ｄ Ｎ型上層シリコンエピタキシャル層
１ｍ Ｎ型中層シリコンエピタキシャル層
１ｎ Ｎ型シリコンエピタキシャル層
１ｓ Ｎ＋型単結晶シリコン基板部
１ｔ Ｎ型下層シリコンエピタキシャル層
２ 半導体チップ（チップ領域）
３ ガードリング
４ ゲートメタル電極
５ ソースメタル電極
６ アクティブセル領域
７ 最外周Ｐ＋型領域
８ Ｎ＋型チャネルストッパ領域
９ Ｐ型カラム領域（第２導電型カラム領域）
９ａ 通常のＰ型カラム領域
９ｂ 幅広のＰ型カラム領域
１０ Ｎ型カラム領域（第１導電型カラム領域）
１０ｄ Ｎ型上層カラム領域（上層領域）
１０ｍ Ｎ型中層カラム領域（中層領域）
１０ｔ Ｎ型下層カラム領域（下層領域）
１１ ポリシリコンゲート電極（ポリシリコン膜）
１２ Ｐ型ボディ領域（第２導電型のＰ型ボディ領域）
１２ｐ セル周辺ボディ領域
１３ フィールドプレート部
１４ Ｐ−型表面リサーフ領域
１５ チップ周辺領域
１６ フィールド絶縁膜
１７ 層間絶縁膜
１８ Ｐ＋型ボディコンタクト領域
１９ Ｎ＋型ソース領域
２０ コンタクトホール
２１ ゲート絶縁膜
２２ Ｐ型カラム溝加工用ハードマスク膜
２３ Ｐ型カラム溝
２４ Ｐ型埋め込みエピタキシャル層
２５ リサーフ領域導入用レジスト膜
２６ フィールド絶縁膜加工用レジスト膜
２７ Ｐ型ボディ領域導入用レジスト膜
２８ Ｎ＋型ソース領域導入用レジスト膜
２９ コンタクトホール開口用レジスト膜
３０ Ｎ型ドリフト領域（第１導電型のドリフト領域）
３１ Ｎ型不純物イオン注入領域
３２ 表面リセス領域
４０ 環状中間領域（中間領域）
４１ 第１のスーパジャンクション構造
４２ 第２のスーパジャンクション構造
４３ 第３のスーパジャンクション構造
５０ コーナ部Ｐ型補助カラム
５１ｎ１ マルチエピタキシャル成長の１段目Ｎ型シリコンエピタキシャル層
５１ｎ２ マルチエピタキシャル成長の２段目Ｎ型シリコンエピタキシャル層
５１ｐ イオン注入による均一濃度のＰ型カラム領域
５１ｐ１ イオン注入による均一濃度（または均一幅）の１段目Ｐ型カラム領域
５１ｐ２ イオン注入による均一濃度（または均一幅）の２段目Ｐ型カラム領域
５２ｎ マルチエピタキシャル成長完了時のＮ型シリコンエピタキシャル層
５２ｐ イオン注入による濃度変化を有する（または幅の変化を有する）Ｐ型カラム領域
５２ｐ１ イオン注入による幅広の１段目Ｐ型カラム領域
５２ｐ２ イオン注入による幅広の２段目Ｐ型カラム領域
５３、５４ マルチエピタキシャル成長層へのイオン注入用レジスト膜
５５、５６ 線状ゲート電極の配向
６１、６１ａ，６１ｂ，６１ｃ 間隔の狭いＰ型カラム−Ｐ型カラム間領域（特異Ｎ型カラム）
６２ 間隔の狭いＰ型カラム端部−Ｐ型カラム間領域
ＣＲ チップコーナ部
Ｅ ドリフト領域の電界強度
Ｌ１ 通常Ｐ型カラム用のイオン注入用開口の開口幅
Ｌ２，Ｌ２’ 特異Ｐ型カラム用のイオン注入用開口の開口幅
ｑ 各カラムの電荷面密度
Ｑｎ Ｎ型カラムの総電荷量
Ｑｐ Ｐ型カラムの総電荷量
Ｒ１ セル端部及びチップ周辺部領域切り出し部
Ｒ２ スーパジャンクション２ピッチ分切り出し部
ＶＢ ソースドレイン耐圧
Ｗｎ パターニングレベルでのＮ型カラム領域の幅
Ｗｐ パターニングレベルでのＰ型カラム領域の幅
Ｙ 半導体基板の表面から裏面に向かう垂直軸

Claims (6)

  1. 以下を含むパワー系半導体装置：
    （ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面、及び第２の主面を有する半導体チップ；
    （ｂ）前記半導体チップの前記第１の主面のほぼ中央部に設けられたアクティブセル領域、前記第１の主面の周辺に設けられたチップ周辺領域、および、前記アクティブセル領域と前記チップ周辺領域の間の前記半導体チップの前記第１の主面に設けられた環状中間領域；
    （ｃ）前記半導体チップの前記第１の主面側の前記アクティブセル領域、前記チップ周辺領域、および前記環状中間領域の表面内に設けられた第１導電型のドリフト領域；
    （ｄ）前記アクティブセル領域のほぼ全面であって、前記ドリフト領域に設けられた第１のスーパジャンクション構造；
    （ｅ）前記環状中間領域に対応する前記ドリフト領域に設けられた第２のスーパジャンクション構造；
    （ｆ）前記チップ周辺領域に対応する前記ドリフト領域に設けられた第３のスーパジャンクション構造；
    （ｇ）前記半導体チップの前記第１の主面の前記ドリフト領域の表面領域に、前記環状中間領域に対応して、前記アクティブセル領域を取り囲むように設けられた第２導電型のセル周辺ボディ領域；
    （ｈ）前記半導体チップの前記第１の主面の前記ドリフト領域の表面領域において、前記セル周辺ボディ領域に連結し、前記アクティブセル領域および前記セル周辺ボディ領域を取り囲むように設けられ、不純物濃度が前記セル周辺ボディ領域よりも低い第２導電型の表面リサーフ領域、
    ここで、前記第１のスーパジャンクション構造を構成する複数の第２導電型カラム領域の両端側を、前記アクティブセル領域の上側外部領域および下側外部領域とし、
    前記第１のスーパジャンクション構造を構成する前記複数の第２導電型カラム領域の最左端の第２導電型カラム領域側を、前記アクティブセル領域の左側外部領域と、最右端の第２導電型カラム領域側を、前記アクティブセル領域の右側外部領域とするとき、
    前記第２のスーパジャンクション構造および前記第３のスーパジャンクション構造を構成する複数の第２導電型カラム領域の内、前記上側外部領域および前記下側外部領域にあるものの配向は、前記第１のスーパジャンクション構造を構成する前記複数の第２導電型カラム領域とほぼ直交しており、前記左側外部領域および前記右側外部領域にあるものの配向は、前記第１のスーパジャンクション構造を構成する前記複数の第２導電型カラム領域とほぼ平行になっており、
    前記上側外部領域、前記下側外部領域、前記左側外部領域および前記右側外部領域のそれぞれに於いて、前記第２のスーパジャンクション構造を構成する前記複数の第２導電型カラム領域の少なくとも一つは、前記第１のスーパジャンクション構造を構成する前記複数の第２導電型カラム領域よりも、その幅が広くされ、且つ、前記セル周辺ボディ領域の外端部と連結されており、
    前記少なくとも一つの第２導電型カラム領域は、前記第３のスーパジャンクション構造を構成する前記複数の第２導電型カラム領域よりも、その幅が広い。
  2. 請求項１に記載の半導体装置において、前記少なくとも一つの第２導電型カラム領域は、その一部の幅が、前記第１のスーパジャンクション構造を構成する前記複数の第２導電型カラム領域の幅とほぼ同等である。
  3. 請求項１に記載の半導体装置において、前記第１のスーパジャンクション構造、前記第２のスーパジャンクション構造、および前記第３のスーパジャンクション構造を構成する前記複数の第２導電型カラム領域の断面構造は、下方が細くなるテーパ形状を有する。
  4. 請求項１に記載の半導体装置において、前記半導体チップは、シリコン系部材を主要な構成要素とする。
  5. 請求項４に記載の半導体装置において、前記第１導電型は、Ｎ型である。
  6. 請求項５に記載の半導体装置において、前記半導体チップは、プレーナ型パワーＭＯＳＦＥＴ単体デバイスを構成している。
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