JP2012142334A

JP2012142334A - 半導体装置

Info

Publication number: JP2012142334A
Application number: JP2010292117A
Authority: JP
Inventors: Tomohiro Tamaki; 朋宏玉城; Yoshito Nakazawa; 芳人中沢
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-12-28
Filing date: 2010-12-28
Publication date: 2012-07-26

Abstract

【課題】パワーＭＯＳＦＥＴ等のスーパジャンクション構造では、本体セル部の濃度が比較的高濃度となるため、従来型の周辺ターミネーション構造またはリサーフ構造によってセル部と同等以上の耐圧を周辺部で確保することは困難となる。具体的には、チップの外周コーナ部において、電界集中により、スーパジャンクション構造のチャージアンバランスに対して、耐圧のばらつきが敏感になる等の問題である。
【解決手段】本願発明は、スーパジャンクション構造をアクティブセル領域及びチップ周辺領域に有するパワーＭＯＳＦＥＴ等の半導体パワーデバイスにおいて、第１導電型のドリフト領域表面の第２導電型の主接合に連結し、それよりも濃度の低い第２導電型の表面リサーフ領域の外端を、主接合の外端と、チップ周辺領域におけるスーパジャンクション構造の外端との中間領域に置くものである。
【選択図】図４

Description

本発明は、半導体装置（または半導体集積回路装置）におけるセル周辺レイアウト技術または高耐圧化技術に適用して有効な技術に関する。

日本特開２００７−１１６１９０号公報（特許文献１）または、これに対応する米国特許公開２００５−０９８８２６号公報（特許文献２）には、マルチエピタキシ（Ｍｕｌｔｉ−Ｅｐｉｔａｘｙ）方式やトレンチ（Ｔｒｅｎｃｈ）絶縁膜埋め込み方式（トレンチ内イオン注入方式）で製造されるスーパジャンクション（Ｓｕｐｅｒ−Ｊｕｎｃｔｉｏｎ）構造を有するパワーＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）のセル領域周辺レイアウトに関して、種々の構造が開示されている。たとえば、Ｐ⁻リサーフ（Ｒｅｓｕｒｆ）領域、トレンチ内イオン注入方式によるリング状周辺Ｐ型ドリフト領域、トレンチ絶縁膜埋め込み方式による垂直配列の直線状周辺Ｐ型ドリフト領域および分割された垂直/平行配列の直線状周辺Ｐ型ドリフト領域等である。

日本特開昭５９−７６４６６号公報（特許文献３）または、これに対応する米国特許第４６９１２２４号公報（特許文献４）には、シリコン系プレーナ（Ｐｌａｎａｒ）型半導体装置において、主接合の周りに複数のフィールドリミッティングリング（ＦｉｅｌｄＬｉｍｉｔｉｎｇＲｉｎｇ）を配置するととともに、絶縁膜状に、これに接続され、アクティブ領域の主接合側へ向けて内側に延びるフィールドプレート（ＦｉｅｌｄＰｌａｔｅ）を設けることにより耐圧を向上させる技術が開示されている。

日本特開平６−９７４６９号公報（特許文献５）または、これに対応する米国特許第５８０４８６８号公報（特許文献６）には、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）において、外部からの電荷の影響を受けないように、たとえば、アクティブ領域の主接合とフィールドリミッティングリングの境界領域周辺の絶縁膜上に、フローティングとされたフィールドプレート，すなわち、フローティングフィールドプレート（ＦｌｏａｔｉｎｇＦｉｅｌｄＰｌａｔｅ）を配置する技術が開示されている。

Ｔｒａｊｋｏｖｉｃ外３名の論文（非特許文献１）には、パワーＭＯＳＦＥＴ（ＰｏｗｅｒＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）のターミネーション（Ｔｅｒｍｉｎａｔｉｏｎ）領域において、Ｐ＋型フィールドリミッティングリングの両端に濃度が低く且つ浅いＰ型領域（アクティブ領域側）およびＮ型領域（チップエッジ側）を設けることにより、外部電荷による耐圧の低下を防止する技術が開示されている。

特開２００７−１１６１９０号公報米国特許公開２００５−０９８８２６号公報特開昭５９−７６４６６号公報米国特許第４６９１２２４号公報特開平６−９７４６９号公報米国特許第５８０４８６８号公報

Ｔ．Ｔｒａｊｋｏｖｉｃ外３名，"Ｔｈｅｅｆｆｅｃｔｏｆｓｔａｔｉｃａｎｄｄｙｎａｍｉｃｐａｒａｓｉｔｉｃｃｈａｒｇｅｉｎｔｈｅｔｅｒｍｉｎａｔｉｏｎａｒｅａｏｆｈｉｇｈｖｏｌｔａｇｅｄｅｖｉｃｅｓａｎｄｐｏｓｓｉｂｌｅｓｏｌｕｔｉｏｎｓ"、ｐａｇｅ２６３−２６６，ＩＳＰＳＤ’２０００，Ｍａｙ２２−２５，Ｔｏｕｌｏｕｓｅ，Ｆｒａｎｃｅ．

パワーＭＯＳＦＥＴ等のドリフト領域に関して、従来のシリコンリミット（ＳｉｌｉｃｏｎＬｉｍｉｔ）による制約を回避して、オン抵抗の低い高耐圧ＦＥＴ等の開発が重要な課題となっている。そのため、ドリフト領域に比較的高濃度のスラブ（Ｓｌａｂ）状のＮ型カラムおよびＰ型カラムを交互に有するスーパジャンクション構造を導入する方法が種々開発されている。このスーパジャンクション構造を導入する方式は、大まかに言って３種類の方式、すなわち、マルチエピタキシャル方式、トレンチ絶縁膜埋め込み方式、および、トレンチフィル方式（トレンチフィリング方式またはトレンチエピタキシャル埋め込み方式）がある。これらのうち、エピタキシャル成長とイオン注入を多数回繰り返すマルチエピタキシャル方式はプロセスおよび設計の自由度が高い分、工程が複雑になるため高コストである。トレンチ絶縁膜埋め込み方式は、トレンチに斜めイオン注入した後、トレンチをＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）絶縁膜で埋め込むものであり、プロセス的にはより単純であるが、トレンチの面積分だけ面積的に不利となる。

これらに対して、トレンチフィル方式は埋め込みエピタキシャル成長の成長条件の制約のためにプロセスおよび設計の自由度が比較的低いが、工程が単純であるというメリットがある。そこで、本願発明者らは、トレンチフィル方式による高耐圧＆低オン抵抗等に関して、パワーＭＯＳＦＥＴ等のデバイス構造および量産上の問題を検討したところ、以下のような問題があることが明らかとなった。すなわち、スーパジャンクション構造では、本体セル部（活性領域）の濃度が比較的高濃度となるため、従来型の周辺ターミネーション構造（ＪｕｎｃｔｉｏｎＥｄｇｅＴｅｒｍｉｎａｔｉｏｎＳｔｒｕｃｔｕｒｅ）またはリサーフ構造（ＲｅｓｕｒｆＳｔｒｕｃｔｕｒｅ：ＲｅｄｕｃｅｄＳｕｒｆａｃｅＦｉｅｌｄ）によってセル部と同等以上の耐圧を周辺部（周辺領域、接合終端領域）で確保することは困難となることである。具体的には、チップの外周コーナ部において、電界集中により、スーパジャンクション構造のチャージアンバランスに対して、耐圧のばらつきが敏感になる等の問題である。

本願発明は、これらの課題を解決するためになされたものである。

本発明の目的は、高耐圧＆低オン抵抗の固体能動素子等の半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本願の一つの発明は、スーパジャンクション構造をアクティブセル領域及びチップ周辺領域に有するパワーＭＯＳＦＥＴ等の半導体パワーデバイスにおいて、第１導電型のドリフト領域表面の第２導電型の主接合（アクティブセル領域を取り囲むチャネル領域と一体となった不純物領域）に連結し、それよりも濃度の低い第２導電型の表面リサーフ領域の外端を、主接合の外端と、チップ周辺領域におけるスーパジャンクション構造の外端との中間領域に置くものである。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、スーパジャンクション構造をアクティブセル領域及びチップ周辺領域に有するパワーＭＯＳＦＥＴ等の半導体パワーデバイスにおいて、第１導電型のドリフト領域表面の第２導電型の主接合（アクティブセル領域を取り囲むチャネル領域と一体となった不純物領域）に連結し、それよりも濃度の低い第２導電型の表面リサーフ領域の外端を、主接合の外端と、チップ周辺領域におけるスーパジャンクション構造の外端との中間領域に置くことで、電界集中位置をスーパジャンクション構造の外端から遠ざけることができる。

本願の実施の形態１（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層）の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に表面領域）である。本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に不純物ドープ構造等）である。図１のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。図１のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（説明のための模式的なもの）である。図４のＸ−Ｘ’断面に対応するチップ局所断面図である。図４のＹ−Ｙ’断面に対応するチップ局所断面図である。図１のアクティブセル部切出領域Ｒ２Ａ−Ａ’断面に対応するチップ局所断面図（アクティブセル２セル分）である。本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成用ハードマスク除去工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ内Ｐ型エピタキシャル層埋め込み工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（ＣＭＰ工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（フィールド酸化膜パターニング工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（Ｐボディ領域導入工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲート絶縁膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲートポリシリコン膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲート電極パターニング工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（ソース領域形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（層間絶縁膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール延長＆ボディコンタクト領域導入工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態１の半導体装置に対応するウエハプロセス（アルミニウム系導電膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。本願の実施の形態２（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層＋フローティングフィールドプレート）の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴの図１のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。図２３に示すチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（説明のための模式的なもの）である。図２４のＸ−Ｘ’断面に対応するチップ局所断面図である。図２４のＹ−Ｙ’断面に対応するチップ局所断面図である。本願の実施の形態２の半導体装置に対応するウエハプロセス（ゲートポリシリコン膜形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図１６に対応）である。本願の実施の形態２の半導体装置に対応するウエハプロセス（ゲート電極パターニング工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図１７に対応）である。本願の実施の形態２の半導体装置に対応するウエハプロセス（ソース領域形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図１８に対応）である。本願の実施の形態２の半導体装置に対応するウエハプロセス（層間絶縁膜形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図１９に対応）である。本願の実施の形態２の半導体装置に対応するウエハプロセス（コンタクトホール形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図２０に対応）である。本願の実施の形態２の半導体装置に対応するウエハプロセス（コンタクトホール延長＆ボディコンタクト領域導入工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図２１に対応）である。本願の実施の形態２の半導体装置に対応するウエハプロセス（アルミニウム系導電膜形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図２２に対応）である。本願の実施の形態１および２の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称標準配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。本願の実施の形態１および２の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称トリム配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。本願の実施の形態１および２の半導体装置における各構成要素（カラムレイアウト）の変形例（対称Ｌ字配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図３４の非対称標準カラムレイアウトと矩形Ｐ−型表面リサーフ領域との組み合わせを示す図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図３５の非対称トリム型カラムレイアウトと矩形Ｐ−型表面リサーフ領域との組み合わせを示す図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図３６の対称Ｌ字カラムレイアウトと矩形Ｐ−型表面リサーフ領域との組み合わせを示す図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。本願の実施の形態２の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部直角屈曲配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。本願の実施の形態２の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部ラウンド屈曲配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。本願の実施の形態１および２の半導体装置（スーパジャンクション構造および半幅Ｐ−型表面リサーフ領域を有するパワーＭＯＳＦＥＴ）、並びに、比較例の半導体装置（スーパジャンクション構造および全幅Ｐ−型表面リサーフ領域を有するパワーＭＯＳＦＥＴ）のソースドレイン耐圧のチャージバランス率依存性を示すデータプロット図である。チップ周辺部のＰカラム等の中心の縦方向（チップの厚さ方向）の電界強度分布と周辺電荷量との関係を示す説明図である。チップ周辺部のＰカラム等の表面領域中心部の電界強度分布と周辺電荷量との関係を示す説明図である。半幅Ｐ−型表面リサーフ領域の適用により耐圧が向上する原理を説明するための説明図である。

〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。

１．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパジャンクション構造と連結して設けられた前記第１のスーパジャンクション構造とほぼ同一の幅及び配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域、
ここで、前記表面リサーフ領域の外端は、前記主接合領域の前記外端と、第２から第５のスーパジャンクション構造が構成する周辺スーパジャンクション領域の外端との中間領域にある。

２．前記１項の半導体装置において、前記表面リサーフ領域の前記外端は、前記主接合領域の前記外端と、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域の前記外端のほぼ中間にある。

３．前記１または２項の半導体装置において、前記第１から第５のスーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。

４．前記１から３項のいずれか一つの半導体装置において、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域上には、同領域上を周回する複数のフローティングフィールドプレートが設けられている。

５．前記４項の半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部が直角に折れ曲がる矩形枠形状を呈している。

６．前記４項の半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部がラウンドして曲がる矩形枠形状を呈している。

７．前記１から６項のいずれか一つの半導体装置において、各周辺コーナ領域には、それ自身を貫通する前記半導体チップの対角線に関してほぼ線対象であり、前記対角線に関して前記第４のスーパジャンクション構造に近接した部分がそれとほぼ同一の幅及び配向を有し、前記対角線に関して前記第２のスーパジャンクション構造に近接した部分がそれとほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。

８．前記１から６項のいずれか一つの半導体装置において、各周辺コーナ領域には、前記第４のスーパジャンクション構造とほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。

９．前記８項の半導体装置において、前記コーナ部スーパジャンクション構造は、その外側部がトリムされている。

１０．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパジャンクション構造と連結して設けられた前記第１のスーパジャンクション構造とほぼ同一の幅及び配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域；
（ｉ）各周辺コーナ領域に設けられ、それ自身を貫通する前記半導体チップの対角線に関してほぼ線対象であり、前記対角線に関して前記第４のスーパジャンクション構造に近接した部分がそれとほぼ同一の幅及び配向を有し、前記対角線に関して前記第２のスーパジャンクション構造に近接した部分がそれとほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造。

１１．前記１０項の半導体装置において、前記表面リサーフ領域の外端は、前記主接合領域の前記外端と、第２から第５のスーパジャンクション構造が構成する周辺スーパジャンクション領域の外端との中間領域にある。

１２．前記１１項の半導体装置において、前記表面リサーフ領域の前記外端は、前記主接合領域の前記外端と、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域の前記外端のほぼ中間にある。

１３．前記１０から１２項のいずれか一つの半導体装置において、前記第１から第５のスーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。

１４．前記１０から１３項のいずれか一つの半導体装置において、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域上には、同領域上を周回する複数のフローティングフィールドプレートが設けられている。

１５．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパジャンクション構造と連結して設けられた前記第１のスーパジャンクション構造とほぼ同一の幅及び配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域；
（ｉ）各周辺コーナ領域に設けられ、前記第４のスーパジャンクション構造とほぼ同一の幅及び配向を有し、且つ、その外側部がトリムされたコーナ部スーパジャンクション構造。

１６．前記１５項の半導体装置において、前記表面リサーフ領域の外端は、前記主接合領域の前記外端と、第２から第５のスーパジャンクション構造が構成する周辺スーパジャンクション領域の外端との中間領域にある。

１７．前記１５項の半導体装置において、前記表面リサーフ領域の前記外端は、前記主接合領域の前記外端と、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域の前記外端のほぼ中間にある。

１８．前記１５から１７項のいずれか一つの半導体装置において、前記第１から第５のスーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。

１９．前記１５から１８項のいずれか一つの半導体装置において、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域上には、同領域上を周回する複数のフローティングフィールドプレートが設けられている。

〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）を例示することができる。

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。

また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。

なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。

３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。

４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。

６．一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラムを平行に等間隔を置いて形成されたものについて説明する。

スーパジャンクション構造について、「配向」とは、そのスーパジャンクション構造を構成するＰ型カラムまたはＮ型カラムをチップの主面に対応して二次元的に見た場合（チップまたはウエハの主面に平行な面において）の長手方向を指す。

また、「周辺スーパジャンクション領域」とは、アクティブセル領域の周辺外部の領域、すなわち、周辺終端領域（ＥｄｇｅＴｅｒｍｉｎａｔｉｏｎＡｒｅａ）であって、そこに、スーパジャンクション構造が設けられた領域をいう。

更に、本願においては、周辺スーパジャンクション領域の主要な領域において（コーナ等の一部を除く）、空乏層が延びる自由度が、３のものを「３Ｄ−Ｒｅｓｕｒｆ構造」という。また、同自由度が、２のものを「２Ｄ−Ｒｅｓｕｒｆ構造」という。

本願において、リサーフ（Ｒｅｓｕｒｆ：ＲｅｄｕｃｅｄＳｕｒｆａｃｅＦｉｅｌｄ）構造に関して、表面リサーフ領域（具体的には「Ｐ−型リサーフ領域」）とは、ドリフト領域の表面領域に形成され、チャネル領域を構成するＰ型ボディ領域（Ｐ型ウエル領域）の端部に連結した同一導電型でそれよりも不純物濃度の低い領域（主接合に逆方向電圧が印加されたときに完全空乏化する程度の濃度である）を言う。通常、セル部を取り巻くようにリング状に形成される。また、一般のフィールドプレート（ＦｉｅｌｄＰｌａｔｅ）とは、ソース電位又はそれと等価な電位に接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面）の上方に延在し、リング状にセル部を取り巻く部分を言う。一方、フローティングフィールドプレート（ＦｌｏａｔｉｎｇＦｉｅｌｄＰｌａｔｅ）とは、一般のフィールドプレートと同様のものであるが、フローティングにされているものをいう。

更に、フローティングフィールドリング（ＦｌｏａｔｉｎｇＦｉｅｌｄＲｉｎｇ）またはフィールドリミッティングリング（ＦｉｅｌｄＬｉｍｉｔｉｎｇＲｉｎｇ）とは、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電形を有するとともに類似した濃度（主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度である）を有し、リング状にセル部を1重又は多重に取り巻く不純物領域または不純物領域群を言う。

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

なお、各図に示すＰ型カラムの数は、図示の都合上、たとえば、周辺サイド領域等に関して、３か５本程度を示したが、実際は１０本程度を超える場合もある（因みに、チップ全体のＰ型カラムの数は、通常、数百本から数千本と考えられるが、図示の都合上、少ない本数で代表させている）。ここに示す例は、耐圧が数百ボルト程度のものを例にとり説明する。以下の例では、一例として数百ボルト程度（具体的には、たとえば６００ボルト程度）の耐圧の製品を例にとり説明する。

なお、本願発明者等によるスーパジャンクション構造を有するＭＯＳＦＥＴ等に関する特許出願としては、
たとえば日本特願第２００９−２６３６００号（日本出願日２００９年１１月１９日）、日本特願第２０１０−１０９９５７号（日本出願日２０１０年５月１２日）、日本特願第２０１０−８１９０５号（日本出願日２０１０年３月３１日）等がある。

１．本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層）等の説明（主に図１から図７）
この例では、シリコン系半導体基板に作られたプレーナ型パワーＭＯＳＦＥＴであって、ソースドレイン耐圧６００ボルト程度のものに例をとり具体的に説明する（プレーナ型パワーＭＯＳＦＥＴについては、以下のセクションでも同じ）が、その他の耐圧値を有するパワーＭＯＳＦＥＴその他のデバイスにも適用できることは言うまでもない。

図１は本願の実施の形態１（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層）の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に表面領域）である。図２は本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に不純物ドープ構造等）である。図３は図１のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。図４は図１のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（説明のための模式的なもの）である。図５は図４のＸ−Ｘ’断面に対応するチップ局所断面図である。図６は図４のＹ−Ｙ’断面に対応するチップ局所断面図である。図７は図１のアクティブセル部切出領域Ｒ２Ａ−Ａ’断面に対応するチップ局所断面図（アクティブセル２セル分）である。これらに基づいて、本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層）等を説明する。

まず、チップ（通常、数ミリメートル角）の上面の模式的なレイアウトを説明する。図１に示すように、正方形又は長方形の板状のシリコン系半導体基板（個々のチップ２に分割する前はウエハ１である）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ２は、中央部にあるメタルソース電極５（アルミニウム系電極）が主要な面積を占めている。メタルソース電極５の下方には、アクティブセル領域４が設けられており、その外端部は、Ｐ型主接合６（Ｐボディ領域の外縁部である。なお、アクティブセル下のスーパジャンクション構造は、Ｐ型主接合６のほぼ全域に亘り延在している）となっている。Ｐ型主接合６の内側は、アクティブセル領域４の繰り返し構造部４ｒとなっている（Ｐボディ領域自体は、繰り返し構造部４ｒ全体のゲート電極間の表面領域に形成されており、ゲート電極部分が、スリット状に周期的に抜けた２次元多葉体構造を呈している）。リング状のＰ型主接合６の外側には、同じくリング状のＰ−型表面リサーフ領域８が設けられており、更にその外側へ亘り、周辺スーパジャンクション領域９（周辺のドリフト領域１１に線状のＰカラム１２ｐとその間のＮ型ドリフト領域１１ｎがほぼ等間隔で周期的に配列された領域、又は、その集合領域。）が設けられている。ここで、Ｐ−型表面リサーフ領域８の外端は、周辺スーパジャンクション領域９の外端９ｅとＰ型主接合６の外端との中間領域にある。より好ましくは、Ｐ−型表面リサーフ領域８の外端は、周辺スーパジャンクション領域９の外端９ｅとＰ型主接合６の外端とのほぼ中間にある。

更にその周りには、アルミニウム系メタルガードリング３が設けられており、アルミニウム系メタルガードリング３とメタルソース電極５の間には、ポリシリコンゲート電極を外部に取り出すためのメタルゲート電極７が設けられている。なお、この図１（図２から図４についても同じ）では、周辺終端領域（ＥｄｇｅＴｅｒｍｉｎａｔｉｏｎＡｒｅａ）の構造をわかりやすくするために、誇張して幅広く描いている。

次に、チップ２の平面的の拡散構造、デバイスレイアウトを説明する。図２に示すように、チップ１の中央部には、アクティブセル領域４（この下部には、アクティブセル部スーパジャンクション構造１４すなわち第１のスーパジャンクション構造がある）が設けられており、その内部には、多数の線状ポリシリコンゲート電極１５が設けられている。更に、アクティブセル領域４の外縁部であり、それの周囲を取り囲むリング状Ｐ型主接合６の外部には、Ｐ型主接合６に連結して、アクティブセル領域４を取り囲むリング状Ｐ−型表面リサーフ領域８が設けられている。

次に、アクティブセル部スーパジャンクション構造１４すなわち第１のスーパジャンクション構造の周辺のスーパジャンクション構造、すなわち、周辺スーパジャンクション領域９（図１）について説明する。周辺サイド領域１６ａ、１６ｃには、それぞれアクティブセル部スーパジャンクション構造１４と連結し同一の配向を有する第２のスーパジャンクション構造１８および第３のスーパジャンクション構造１９が設けられている。一方、周辺サイド領域１６ｂ、１６ｄには、それぞれアクティブセル部スーパジャンクション構造１４と連結せず、それと直交する配向を有する第４のスーパジャンクション構造２１および第５のスーパジャンクション構造２２が設けられている。なお、このカラムレイアウトでは、各周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄは、それらの下又は上の周辺サイド領域１６ｂ、１６ｄの周期性の延長領域となっている。

次に、図１のチップコーナ部切出領域Ｒ１の部分の図２の拡大図を図３に示す。図３に示すように、Ｐ−型表面リサーフ領域８の外端は、全周に渡って、周辺スーパジャンクション領域９の外端９ｅとＰ型主接合６の外端とのほぼ中間にある。

次に、図４は図３を更に模式的に描いたものである（Ｐカラム１２ｐの数を減らして、各要素間の関係を明確にしたものである）。図４に示すように、アクティブセル領域内の繰り返し構造部４ｒには、Ｐ＋ボディコンタクト領域２３とポリシリコンゲート電極１５とが交互に繰り返す周期構造（１次元周期構造）が設けられている。Ｎカラムの厚さＷｎ（又は幅）は、たとえば６マイクロメートル程度で、Ｐカラムの厚さＷｐ（又は幅）は、たとえば４マイクロメートル程度である。従って、スーパジャンクションのピッチは、１０マイクロメートル程度となる。この例では、Ｎカラムの厚さＷｎ（又は幅）およびＰカラムの厚さＷｐ（又は幅）は、全チップ領域２において、ほぼ一定である。これらのパラメータは場所によって変更しても良い。ただし、トレンチフィル方式では、ほぼ一定である方が、プロセス的に好都合である。また、Ｎカラム１２ｎの不純物濃度は、たとえば、３．３ｘ１０^１５/ｃｍ^３程度（たとえば、アンチモン）であり、Ｐカラム１２ｐの不純物濃度は、たとえば、５．０ｘ１０^１５/ｃｍ^３程度（たとえば、ボロン）である。

次に、図４のＸ−Ｘ’断面を図５に、Ｙ−Ｙ’断面を図６に示す。図５及び図６に示すように、チップ２の裏面１ｂのＮ＋ドレイン領域２５（Ｎ型単結晶シリコン基板）の表面には、メタル裏面ドレイン電極２４が設けられており、Ｎ＋ドレイン領域２５の上方は、ドリフト領域１１となっており、Ｎカラム１２ｎ、Ｐカラム１２ｐ（Ｐ型ドリフト領域）、Ｎ型ドリフト領域１１ｎ等から構成されている。ドリフト領域１１の表面領域には、Ｐ型主接合６（Ｐウエル、Ｐボディ領域またはその外縁部）が設けられており、Ｐボディ領域６内には、Ｎ＋ソース領域２６、Ｐ＋ボディコンタクト領域２３等が設けられている。Ｐ型主接合６の外部には、それに連結して、Ｐ−型表面リサーフ領域８が設けられており、チップ２の端部のＮ型ドリフト領域１１ｎの表面領域には、Ｎ＋チャンネルストップ領域３１、Ｐ＋チップ周辺コンタクト領域３２等が設けられている。一対のＮ＋ソース領域２６間の半導体表面には、ゲート絶縁膜２７を介して、ポリシリコンゲート電極１５が設けられており、このポリシリコンゲート電極１５およびフィールド絶縁膜３４上には、層間絶縁膜２９が設けられている。この層間絶縁膜２９上には、メタルソース電極５、メタルガードリング３等のアルミニウム系電極膜が形成されており、それぞれ、Ｐ＋ボディコンタクト領域２３およびＮ＋チャンネルストップ領域３１、Ｐ＋チップ周辺コンタクト領域３２等と電気的に接続されている。なお、Ｎカラム１２ｎおよびＰカラム１２ｐの幅（厚さ）は、たとえば、それぞれ６マイクロメートル程度および４マイクロメートル程度である。また、Ｎカラム１２ｎおよびＰカラム１２ｐのドーズ量は、たとえば、３．３ｘ１０^１５/ｃｍ^３および５.０ｘ１０^１５/ｃｍ^３程度である。

次に、図１のアクティブセル部切出領域Ｒ２のＡ−Ａ’断面（繰り返し構造２周期分）を図７に示す。図７に示すように、チップ２の裏面１ｂのＮ＋ドレイン領域２５（Ｎ型単結晶シリコン基板）の表面には、メタル裏面ドレイン電極２４が設けられており、Ｎ＋ドレイン領域２５の上方は、ドリフト領域１１となっており、Ｎカラム１２ｎ（Ｎ型ドリフト領域１１ｎ）、Ｐカラム１２ｐ（Ｐ型ドリフト領域１１ｐ）から構成されている。ドリフト領域１１の表面領域には、Ｐボディ領域６が設けられており、Ｐボディ領域６内には、Ｎ＋ソース領域２６、Ｐ＋ボディコンタクト領域２３等が設けられている。一対のＮ＋ソース領域２６間の半導体表面には、ゲート絶縁膜２７を介して、ポリシリコンゲート電極１５が設けられており、このポリシリコンゲート電極１５上には、層間絶縁膜２９が設けられている。この層間絶縁膜２９上には、メタルソース電極５等のアルミニウム系電極膜が形成されており、Ｐ＋ボディコンタクト領域２３と電気的に接続されている。

２．本願の実施の形態１の半導体装置に対応するウエハプロセス等の説明（主に図８から図２２）
このセクションでは、セクション１の構造に対応するプロセスを説明するが、他の構造においても、これらの工程は基本的に共通しているので、他の構造については、原則として以下の記載を繰り返さない。

図８は本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図９は本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成用ハードマスク除去工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１０は本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ内Ｐ型エピタキシャル層埋め込み工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１１は本願の実施の形態１の半導体装置に対応するウエハプロセス（ＣＭＰ工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１２は本願の実施の形態１の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１３は本願の実施の形態１の半導体装置に対応するウエハプロセス（フィールド酸化膜パターニング工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１４は本願の実施の形態１の半導体装置に対応するウエハプロセス（Ｐボディ領域導入工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１５は本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲート絶縁膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１６は本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲートポリシリコン膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１７は本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲート電極パターニング工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１８は本願の実施の形態１の半導体装置に対応するウエハプロセス（ソース領域形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１９は本願の実施の形態１の半導体装置に対応するウエハプロセス（層間絶縁膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図２０は本願の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図２１は本願の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール延長＆ボディコンタクト領域導入工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図２２は本願の実施の形態１の半導体装置に対応するウエハプロセス（アルミニウム系導電膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。これらに基づいて、本願の実施の形態１の半導体装置に対応するウエハプロセス等を説明する。

まず、図８に示すように、たとえばアンチモンをドープ（たとえば１０^１８から１０^１９/ｃｍ^３のオーダ程度）したＮ型シリコン単結晶基板２５（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さ４５マイクロメートル程度の燐ドープＮエピタキシャル層１０ｎ（ドリフト領域、濃度としては、たとえば１０^１５/ｃｍ^３のオーダ程度である。この領域は、Ｎ型ドリフト領域１１ｎとなる部分であり、一部はＮカラム１２ｎでもある）を形成した半導体ウエハ１を準備する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜３３を形成する。次に、図８に示すように、Ｐ型カラム用トレンチ形成用ハードマスク膜３３をマスクとして、Ｎエピタキシャル層１０ｎ等をドライエッチングすることにより、Ｐ型カラム用トレンチ２０を形成する。ドライエッチング雰囲気としては、たとえば、Ａｒ，ＳＦ_６，Ｏ_２等を主要なガス成分として含む雰囲気を例示することができる。ドライエッチング深さの範囲としては、たとえば、４０から５５マイクロメートル程度を例示することができる。なお、Ｐ型カラム用トレンチ２０はＮ型シリコン単結晶基板２５に到達していることが望ましい。ただし、到達していなくとも、近接していればよい。

次に図９に示すように、不要になったハードマスク膜３３を除去する。

次に、図１０に示すように、Ｐ型カラム用トレンチ２０に対して、埋め込みエピタキシャル成長（トレンチ内エピタキシャル埋め込み方式）を実行し、Ｐ型埋め込みエピタキシャル層１０ｐ（ドーパントは、ボロンであり、濃度としては、たとえば１０^１５/ｃｍ^３のオーダ程度）を形成する。このＰ型エピタキシャル領域１０ｐは、Ｐ型ドリフト領域１１ｐとなる部分であり、たま、Ｐカラム１２ｐでもある。埋め込みエピタキシャル成長の条件としては、たとえば、処理圧力：たとえば１．３ｘ１０^４パスカルから１．０ｘ１０^５パスカル程度、原料ガス：四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシラン等を例示することができる。

次に、図１１に示すように、平坦化工程、例えばＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ２０外のＰ型埋め込みエピタキシャル層１０ｐを除去するとともに、半導体ウエハ１の表面１ａを平坦化する。なお、ここでは、図１１のようなスーパジャンクション構造は、トレンチフィル方式のほか、マルチエピタキシャル方式で形成してもよい。

次に、図１２に示すように、半導体ウエハ１の表面１ａのほぼ全面に熱酸化により、シリコン酸化膜３４（フィールド絶縁膜）を形成し、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜３５を形成する。フィールド絶縁膜３４の厚さとしては、たとえば、３５０ｎｍ程度を例示することができる。

続いて、Ｐ−型リサーフ領域導入用レジスト膜３５をマスクとして、イオン注入（たとえばボロン）により、Ｐ−型表面リサーフ領域８を導入する。このイオン注入条件としては、イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１ｘ１０^１１/ｃｍ^２から１ｘ１０^１２/ｃｍ^２程度を好適な範囲として例示することができる。その後、不要になったレジスト膜３５を全面除去する。

次に、図１３に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりシリコン酸化膜エッチング用レジスト膜３６を形成する。続いて、これをマスクとして、たとえば、フルオロカーボン系のエッチングガス等を用いたドライエッチングにより、フィールド絶縁膜３４をパターニングする。その後、不要になったレジスト膜３６を全面除去する。

次に、図１４に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりＰボディ領域導入用レジスト膜３７を形成する（通常、この前に、半導体ウエハ１の表面１ａ上に、たとえば１０ｎｍ程度の熱酸化膜等のイオン注入保護膜を形成しておくが、図示が煩雑になるため省略する。他の部分においても同じ）。続いて、Ｐボディ領域導入用レジスト膜３７をマスクとして、イオン注入により、Ｐ型ボディ領域６を導入する。このイオン注入条件としては、（１）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１０^１３/ｃｍ^２のオーダ程度、（２）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば７５ｋｅＶ程度、ドーズ量：たとえば１０^１２/ｃｍ^２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０^１７/ｃｍ^３のオーダ程度）。その後、図１４に示すように、不要になったレジスト膜３７を全面除去する。

次に、図１５に示すように、半導体ウエハ１の表面１ａに、ゲート酸化膜２７（ゲート絶縁膜）を形成する。ゲート絶縁膜２７の厚さとしては、耐圧にもよるが、たとえば、５０ｎｍから２００ｎｍ程度を例示することができる。成膜方法としては、たとえばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）や熱酸化等を例示することができる。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。

次に、図１６に示すように、ゲート酸化膜２７上に、ゲート電極用ポリシリコン膜１５（厚さとしては、たとえば２００ｎｍから８００ｎｍ程度）を、たとえば低圧ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により形成する。

次に、図１７に示すように、ドライエッチングによりゲート電極１５をパターニングする。

次に、図１８に示すように、リソグラフィによりＮ＋ソース領域導入用レジスト膜３８を形成し、それをマスクとして、イオン注入により、Ｎ＋ソース領域２６、チップエッジ部のＮ＋チャネルストッパ領域３１を導入する。このイオン注入条件としては、イオン種：砒素、注入エネルギ：たとえば４０ｋｅＶ程度、ドーズ量：たとえば１０^１５/ｃｍ^２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０^２０/ｃｍ^３のオーダ程度）。その後、不要になったレジスト膜３８を全面除去する。

次に、図１９に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜２９（層間絶縁膜）をＣＶＤ等により成膜する。なお、層間絶縁膜２９としては、ＰＳＧ膜のほか、ＢＰＳＧ膜，ＴＥＯＳ膜，ＳＯＧ膜，ＨＤＰ（ＨｉｇｈＤｅｎｓｉｔｙＰｌａｓｍａ）シリコン酸化膜、あるいは、ＰＳＧ膜および、これらの膜の内、複数の膜の積層膜でもよい。層間絶縁膜２９のトータル厚さとしては、たとえば、９００ｎｍ程度を好適な例として示すことができる。

次に、図２０に示すように、半導体ウエハ１の表面１ａ上に、ソースコンタクトホール開口用レジスト膜４１を形成し、それをマスクとして、ドライエッチングにより、ソースコンタクトホール３９等を開口する。続いて、不要になったレジスト膜４１を全面除去する。

次に、図２１に示すように、シリコン基板をエッチングした後、イオン注入により、Ｐ＋ボディコンタクト領域２３およびＰ＋チップ周辺コンタクト領域３２を導入する。このイオン注入条件としては、イオン種：ＢＦ_２、注入エネルギ：たとえば３０ｋｅＶ程度、ドーズ量：たとえば１０^１５/ｃｍ^２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０^１９/ｃｍ^３のオーダ程度）。

次に、図２２に示すように、ＴｉＷ等のバリア・メタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極５、ガードリング電極３等を形成する。

この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。

次に、バックグラインディング処理を施し、元のウエハ厚さ（たとえば７５０マイクロメートル程度）をたとえば８０から２８０マイクロメートル程度（すなわち、３００マイクロメートル未満）まで薄くする。

更に、ウエハ１の裏面１ｂにメタル裏面ドレイン電極２４（図５から図７参照）をスパッタリング成膜により、成膜する。裏面メタル電極膜２４は、ウエハ１に近い側から、たとえば、裏面チタン膜（金およびニッケルの拡散防止層）、裏面ニッケル膜（チップボンディング材との接着層）、裏面金膜（ニッケルの酸化防止層）等からなる。その後、個々のチップに分割すると、図１に示すようなデバイスとなる。

３．本願の実施の形態２の半導体装置における一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層＋フローティングフィールドプレート）等の説明（主に図２３から図２６）
このセクションで説明する例は、フローティングフィールドプレート以外の構造は、セクション１で説明した構造と同一である（たとえば、図１、図２、図７は同一）から、相違する部分のみを説明する。周辺にスーパジャンクション構造を有さないデバイスであれば、通常、リング状のフローティングフィールドリング（フィールドリミッティングリング）を一重または多重に配置して、不所望な電界集中を防止するのが有効であるが、スーパジャンクション構造を有するデバイスにおいては、一般に、主接合に逆方向電圧が印加されたとき（オフ状態）に、完全空乏化しないフローティングフィールドリングを適用することは困難である。従って、ここでは、その代わりとして、フローティングフィールドプレートの利用を説明する。

図２３（図３に対応）は本願の実施の形態２（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層＋フローティングフィールドプレート）の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴの図１のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。図２４（図４に対応）は図２３に示すチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（説明のための模式的なもの）である。図２５（図５に対応）は図２４のＸ−Ｘ’断面に対応するチップ局所断面図である。図２６（図６に対応）は図２４のＹ−Ｙ’断面に対応するチップ局所断面図である。これらに基づいて、本願の実施の形態２の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層＋フローティングフィールドプレート）等を説明する。

図２３から図２６に示すように、アクティブセル領域４（Ｐ型主接合６）の周囲を周回するリング状のフローティングフィールドプレート３０を多重に配列することによって、スーパジャンクション構造の作用を損なうことなく、ドリフト領域１１の表面領域における電界集中を緩和させている。フローティングフィールドプレート３０は、この例では、たとえば、ゲートポリシリコン電極１５と同層のポリシリコン層で形成されているので、高濃度（たとえば、Ｎ型であればリン、砒素等）の不純物添加がされている。このフローティングフィールドプレート３０は、図２５及び図２６に示すように、たとえば、フィールド酸化膜３４上に設けられている。なお、フローティングフィールドプレート３０の平面形状は、チップ２の周辺に沿っている関係で、ほぼ矩形枠状（リング形状）をしており、必要に応じてコーナ部にラウンド等を付けてもよい。

４．本願の実施の形態２の半導体装置に対応するウエハプロセス等の説明（主に図２７から図３３）
このセクションのプロセスは、基本的にセクション２のものと、ほぼ同じであり、以下では異なる部分のみを説明する。すなわち、図８から図１５は、完全に同一であり、説明は繰り返さない。従って、以下の説明は、図１５のゲート絶縁膜形成完了時点から説明する。

図２７は本願の実施の形態２の半導体装置に対応するウエハプロセス（ゲートポリシリコン膜形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図１６に対応）である。図２８は本願の実施の形態２の半導体装置に対応するウエハプロセス（ゲート電極パターニング工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図１７に対応）である。図２９は本願の実施の形態２の半導体装置に対応するウエハプロセス（ソース領域形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図１８に対応）である。図３０は本願の実施の形態２の半導体装置に対応するウエハプロセス（層間絶縁膜形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図１９に対応）である。図３１は本願の実施の形態２の半導体装置に対応するウエハプロセス（コンタクトホール形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図２０に対応）である。図３２は本願の実施の形態２の半導体装置に対応するウエハプロセス（コンタクトホール延長＆ボディコンタクト領域導入工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図２１に対応）である。図３３は本願の実施の形態２の半導体装置に対応するウエハプロセス（アルミニウム系導電膜形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図２２に対応）である。これらに基づいて、本願の実施の形態２の半導体装置に対応するウエハプロセス等を説明する。

次に、図２７に示すように、ゲート酸化膜２７上に、ゲート電極用ポリシリコン膜１５（厚さとしては、たとえば２００ｎｍから８００ｎｍ程度）を、たとえば低圧ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により形成する。

次に、図２８に示すように、ドライエッチングによりゲート電極１５およびフローティングフィールドプレート３０をパターニングする。

次に、図２９に示すように、リソグラフィによりＮ＋ソース領域導入用レジスト膜３８を形成し、それをマスクとして、イオン注入により、Ｎ＋ソース領域２６、チップエッジ部のＮ＋チャネルストッパ領域３１を導入する。このイオン注入条件としては、イオン種：砒素、注入エネルギ：たとえば４０ｋｅＶ程度、ドーズ量：たとえば１０^１５/ｃｍ^２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０^２０/ｃｍ^３のオーダ程度）。その後、不要になったレジスト膜３８を全面除去する。

次に、図３０に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜２９（層間絶縁膜）をＣＶＤ等により成膜する。なお、層間絶縁膜２９としては、ＰＳＧ膜のほか、ＢＰＳＧ膜，ＴＥＯＳ膜，ＳＯＧ膜，ＨＤＰ（ＨｉｇｈＤｅｎｓｉｔｙＰｌａｓｍａ）シリコン酸化膜、あるいは、ＰＳＧ膜および、これらの膜の内、複数の膜の積層膜でもよい。層間絶縁膜２９のトータル厚さとしては、たとえば、９００ｎｍ程度を好適な例として示すことができる。

次に、図３１に示すように、半導体ウエハ１の表面１ａ上に、ソースコンタクトホール開口用レジスト膜４１を形成し、それをマスクとして、ドライエッチングにより、ソースコンタクトホール３９等を開口する。続いて、不要になったレジスト膜４１を全面除去する。

次に、図３２に示すように、シリコン基板をエッチングした後、イオン注入により、Ｐ＋ボディコンタクト領域２３およびＰ＋チップ周辺コンタクト領域３２を導入する。このイオン注入条件としては、イオン種：ＢＦ_２、注入エネルギ：たとえば３０ｋｅＶ程度、ドーズ量：たとえば１０^１５/ｃｍ^２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０^１９/ｃｍ^３のオーダ程度）。

次に、図３３に示すように、ＴｉＷ等のバリア・メタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極５、ガードリング電極３等を形成する。

更に、ウエハ１の裏面１ｂにメタル裏面ドレイン電極２４（図７、図２５及び図２６参照）をスパッタリング成膜により、成膜する。裏面メタル電極膜２４は、ウエハ１に近い側から、たとえば、裏面チタン膜（金およびニッケルの拡散防止層）、裏面ニッケル膜（チップボンディング材との接着層）、裏面金膜（ニッケルの酸化防止層）等からなる。その後、個々のチップに分割すると、図１に示すようなデバイスとなる。

５．本願の実施の形態１および２の半導体装置における各構成要素の変形例の説明（主に図３４から図４１）
このセクションでは、セクション１及びセクション３のデバイスを構成する各要素に関する変形例を説明する。

（１）カラムレイアウトの変形例（主に図３４から図３６）
図３４は本願の実施の形態１および２の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称標準配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図３５は本願の実施の形態１および２の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称トリム配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図３６は本願の実施の形態１および２の半導体装置における各構成要素（カラムレイアウト）の変形例（対称Ｌ字配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。これらに基づいて、カラムレイアウトの変形例を説明する。

図３４に図３及び図２３のカラムレイアウトに対応する「非対称標準カラムレイアウト」を示す。ここで、「非対称」というのは、半導体チップ又は周辺コーナ領域の対角線４０を線対称軸と見たときに、実質的に線対称になっていないということを表す。図３４に示すように、この例は、周辺スーパジャンクション領域が基本的に３Ｄ−Ｒｅｓｕｒｆ構造を有しているが、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）においては、周辺サイド領域１６ｂにおける対象性がそのまま延長されているので（同一の対象性を有する）、アクティブセル部スーパジャンクション構造１４を中心とする対象性の観点からは、対象性の低いレイアウトとなっており、この部分において、純粋な３Ｄ−Ｒｅｓｕｒｆ構造ではなくなっており、場合によっては、耐圧を下げる恐れがある。

この問題を解決するために、提案されたのが、図３５に示す「非対称トリム型カラムレイアウト」であり、ブロッキングモード（ＢｌｏｃｋｉｎｇＭｏｄｅ）において、空乏層が延びるときのこの部分での等ポテンシャル面（より正確には、等ポテンシャル面とチップ２の表面１ａの交線）の形にほぼ一致するように、Ｐカラム１２ｐの外側がトリムされている。これにより、各周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄにおけるマクロ的な対象性が向上し、この部分での耐圧低下のリスクを下げる効果がある。

このように、図３５の例では、比較的簡単にマクロ的な対象性を向上させることができるが、線対称性は、破られており、この線対称性の破れに起因する耐圧低下のリスクが残存する。

これに対して、図３６に示すものは、「対称Ｌ字カラムレイアウト」であり、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）のＰカラム１２ｐ自体を線対称軸４０に関して線対称とすることで、ミクロな対象性を確保したものである。

これらの変形例は、セクション１または３の例、および以下の他の要素の各変形例と組み合わせすることができる。

（２）Ｐ−型表面リサーフ領域の配置、形状及びＰカラムとの関係等の変形例（主に図３７から図３９）
図３７は図３４の非対称標準カラムレイアウトと矩形Ｐ−型表面リサーフ領域との組み合わせを示す図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図３８は図３５の非対称トリム型カラムレイアウトと矩形Ｐ−型表面リサーフ領域との組み合わせを示す図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図３９は図３６の対称Ｌ字カラムレイアウトと矩形Ｐ−型表面リサーフ領域との組み合わせを示す図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。これらに基づいて、Ｐ−型表面リサーフ領域の配置、形状及びＰカラムとの関係等の変形例を説明する。

図３７に図３及び図２３（「ラウンドコーナＰ−型表面リサーフ領域」）のカラムレイアウトに対応する変形例を示す。図３７に示すように、この変形例（「直角コーナＰ−型表面リサーフ領域」）では、Ｐ−型表面リサーフ領域８の頂点８ｃ部がとがっている（直角の角となっている）。この直角コーナＰ−型表面リサーフ領域のメリットは、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるＰ−型表面リサーフ領域８の対象性と、同領域におけるスーパジャンクション構造の対象性（マクロ的対象性）を一致させることができるところにある。

なお、この頂点８ｃは、Ｐカラム１２ｐ上にあるのが好適である。この頂点８ｃがＮカラム１２ｎ上にあると、そこに現実のＰＮ接合の頂点が形成されるので、不所望な電界集中を惹起するリスクがある。ただし、このリスクは、通常比較的小さいと考えられるので、頂点８ｃをＮカラム１２ｎ上においても良い。

図３８の変形例は、ラウンドコーナＰ−型表面リサーフ領域を図３５の非対称トリム型カラムレイアウトに適用したものである。ラウンドコーナＰ−型表面リサーフ領域は、頂点がない点で有利であり、非対称トリム型カラムレイアウトと組み合わせると、マクロ的対象性を高められるメリットもある。

図３９の変形例は、直角コーナＰ−型表面リサーフ領域を図３６の対称Ｌ字カラムレイアウトに適用したものである。この変形例では、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるＰ−型表面リサーフ領域８の対象性と、同領域におけるスーパジャンクション構造の対象性（マクロ的対象性）を一致させることができるとともに、線対称軸４０に関する線対称性も同時に満足させることができるメリットがある。

これらの変形例は、このセクションにおいて具体的に説明したほか、セクション１または３の例、およびこのセクションの他の要素の各変形例と組み合わせすることができる。

（３）フローティングフィールドプレートの形状、配置等の変形例（主に図４０および図４１）
図４０は本願の実施の形態２の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部直角屈曲配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図４１は本願の実施の形態２の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部ラウンド屈曲配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。これらに基づいて、フローティングフィールドプレートの形状、配置等の変形例を説明する。

図４０に示す「コーナ部直角屈曲フローティングフィールドプレートレイアウト」は、図２３に説明したフローティングフィールドプレート３０等のレイアウトを抜き出したものである。ここに示すように、フローティングフィールドプレート３０の平面形状は、グローバルには矩形であり、コーナ部を見ると、直角である場合や、ラウンドを有する場合があるが、一般に、半導体チップ又は周辺コーナ領域の対角線４０（線対称軸）に関して、ほぼ線対称となっている（必ずしもその必要はない）。従って、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるＰ−型表面リサーフ領域８の対象性と、同領域におけるフローティングフィールドプレート３０の平面レイアウトの対象性を一致させることで、不所望な耐圧低下のリスクを下げることができる。すなわち、たとえば図４０のコーナ部直角屈曲フローティングフィールドプレートレイアウトと、図３７又は図３９との組み合わせが有用である。

また、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるスーパジャンクション構造の対象性（マクロ的対象性）と、同領域におけるフローティングフィールドプレート３０の平面レイアウトの対象性を一致させることで、不所望な耐圧低下のリスクを下げることができる。すなわち、たとえば図４０のコーナ部直角屈曲フローティングフィールドプレートレイアウトと、図３５又は図３６との組み合わせが有用である。

図２３の例は、コーナ部直角屈曲フローティングフィールドプレートレイアウト、ラウンドコーナＰ−型表面リサーフ領域、および非対称標準カラムレイアウトを組み合わせたものであり、フローティングフィールドプレートレイアウトとカラムレイアウトのマクロ的な対象性は比較的高いが、Ｐ−型表面リサーフ領域との間の対照性の一致度は低い。

一方、コーナ部直角屈曲フローティングフィールドプレートレイアウトと図３５の組み合わせでは、フローティングフィールドプレートレイアウトとカラムレイアウトのマクロ形状の対象性は低いが、線対称性は向上する。

次に、コーナ部直角屈曲フローティングフィールドプレートレイアウトと図３６の組み合わせでは、フローティングフィールドプレートレイアウトとカラムレイアウトのマクロ形状の対象性および線対称性が向上する。

図４１に示したものは、図４０のフローティングフィールドプレートレイアウトの更なる変形例（「コーナ部ラウンド屈曲フローティングフィールドプレートレイアウト」）で、矩形リング状のフローティングフィールドプレート３０のコーナ部をラウンドさせたものである。そのため、図３５のカラムレイアウトや、図３８のＰ−型表面リサーフ領域８との組み合わせが特に好適である。

これらの変形例は、このセクションにおいて具体的に説明したほか、セクション１または２の例、およびこのセクションの他の要素の各変形例と組み合わせすることができる。

６．考察及び各実施の形態に対する補足的説明（主に図４２から図４５）
図４２は本願の実施の形態１および２の半導体装置（スーパジャンクション構造および半幅Ｐ−型表面リサーフ領域を有するパワーＭＯＳＦＥＴ）、並びに、比較例の半導体装置（スーパジャンクション構造および全幅Ｐ−型表面リサーフ領域を有するパワーＭＯＳＦＥＴ）のソースドレイン耐圧のチャージインバランス率依存性を示すデータプロット図である。図４３はチップ周辺部のＮカラム等の中心の縦方向（チップの厚さ方向）の電界強度分布と周辺電荷量との関係を示す説明図である。図４４はチップ周辺部のＮカラム等の表面領域中心部の電界強度分布と周辺電荷量との関係を示す説明図である。図４５は半幅Ｐ−型表面リサーフ領域の適用により耐圧が向上する原理を説明するための説明図である。これらに基づいて、全般についての及び各実施の形態に対する補足的説明を行う。

（１）耐圧に対する半幅Ｐ−表面リサーフ領域およびフローティングフィールドプレートの効果等（主に図４２）
本願発明者が検討したところによると、パワーＭＯＳＦＥＴにおいて、要求される耐圧を確保して安定なデバイスを提供するためには、ブレークダウンが起こると仮定した場合に、アクティブセル領域（深さ方向で言うと、ドリフト領域の中間的な深さで比較的広い幅で）の内部領域の平面的に広い領域で発生するように設計することが望ましいと考えられる。そのため、アクティブセル領域の外端部、すなわち、Ｐ型主接合の近傍や、チップ周辺の周辺終端領域でのブレークダウンの可能性を極力小さくする必要がある。

この観点から、前記各実施の形態では、空乏層が延びる自由度が、２であるアクティブセル領域に対して、空乏層が延びる自由度が、原則として３である３Ｄ−Ｒｅｓｕｒｆ構造を周辺スーパジャンクション領域（周辺終端領域）の主要な領域において採用したものである。従って、理論的には、周辺終端領域の耐圧は、アクティブセル領域の耐圧と同等のはずである。しかし、現実のデバイスでは、周辺終端領域における耐圧は、そのままでは、アクティブセル領域の８０％程度に留まると考えられている。そこで、周辺３Ｄ−Ｒｅｓｕｒｆ構造であっても、局所的な電界の集中やチャージバランスの欠如等に起因して、予想外に耐圧が低下する可能性がある。

図４２に実施の形態１（図３）および２（図２３）のパワーＭＯＳＦＥＴ、並びに、比較例（全幅Ｐ−表面リサーフ領域）のパワーＭＯＳＦＥＴにおけるソースドレイン耐圧のチャージバランス依存性のデータプロット図を示す。ここで、○は、図３に対応するものであり、三角は、図２３に対応するものであり、四角は、図３に対応するものにおいて、Ｐ−型表面リサーフ領域の外端を全周に亘って周辺スーパジャンクション領域の外端部近傍まで延長したもの（すなわち、比較例）である。図４２からわかるように、各実施の形態のデバイスでは、Ｐカラムの電荷量がＮカラムの電荷量よりも多い側では、ソースドレイン耐圧のチャージバランス依存性が鈍感な領域（「鈍感領域」）が比較的広くなっているのがわかる。一方、比較例では、この鈍感領域の幅が比較的狭い。

（２）周辺終端領域における耐圧とＰ−表面リサーフ領域との関係等の説明（主に図４３および図４４）
図４３に、実施の形態１（図３）のＰ−表面リサーフ領域（全幅又は半幅）を有するパワーＭＯＳＦＥＴの半導体基板内の厚さ方向の電荷及び電界強度分布を模式的に示す。図４３において、左側にある柱状図形は、Ｐ−表面リサーフ領域のある単位Ｎカラムを切り取ったものであり、その中心線をＺ軸として、右側にＥ（Ｚ）すなわち、厚さ方向の電界強度分布を示し、単位Ｐカラムおよび単位Ｎカラムのそれぞれの半幅分の電荷分布Ｑｎ、Ｑｐを中央に示す。トレンチフィル方式では、図４３（中央）に示すように、エピタキシ成長における熱処理時間が長い下方が、ボロン濃度が低くなる結果、Ｐカラムの電荷分布Ｑｐは、下ほど薄くなる。また、Pカラムのボロン濃度が深さ方向に対して比較的フラットなプロファイルであったとしても、トレンチのテーパーによってPカラムの電荷分布Ｑｐは、同様に、下ほど薄くなる。そのため、深さ方向の電界強度分布Ｅ（Ｚ）は、中間的な深さに電界強度のピークを持つ比較的理想的なものとなる。

一方、全幅Ｐ−表面リサーフ領域の場合（比較例）の周辺スーパジャンクション領域におけるＰカラム中央部表面のＸ軸に沿った（Ｐカラムの長手方向に沿った）電界強度分布Ｅ（ｘ）を図４４の上側に示す。また、相互に隣接するＰカラムおよびＮカラムの電荷量の分布Ｑｐ，Ｑｎをも合わせて示す。元来、Ｐ−表面リサーフ領域は、ブロッキングモードにおいて、空乏層を表面に沿って延び易くすることによって、Ｐ型主接合（Ｐボディ領域の端部）近傍への電界集中を回避するために導入されたものであるが、全幅Ｐ−表面リサーフ領域の場合は、逆に、Ｐ−表面リサーフ領域の先端部とＮ型ドリフト領域の界面近傍に電界が集中する傾向を有する。これが、Ｐカラムの電荷量がＮカラムの電荷量よりも多い側でのチップ周辺部における耐圧低下の原因である。そのため、本願の各実施の形態（必須ではないが）においては、好適な例として、半幅のＰ−表面リサーフ領域を導入することによって、Ｎ型チップエッジのチャネルストップ領域近傍での耐圧低下を回避している。

（３）半幅Ｐ−表面リサーフ領域によって耐圧が向上することの説明（主に図４５）
このように、半幅のＰ−表面リサーフ領域を導入することによって、チップエッジのチャネルストッパ近傍での耐圧低下を回避できる理由を簡単に説明する。

図４５に電界等の重ね合わせ原理に基づいた耐圧向上のメカニズムの説明を示す。実施の形態１に対応するデバイスモデルとして、図４４の下側の部分の近傍の隣接する一対のＰカラムおよびＮカラムとその両端近傍を切り出すと、図４５のカラム１の上側の図のように表すことができる。このデバイスは、単純なスーパジャンクション構造（図４５のカラム２）と濃度段差構造（図４５のカラム３）に分解することができる。そして、この分解項１および分解項２の各電界強度分布は、図４５のカラム２およびカラム３の下側の図のようになり、これらを重ね合わせた合成電界強度分布は、図４５のカラム１の下側の図のようになる。この合成電界強度分布の網掛け部分の面積が、耐圧の向上分に当たる。すなわち、半幅Ｐ−表面リサーフ領域では、全幅Ｐ−表面リサーフ領域よりも半幅になった表面リサーフ領域の先端部とＰ型主接合の近傍の電界強度が持ち上がる結果、Ｎ型チップエッジのチャネルストップ領域近傍で担っていた電界の一部をより内部領域で保持するようになっている。

７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、プレーナ型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｕ−ＭＯＳＦＥＴ等のトレンチ型ゲート構造にも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのゲート電極のレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。

なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。

また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス、すなわち、ダイオード、バイポーラトランジスタ（ＩＧＢＴを含む）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。

更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。

また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。

１ウエハ
１ａウエハ又は半導体チップのデバイス主面（第１の主面）
１ｂウエハ又は半導体チップの裏面（第２の主面）
２半導体チップ又はチップ領域
３メタルガードリング
４アクティブセル領域
４ｒアクティブセル領域内の繰り返し構造部
５メタルソース電極
６Ｐ型主接合（Ｐベース領域、Ｐボディ領域またはその外縁部）
７メタルゲート電極
８Ｐ−型表面リサーフ領域
８ｃＰ−型表面リサーフ領域の頂点
９周辺スーパジャンクション領域
９ｅ周辺スーパジャンクション領域の外端
１０ｎＮ型エピタキシャル領域
１０ｐＰ型エピタキシャル領域
１１ドリフト領域
１１ｎＮ型ドリフト領域
１１ｐＰ型ドリフト領域
１２ｎＮカラム
１２ｐＰカラム
１４アクティブセル部スーパジャンクション構造（第１のスーパジャンクション構造）
１５ポリシリコンゲート電極（ゲートポリシリコン膜）
１６ａ，１６ｂ，１６ｃ，１６ｄ周辺サイド領域
１７ａ，１７ｂ，１７ｃ，１７ｄ周辺コーナ領域
１８第２のスーパジャンクション構造
１９第３のスーパジャンクション構造
２０トレンチ
２１第４のスーパジャンクション構造
２２第５のスーパジャンクション構造
２３Ｐ＋ボディコンタクト領域
２４メタル裏面ドレイン電極
２５Ｎ＋ドレイン領域（Ｎ型単結晶シリコン基板）
２６Ｎ＋ソース領域
２７ゲート絶縁膜
２９層間絶縁膜
３０フローティングフィールドプレート
３１Ｎ＋チャンネルストップ領域
３２Ｐ＋チップ周辺コンタクト領域
３３トレンチ加工用ハードマスク膜
３４フィールド絶縁膜
３５Ｐ−型表面リサーフ領域導入用レジスト膜
３６シリコン酸化膜エッチング用レジスト膜
３７Ｐボディ領域導入用レジスト膜
３８Ｎ＋ソース領域導入用レジスト膜
３９コンタクトホール
４０半導体チップ又は周辺コーナ領域の対角線
４１コンタクトホール形成用レジスト膜
ＱｎＮカラムの電荷量
ＱｐＰカラムの電荷量
Ｒ１チップコーナ部切出領域
Ｒ２アクティブセル部切出領域
ＷｎＮカラムの厚さ（又は幅）
ＷｐＰカラムの厚さ（又は幅）

Claims

以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパジャンクション構造と連結して設けられた前記第１のスーパジャンクション構造とほぼ同一の幅及び配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域、
ここで、前記表面リサーフ領域の外端は、前記主接合領域の前記外端と、第２から第５のスーパジャンクション構造が構成する周辺スーパジャンクション領域の外端との中間領域にある。
前記１項の半導体装置において、前記表面リサーフ領域の前記外端は、前記主接合領域の前記外端と、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域の前記外端のほぼ中間にある。
前記２項の半導体装置において、前記第１から第５のスーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。
前記３項の半導体装置において、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域上には、同領域上を周回する複数のフローティングフィールドプレートが設けられている。
前記４項の半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部が直角に折れ曲がる矩形枠形状を呈している。
前記４項の半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部がラウンドして曲がる矩形枠形状を呈している。
前記５項の半導体装置において、各周辺コーナ領域には、それ自身を貫通する前記半導体チップの対角線に関してほぼ線対象であり、前記対角線に関して前記第４のスーパジャンクション構造に近接した部分がそれとほぼ同一の幅及び配向を有し、前記対角線に関して前記第２のスーパジャンクション構造に近接した部分がそれとほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。
前記５項の半導体装置において、各周辺コーナ領域には、前記第４のスーパジャンクション構造とほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。
前記８項の半導体装置において、前記コーナ部スーパジャンクション構造は、その外側部がトリムされている。
以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパジャンクション構造と連結して設けられた前記第１のスーパジャンクション構造とほぼ同一の幅及び配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域；
（ｉ）各周辺コーナ領域に設けられ、それ自身を貫通する前記半導体チップの対角線に関してほぼ線対象であり、前記対角線に関して前記第４のスーパジャンクション構造に近接した部分がそれとほぼ同一の幅及び配向を有し、前記対角線に関して前記第２のスーパジャンクション構造に近接した部分がそれとほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造。
前記１０項の半導体装置において、前記表面リサーフ領域の外端は、前記主接合領域の前記外端と、第２から第５のスーパジャンクション構造が構成する周辺スーパジャンクション領域の外端との中間領域にある。
前記１０項の半導体装置において、前記表面リサーフ領域の前記外端は、前記主接合領域の前記外端と、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域の前記外端のほぼ中間にある。
前記１２項の半導体装置において、前記第１から第５のスーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。
前記１３項の半導体装置において、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域上には、同領域上を周回する複数のフローティングフィールドプレートが設けられている。
以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパジャンクション構造と連結して設けられた前記第１のスーパジャンクション構造とほぼ同一の幅及び配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域；
（ｉ）各周辺コーナ領域に設けられ、前記第４のスーパジャンクション構造とほぼ同一の幅及び配向を有し、且つ、その外側部がトリムされたコーナ部スーパジャンクション構造。
前記１５項の半導体装置において、前記表面リサーフ領域の外端は、前記主接合領域の前記外端と、第２から第５のスーパジャンクション構造が構成する周辺スーパジャンクション領域の外端との中間領域にある。
前記１５項の半導体装置において、前記表面リサーフ領域の前記外端は、前記主接合領域の前記外端と、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域の前記外端のほぼ中間にある。
前記１７項の半導体装置において、前記第１から第５のスーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。
前記１８項の半導体装置において、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域上には、同領域上を周回する複数のフローティングフィールドプレートが設けられている。