JP5848142B2 - 縦型プレーナパワーmosfetの製造方法 - Google Patents
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
(a)第1および第2の主面を有するシリコン系半導体基板;
(b)前記半導体基板内に設けられた第1導電型および第2導電型のカラム領域が交互に形成されたスーパジャンクション構造を有するドリフト領域;
(c)前記半導体基板の前記第2の主面側の半導体裏面領域に設けられた前記第1導電型のドレイン領域;
(d)前記半導体基板の前記第2の主面上に設けられたメタルドレイン電極;
(e)前記半導体基板の前記第1の主面側の半導体表面領域に設けられた前記第2導電型のボディ領域;
(f)前記半導体基板の前記第1の主面側の前記半導体表面領域であって、前記ボディ領域内に設けられた前記第1導電型のソース領域;
(g)前記半導体基板の前記第1の主面上に、ゲート絶縁膜を介して設けられたゲート電極;
(h)前記半導体基板の前記第1の主面上に前記ソース領域と電気的に接続されるように設けられたメタルソース電極、
を有し、前記縦型プレーナパワーMOSFETの製造方法は、以下の工程を含む:
(x1)前記第1導電型のシリコン系ウエハの表面側に、前記スーパジャンクション構造を形成する工程;
(x2)前記スーパジャンクション構造の表面に前記ボディ領域を埋め込むためのボディ領域埋め込み溝を形成する工程;
(x3)前記ボディ領域埋め込み溝を選択エピタキシャル成長により埋め込む工程。
(a)第1および第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられた第1導電型および第2導電型の複数のカラム領域が一つずつ交互に形成されたスーパジャンクション構造を有するドリフト領域;
(c)前記半導体基板の前記第2の主面側の半導体裏面領域に設けられた前記第1導電型のドレイン領域;
(d)前記半導体基板の前記第2の主面上に設けられたメタルドレイン電極;
(e)前記半導体基板の前記第1の主面側の半導体表面領域に設けられた前記第2導電型のボディ領域;
(f)前記第1導電型の複数のカラム領域の各々の内部から前記ボディ領域を貫通して前記半導体基板の前記第1の主面に至るトレンチ;
(g)前記半導体基板の前記第1の主面側の前記半導体表面領域であって、前記ボディ領域内に設けられた前記第1導電型のソース領域;
(h)前記トレンチ内に、ゲート絶縁膜を介して設けられたトレンチゲート電極;
(i)前記半導体基板の前記第1の主面側に、前記ボディ領域を挟んで、前記トレンチゲート電極と対向するように設けられた前記第2導電型のSiGeエピタキシャル領域;
(j)前記半導体基板の前記第1の主面上に前記ソース領域と電気的に接続されるように設けられたメタルソース電極、
を有し、前記トレンチゲート型パワーMOSFETの製造方法は、以下の工程を含む:
(x1)前記第1導電型のシリコン系ウエハの表面側に、前記スーパジャンクション構造を形成する工程;
(x2)前記シリコン系ウエハの前記表面側の前記スーパジャンクション構造上に、前記第2導電型のボディ領域を形成する工程;
(x3)前記ボディ領域が前記トレンチゲート電極との間に残るように、前記ボディ領域にSiGeエピタキシャル領域埋め込み溝を形成する工程;
(x4)前記SiGeエピタキシャル領域埋め込み溝を選択エピタキシャル成長により埋め込む工程。
(a)第1および第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられた第1導電型および第2導電型の複数のカラム領域が一つずつ交互に形成されたスーパジャンクション構造を有するドリフト領域;
(c)前記半導体基板の前記第2の主面側の半導体裏面領域に設けられた前記第1導電型のドレイン領域;
(d)前記半導体基板の前記第2の主面上に設けられたメタルドレイン電極;
(e)前記半導体基板の前記第1の主面側の半導体表面領域に設けられた前記第2導電型のボディ領域;
(f)前記第1導電型の複数のカラム領域の各々の内部から前記ボディ領域を貫通して前記半導体基板の前記第1の主面に至るトレンチ;
(g)前記半導体基板の前記第1の主面側の前記半導体表面領域であって、前記ボディ領域内に設けられた前記第1導電型のソース領域;
(h)前記トレンチ内に、ゲート絶縁膜を介して設けられたトレンチゲート電極;
(i)前記半導体基板の前記第1の主面側に、前記ボディ領域を挟んで、前記トレンチゲート電極と対向するように設けられた前記第2導電型のSiGe半導体領域;
(j)前記半導体基板の前記第1の主面上に前記ソース領域と電気的に接続されるように設けられたメタルソース電極、
を有し、前記トレンチゲート型パワーMOSFETの製造方法は、以下の工程を含む:
(x1)前記第1導電型のシリコン系ウエハの表面側に、前記スーパジャンクション構造を形成する工程;
(x2)前記シリコン系ウエハの前記表面側の前記スーパジャンクション構造上に、前記第2導電型のボディ領域を形成する工程;
(x3)前記ボディ領域の表面に前記ソース領域を形成する工程;
(x3)前記ボディ領域が前記トレンチゲート電極との間に残るように、前記ボディ領域の一部にイオン注入により、前記SiGe半導体領域を形成する工程。
(a)第1および第2の主面を有するシリコン系半導体基板;
(b)前記半導体基板内に設けられた第1導電型および第2導電型のカラム領域が交互に形成されたスーパジャンクション構造を有するドリフト領域;
(c)前記半導体基板の前記第2の主面側の半導体裏面領域に設けられた前記第1導電型のドレイン領域;
(d)前記半導体基板の前記第2の主面上に設けられたメタルドレイン電極;
(e)前記半導体基板の前記第1の主面側の半導体表面領域に設けられた前記第2導電型のボディ領域;
(f)前記半導体基板の前記第1の主面側の前記半導体表面領域であって、前記ボディ領域内に設けられた前記第1導電型のソース領域;
(g)前記半導体基板の前記第1の主面上に、ゲート絶縁膜を介して設けられたゲート電極;
(h)前記半導体基板の前記第1の主面上に前記ソース領域と電気的に接続されるように設けられたメタルソース電極、
ここで、前記ボディ領域は、選択エピタキシャル成長によって形成される。
(a)第1および第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられた第1導電型および第2導電型の複数のカラム領域が一つずつ交互に形成されたスーパジャンクション構造を有するドリフト領域;
(c)前記半導体基板の前記第2の主面側の半導体裏面領域に設けられた前記第1導電型のドレイン領域;
(d)前記半導体基板の前記第2の主面上に設けられたメタルドレイン電極;
(e)前記半導体基板の前記第1の主面側の半導体表面領域に設けられた前記第2導電型のボディ領域;
(f)前記第1導電型の複数のカラム領域の各々の内部から前記ボディ領域を貫通して前記半導体基板の前記第1の主面に至るトレンチ;
(g)前記半導体基板の前記第1の主面側の前記半導体表面領域であって、前記ボディ領域内に設けられた前記第1導電型のソース領域;
(h)前記トレンチ内に、ゲート絶縁膜を介して設けられたトレンチゲート電極;
(i)前記半導体基板の前記第1の主面側に、前記ボディ領域を挟んで、前記トレンチゲート電極と対向するように設けられた前記第2導電型のSiGeエピタキシャル領域;
(j)前記半導体基板の前記第1の主面上に前記ソース領域と電気的に接続されるように設けられたメタルソース電極。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
ここでは、一例として、ソースドレイン耐圧が600ボルト程度のデバイスを例にとり具体的に説明するが、以下の実施の形態は、それ以外の耐圧のデバイスにも適用できることは言うまでもない。
このセクションでは、セクション1で説明したデバイス構造に対するトレンチフィル方式による製造方法の一例を説明する。
(1)第1ステップ:異方性ドライエッチングで、たとえば1マイクロメートル程度、半導体基板をエッチングする。エッチング処理条件等としては、エッチング装置:たとえばICP(Inductively Coupled Plasma)型エッチャ等の高密度プラズマエッチング装置、処理気圧:たとえば4パスカル程度、ガス条件および流量等:たとえばAr/SF6/O2=200sccm/100sccm/70sccm、ICP励起電力:たとえば150ワット、ステージ印加電力:たとえば20ワット等を好適なものとして例示することができる。なお、エッチング装置は、ECR(Electron Cyclotron Resonance)型エッチャ(高密度プラズマエッチング装置)や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
(2)第2ステップ:続いて、等方性ドライエッチングで、たとえば1マイクロメートル程度、半導体基板を更にエッチングする。エッチング処理条件等としては、エッチング装置:たとえばICP(Inductively Coupled Plasma)型エッチャ等の高密度プラズマエッチング装置、処理気圧:たとえば10パスカル程度、ガス条件および流量等:たとえばAr/CF4/O2=50sccm/100sccm/50sccm、ICP励起電力:たとえば80ワット、ステージ印加電力:たとえば10ワット等を好適なものとして例示することができる。なお、エッチング装置は、ECR(Electron Cyclotron Resonance)型エッチャ(高密度プラズマエッチング装置)や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
(1)第1ステップ:異方性ドライエッチングで、たとえば1マイクロメートル程度、半導体基板をエッチングする。エッチング処理条件等としては、エッチング装置:たとえばICP(Inductively Coupled Plasma)型エッチャ等の高密度プラズマエッチング装置、処理気圧:たとえば4パスカル程度、ガス条件および流量等:たとえばAr/SF6/O2=200sccm/100sccm/70sccm、ICP励起電力:たとえば150ワット、ステージ印加電力:たとえば20ワット等を好適なものとして例示することができる。なお、エッチング装置は、ECR(Electron Cyclotron Resonance)型エッチャ(高密度プラズマエッチング装置)や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
(2)第2ステップ:続いて、ウエットエッチング(等方性エッチング)で、たとえば1マイクロメートル程度、半導体基板を更にエッチングする。エッチング液としては、たとえば、弗酸、硝酸、酢酸等の水溶液等を好適なものとして例示することができる。
このセクションでは、セクション2で説明した製造方法と異なるトレンチフィル方式による他の一例を説明する。しかし、セクション1で説明したデバイス構造に対するトレンチフィル方式による製造方法は、これら二つに限られるものではなく、種々変更可能であることは言うまでもない。
(1)第1ステップ:異方性ドライエッチングで、たとえば1マイクロメートル程度、半導体基板をエッチングする。エッチング処理条件等としては、エッチング装置:たとえばICP(Inductively Coupled Plasma)型エッチャ等の高密度プラズマエッチング装置、処理気圧:たとえば4パスカル程度、ガス条件および流量等:たとえばAr/SF6/O2=200sccm/100sccm/70sccm、ICP励起電力:たとえば150ワット、ステージ印加電力:たとえば20ワット等を好適なものとして例示することができる。なお、エッチング装置は、ECR(Electron Cyclotron Resonance)型エッチャ(高密度プラズマエッチング装置)や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
(2)第2ステップ:続いて、等方性ドライエッチングで、たとえば1マイクロメートル程度、半導体基板を更にエッチングする。エッチング処理条件等としては、エッチング装置:たとえばICP(Inductively Coupled Plasma)型エッチャ等の高密度プラズマエッチング装置、処理気圧:たとえば10パスカル程度、ガス条件および流量等:たとえばAr/CF4/O2=50sccm/100sccm/50sccm、ICP励起電力:たとえば80ワット、ステージ印加電力:たとえば10ワット等を好適なものとして例示することができる。なお、エッチング装置は、ECR(Electron Cyclotron Resonance)型エッチャ(高密度プラズマエッチング装置)や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
(1)第1ステップ:異方性ドライエッチングで、たとえば1マイクロメートル程度、半導体基板をエッチングする。エッチング処理条件等としては、エッチング装置:たとえばICP(Inductively Coupled Plasma)型エッチャ等の高密度プラズマエッチング装置、処理気圧:たとえば4パスカル程度、ガス条件および流量等:たとえばAr/SF6/O2=200sccm/100sccm/70sccm、ICP励起電力:たとえば150ワット、ステージ印加電力:たとえば20ワット等を好適なものとして例示することができる。なお、エッチング装置は、ECR(Electron Cyclotron Resonance)型エッチャ(高密度プラズマエッチング装置)や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
(2)第2ステップ:続いて、ウエットエッチング(等方性エッチング)で、たとえば1マイクロメートル程度、半導体基板を更にエッチングする。エッチング液としては、たとえば、弗酸、硝酸、酢酸等の水溶液等を好適なものとして例示することができる。
このセクションでは、セクション1で説明したデバイス構造に対するマルチエピタキシャル方式による製造方法の一例を説明する。しかし、セクション1で説明したデバイス構造に対するマルチエピタキシャル方式による製造方法は、これら二つに限られるものではなく、種々変更可能であることは言うまでもない。
(1)第1ステップ:異方性ドライエッチングで、たとえば1マイクロメートル程度、半導体基板をエッチングする。エッチング処理条件等としては、エッチング装置:たとえばICP(Inductively Coupled Plasma)型エッチャ等の高密度プラズマエッチング装置、処理気圧:たとえば4パスカル程度、ガス条件および流量等:たとえばAr/SF6/O2=200sccm/100sccm/70sccm、ICP励起電力:たとえば150ワット、ステージ印加電力:たとえば20ワット等を好適なものとして例示することができる。なお、エッチング装置は、ECR(Electron Cyclotron Resonance)型エッチャ(高密度プラズマエッチング装置)や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
(2)第2ステップ:続いて、等方性ドライエッチングで、たとえば1マイクロメートル程度、半導体基板を更にエッチングする。エッチング処理条件等としては、エッチング装置:たとえばICP(Inductively Coupled Plasma)型エッチャ等の高密度プラズマエッチング装置、処理気圧:たとえば10パスカル程度、ガス条件および流量等:たとえばAr/CF4/O2=50sccm/100sccm/50sccm、ICP励起電力:たとえば80ワット、ステージ印加電力:たとえば10ワット等を好適なものとして例示することができる。なお、エッチング装置は、ECR(Electron Cyclotron Resonance)型エッチャ(高密度プラズマエッチング装置)や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
(1)第1ステップ:異方性ドライエッチングで、たとえば1マイクロメートル程度、半導体基板をエッチングする。エッチング処理条件等としては、エッチング装置:たとえばICP(Inductively Coupled Plasma)型エッチャ等の高密度プラズマエッチング装置、処理気圧:たとえば4パスカル程度、ガス条件および流量等:たとえばAr/SF6/O2=200sccm/100sccm/70sccm、ICP励起電力:たとえば150ワット、ステージ印加電力:たとえば20ワット等を好適なものとして例示することができる。なお、エッチング装置は、ECR(Electron Cyclotron Resonance)型エッチャ(高密度プラズマエッチング装置)や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
(2)第2ステップ:続いて、ウエットエッチング(等方性エッチング)で、たとえば1マイクロメートル程度、半導体基板を更にエッチングする。エッチング液としては、たとえば、弗酸、硝酸、酢酸等の水溶液等を好適なものとして例示することができる。
このセクションでは、セクション1で説明したデバイス構造に対する変形例を説明する。このデバイスの製造方法としては、基本的には、セクション2から4のいずれか一つを適用することができる。
このセクションでは、セクション1で説明したデバイス構造に対する他の変形例を説明する。このデバイスの製造方法としては、基本的には、セクション2から4のいずれか一つを適用することができる。
このセクションでは、セクション1で説明したデバイス構造に対する変形例であって、セクション5とセクション6の各変形例の組み合わせに関する例を説明する。このデバイスの製造方法としては、基本的には、セクション2から4のいずれか一つを適用することができる。
このセクションでは、セクション6で説明したデバイスの製法に関する変形例を説明する。このデバイスの製造方法としては、セクション6と同様に、基本的には、セクション2から4のいずれか一つを適用することができる。
このセクションで説明する例は、セクション1、5,6、および7で説明したデバイス構造に対するゲート電極周辺構造の変形例である。従って、ここの説明は、図1から図3に対応しており、図1に関しては全く同じであり、その説明は省略して、異なる部分である図2および図3について説明する。
このセクションでは、セクション9で説明したデバイス構造に対するトレンチフィル方式による製造方法の一例を説明する。しかし、セクション1で説明したデバイス構造に対するトレンチフィル方式による製造方法は、これら二つに限られるものではなく、種々変更可能であることは言うまでもない。また、トレンチフィル方式に限らず、マルチエピタキシャル方式によってもよいことはいうまでもない。
このセクションでは、セクション10で説明した製造プロセスのうち、SiGe領域(ボディコンタクト領域)の形成法に関する変形例を説明する。この例は、図51および図52に関する変形例であるので、その他の部分に関しては変わるところがないので、以下では、原則として図51および図52の異なる部分のみについて説明する。
これまでに説明した各例では、特にそうでない旨説明しているとき以外、以下の第1結晶配向(ノッチ方向〈110〉方位)を前提に説明している。ただし、スーパジャンクション構造の形成以外の必要で、以下の第2結晶配向(ノッチ方向〈100〉方位)やその他の配向を使用してもよいことは言うまでもない。
第1結晶配向(ノッチ方向〈110〉方位)のウエハ1の上面全体およびチップ領域上面を図56に示す。図56に示すように、ウエハ1のデバイス面1aは、(100)面であり、ノッチ14の方向は、〈110〉方向である。そして、このウエハ1の特徴は、デバイス面1aに平行な面内において、ウエハの中心を軸として、ノッチ14の方向から45度回転した方向が、〈100〉方向となっているところにある。ここで、各チップ領域2内におけるスーパジャンクション構造SJ内のPカラム埋め込みトレンチ16の配向は、チップのいずれかの辺と平行になっている。このようなPカラム埋め込みトレンチ16の配向は、トレンチフィル方式で、Pカラム領域PC(例えば、図6)を埋め込む場合に、埋め込み特性が良好になるというメリットを有する。また、各チップ領域2内における各プレーナMOSFETのゲート電極の長手方向(トレンチゲートMOSFETのトレンチの長手方向)も、チップのいずれかの辺と平行になっている。
第1結晶配向のほか、好適な結晶配向としては、図57に示すように、ウエハ1のデバイス面1aは、(100)面であり、ノッチ14の方向は、〈100〉方向である。そして、このウエハ1の特徴は、デバイス面1aに平行な面内において、ウエハの中心を軸として、ノッチ14の方向から45度回転した方向が、〈110〉方向となっているところにある。ここで、各チップ領域2内におけるスーパジャンクション構造SJ内のPカラム埋め込みトレンチ16の配向は、先と同様に、チップのいずれかの辺と平行になっている。このようなPカラム埋め込みトレンチ16の配向は、トレンチフィル方式で、Pカラム領域PC(例えば、図6)を埋め込む場合に、埋め込み特性が良好になるというメリットを有する。また、各チップ領域2内における各プレーナMOSFETのゲート電極の長手方向(トレンチゲートMOSFETのトレンチの長手方向)も、チップのいずれかの辺と平行になっている。この第2結晶配向のウエハは、たとえばマルチエピタキシャル方式のように、スーパジャンクション構造のトレンチをエピタキシャル層で埋め込みプロセスのないものに、特に有効である。
ここまでに説明したように、セクション1からセクション8の各例は、ボディ領域6(チャネル領域)の形成をイオン注入と高温活性化アニール(たとえば、摂氏950度から1100度)の組み合わせで実施するのではなく、比較的低温の選択エピタキシャル成長によって実行することにより、スーパジャンクション構造SJを構成するPカラム領域PCにおける不純物プロファイルの散漫化を防止するものである。ここで、比較的低温とは、Siエピタキシャル成長の場合は、摂氏750度から900度、更に望ましくは、摂氏750度から850度程度の範囲を指す。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
1a ウエハのデバイス面(第1の主面)
1b ウエハの裏面(第2の主面)
1e N−型シリコンエピタキシャル層
1e1 第1層目N−型シリコンエピタキシャル層
1e2 第2層目N−型シリコンエピタキシャル層
1e3 第3層目N−型シリコンエピタキシャル層
1s N+型半導体基板(N+型シリコン単結晶基板領域)
2 半導体チップ
3 ドリフト領域
3n N−型ドリフト領域
4 N+型ドレイン領域(第1導電型のドレイン領域)
5 メタルドレイン電極
6 P型ボディ領域(チャネル領域すなわち第2導電型のボディ領域)
6c P型ボディ内炭素ドープ領域
7 ゲート絶縁膜
8 層間絶縁膜
9 タングステンプラグ
10 ファイナルパッシベーション膜
11 コンタクト溝
12 ポリシリコン膜(ゲート電極)
12t トレンチゲート部
14 ノッチ
15 N+型ソース領域(第1導電型のソース領域)
15c N+型ソース内炭素ドープ領域
15cc 炭素クラスタイオン注入N+型ソース内炭素ドープ領域
16 Pカラム埋め込みトレンチ
17 Pカラム埋め込みトレンチ加工用ハードマスク
18 Pカラム埋め込み用P型Siエピタキシャル層
19 P+型ボディコンタクト領域
19g SiGe系P+型ボディコンタクト領域
20 P型ボディ領域埋め込み溝加工用ハードマスク
20r P型ボディ領域埋め込み溝加工用レジスト膜
21 ソースメタル電極
22 P型ボディ領域埋め込み溝(チャネル領域埋め込み溝)
23 P型Si選択エピタキシャル層
24 表面酸化膜
25 ガードリング
26 アクティブセル領域(セル領域)
27 プレーナMOSFETのゲート電極の長手方向(トレンチゲートMOSFETのトレンチの長手方向)
28 N+型ソース領域導入用レジスト膜
29 コンタクト溝加工用レジスト膜
30 ゲートトレンチ形成用レジスト膜
31 多段ボロンイオン注入領域
32 ゲート電極加工用レジスト膜
33 チャネル領域エピタキシャル成長層
34 ゲート埋め込み用トレンチ
35 Ge&Bイオン注入用レジスト膜
GB Ge&Bイオン
NC Nカラム領域(第1導電型のカラム領域)
PC Pカラム領域(第2導電型のカラム領域)
PCC ゲルマニウムまたは炭素がドープされたPカラム領域
R1,R2,R3 セル部一部切り出し領域
SJ スーパジャンクション構造
Claims (11)
- 縦型プレーナパワーMOSFETの製造方法であって、前記縦型プレーナパワーMOSFETは:
(a)第1および第2の主面を有するシリコン系半導体基板;
(b)前記半導体基板内に設けられた第1導電型および第2導電型のカラム領域が交互に形成されたスーパジャンクション構造を有するドリフト領域;
(c)前記半導体基板の前記第2の主面側の半導体裏面領域に設けられた前記第1導電型のドレイン領域;
(d)前記半導体基板の前記第2の主面上に設けられたメタルドレイン電極;
(e)前記半導体基板の前記第1の主面側の半導体表面領域に設けられた前記第2導電型のボディ領域;
(f)前記半導体基板の前記第1の主面側の前記半導体表面領域であって、前記ボディ領域内に設けられた前記第1導電型のソース領域;
(g)前記半導体基板の前記第1の主面上に、ゲート絶縁膜を介して設けられたゲート電極;
(h)前記半導体基板の前記第1の主面上に前記ソース領域と電気的に接続されるように設けられたメタルソース電極、
を有し、前記縦型プレーナパワーMOSFETの製造方法は、以下の工程を含む:
(x1)前記第1導電型のシリコン系ウエハの表面側に、前記スーパジャンクション構造を形成する工程;
(x2)前記スーパジャンクション構造の表面に前記ボディ領域を埋め込むためのボディ領域埋め込み溝を形成する工程;
(x3)前記ボディ領域埋め込み溝を選択エピタキシャル成長により埋め込む工程、
ここで、前記(x2)工程は、異方性エッチングと、前記異方性エッチング後に行われる等方性エッチングによって実施される。 - 請求項1に記載の縦型プレーナパワーMOSFETの製造方法において、前記ボディ領域は、炭素がドープされた領域を有する。
- 請求項1に記載の縦型プレーナパワーMOSFETの製造方法において、前記ソース領域は、炭素がドープされた領域を有する。
- 請求項1に記載の縦型プレーナパワーMOSFETの製造方法において、前記第2導電型のカラム領域には、ゲルマニウムまたは炭素がドープされている。
- 請求項1に記載の縦型プレーナパワーMOSFETの製造方法において、前記選択エピタキシャル成長の成長温度は、摂氏600度から摂氏900度である。
- 請求項3に記載の縦型プレーナパワーMOSFETの製造方法において、前記ソース領域における前記炭素がドープされた領域は、選択エピタキシャル成長によって形成する。
- 請求項3に記載の縦型プレーナパワーMOSFETの製造方法において、前記ソース領域における前記炭素がドープされた領域は、クラスターカーボンのイオン注入によって形成する。
- 請求項1から7の何れか一つに記載の縦型プレーナパワーMOSFETの製造方法において、
前記異方性エッチング及び前記等方性エッチングは各々ドライエッチングで実施される。 - 請求項1から7の何れか一つに記載の縦型プレーナパワーMOSFETの製造方法において、
前記異方性エッチングはドライエッチングで実施され、
前記等方性エッチングはウェットエッチングで実施される。 - 請求項1から9の何れか一つに記載の縦型プレーナパワーMOSFETの製造方法において、更に、
(x4)前記(x3)工程後に、前記ボディ領域を含む前記半導体基板の前記第1の主面を、CMPによって平坦化する工程を有する。 - 請求項10に記載の縦型プレーナパワーMOSFETの製造方法は、更に、
(x5)前記(x4)工程後に、前記ボディ領域を含む前記半導体基板の前記第1の主面上に前記ゲート絶縁膜を形成する工程を有する。
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