JP2011146429A - パワー系半導体装置 - Google Patents

Abstract

【課題】パワーＭＯＳＦＥＴ等のドリフト領域等に関して、スーパジャンクション構造を導入する方法として、トレンチフィル方式におけるＰカラム領域埋め込み用トレンチの埋め込みエピタキシプロセスを種々検討したところ、エピタキシャル成長時の高熱長時間処理により、埋め込みエピタキシャル層外へ拡散してしまうという問題があることが明らかとなった。
【解決手段】本願発明は、Ｎ型カラムとＰ型カラムが交互に繰り返されるスーパジャンクション構造を有するシリコン系パワー半導体装置において、前記Ｐ型カラムには、ボロン拡散抑制効果を有する元素が添加されている。
【選択図】図３

Description

本発明は、パワー系半導体装置（または、これを含む半導体集積回路装置）のデバイス構造技術に適用して有効な技術に関する。

日本特開２００８−２２７５１４号公報（特許文献１）または、これに対応する米国特許公開２００５−１６７７４２号公報（特許文献２）には、トレンチゲート型のパワーＭＯＳＦＥＴ等のドリフト層を形成するエピタキシャル層とＰ型ウエル領域の境界にＳｉ_ＸＣ_１−Ｃ化合物によるボロン拡散バリア層を炭素のイオン注入により導入する技術が開示されている。

山内、外５名、「高アスペクト比トレンチフィリングによる２００ボルトスーパジャンクションＭＯＳＦＥＴ（２００Ｖ Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ ＭＯＳＦＥＴ Ｆａｂｒｉｃａｔｅｄ ｂｙ Ｈｉｇｈ Ａｓｐｅｃｔ Ｒａｔｉｏ Ｔｒｅｎｃｈ Ｆｉｌｌｉｎｇ）」、第１８回パワー半導体＆ＩＣに関する国際シンポジウム議事録（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １８ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣ’ｓ）ナポリ（イタリア）、２００６年６月４日から８日（非特許文献１）には、トレンチフィリング（Ｔｒｅｎｃｈ Ｆｉｌｌｉｎｇ）技術によるスーパジャンクションを有するパワーＭＯＳＦＥＴの製造技術が開示されている。

特開２００８−２２７５１４号公報 米国特許公開２００５−１６７７４２号公報

山内、外５名、「高アスペクト比トレンチフィリングによる２００ボルトスーパジャンクションＭＯＳＦＥＴ（２００Ｖ Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ ＭＯＳＦＥＴ Ｆａｂｒｉｃａｔｅｄ ｂｙ Ｈｉｇｈ Ａｓｐｅｃｔ Ｒａｔｉｏ Ｔｒｅｎｃｈ Ｆｉｌｌｉｎｇ）」、第１８回パワー半導体＆ＩＣに関する国際シンポジウム議事録（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １８ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣ’ｓ）ナポリ（イタリア）、２００６年６月４日から８日

パワーＭＯＳＦＥＴ等のドリフト領域に関して、従来のシリコンリミット（Ｓｉｌｉｃｏｎ Ｌｉｍｉｔ）による制約を回避して、オン抵抗の低い高耐圧ＦＥＴ等の開発が重要な課題となっている。そのため、ドリフト領域に比較的高濃度のスラブ（Ｓｌａｂ）状のＮ型カラムおよびＰ型カラムを交互に有するスーパジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造を導入する方法が種々開発されている。このスーパジャンクション構造を導入する方式は、大まかに言って３種類の方式、すなわち、マルチエピタキシャル方式、トレンチ絶縁膜埋め込み方式、および、トレンチフィル方式（トレンチフィリング方式またはトレンチエピタキシャル埋め込み方式）がある。これらのうち、エピタキシャル成長とイオン注入を多数回繰り返すマルチエピタキシャル方式はプロセスおよびデバイス設計の自由度が高い分、工程が複雑になるため高コストである。トレンチ絶縁膜埋め込み方式は、トレンチに斜めイオン注入した後、トレンチをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜で埋め込むものであり、プロセス的にはより単純であるが、トレンチの面積分だけ面積的に不利となる。

これらに対して、トレンチフィル方式は埋め込みエピタキシャル成長の成長条件の制約のためにプロセスおよびデバイス設計の自由度が比較的低いが、工程が単純であるというメリットがある。そこで、本願発明者らがトレンチフィル方式におけるＰカラム領域埋め込み用トレンチの埋め込みエピタキシプロセスを種々検討したところ、このエピタキシャル成長時の高熱長時間処理（たとえば１から４時間程度）により、埋め込みエピタキシャル層外へドーパント拡散してしまうという問題があることが明らかとなった。

本願発明は、これらの課題を解決するためになされたものである。

本発明の目的は、耐圧を確保しつつオン抵抗を下げることができるパワー系半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本願の一つの発明は、Ｎ型カラムとＰ型カラムが交互に繰り返されるスーパジャンクション構造を有するシリコン系パワー半導体装置において、前記Ｐ型カラムには、ボロン拡散抑制効果を有する元素が添加されている。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、Ｎ型カラムとＰ型カラムが交互に繰り返されるスーパジャンクション構造を有するシリコン系パワー半導体装置において、前記Ｐ型カラムには、ボロン拡散抑制効果を有する元素が添加されているので、前記Ｎ型カラムへのボロンの拡散を有効に抑制することができる。

本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのチップ全体上面図である。 図１のセル部２６の一部を切り出し領域Ｒ１のチップ部分拡大上面図（平面レイアウト１）である。 図２のセル部２６の一部を切り出し領域Ｒ２のＸ−Ｘ’断面に対応する（図１のＸ−Ｘ’断面にも対応）のチップ部分拡大模式断面図である。 図２の変形例を示す図１のセル部２６の一部を切り出し領域Ｒ１のチップ部分拡大上面図（平面レイアウト２）である。 図３に示すＰカラム領域ＰＣを形成するためのエピタキシャル埋め込み用溝３（トレンチフィル方式）を説明するための半導体基板１の要部拡大断面図である。 図５のエピタキシャル埋め込み用溝３を各種の方式で埋め込んだ後の各種の具体的構造（全体炭素等添加型）を示す半導体基板１の要部拡大断面図（断面構造１）である。 図５のエピタキシャル埋め込み用溝３を各種の方式で埋め込んだ後の各種の具体的構造（周辺境界炭素等添加型）を示す半導体基板１の要部拡大断面図（断面構造２）である。 図５のエピタキシャル埋め込み用溝３を各種の方式で埋め込んだ後の各種の具体的構造（内部周辺炭素等添加型）を示す半導体基板１の要部拡大断面図（断面構造３）である。 図５のエピタキシャル埋め込み用溝３を各種の方式で埋め込んだ後の各種の具体的構造（内部全体炭素等添加型）を示す半導体基板１の要部拡大断面図（断面構造４）である。 本願の他の実施の形態（マルチエピタキシ方式）の半導体装置の一例であるパワーＭＯＳＦＥＴにおける図３に示すＰカラム領域ＰＣ等を形成するためのマルチエピタキシプロセスの概要を示す半導体基板１の要部拡大断面図である。 本願の各実施の形態（トレンチフィル方式、マルチエピタキシ方式等）の製造プロセスの要部であるシリコン系エピタキシプロセスに使用する減圧ＣＶＤ装置５１（エピタキシ成長装置）の模式断面図である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の要部であるトレンチフィル工程のエピタキシ成長プロセスの具体例（断面構造１から４に対応、断面フローを示す図２１に対応）を示すプロセスシークエンス図（主要例：成膜＆エッチング並行プロセス）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の要部であるトレンチフィル工程のエピタキシ成長プロセスの具体例（断面構造１から４に対応、断面フローを示す図２１に対応）を示すプロセスシークエンス図（変形例：成膜＆エッチング交互プロセス）である。 ウエハの結晶方位等とＰカラム領域の配向の関係の具体例を示すウエハ上面図（基本例：Ｐカラム配向関係１）である。 ウエハの結晶方位等とＰカラム領域の配向の関係の具体例を示すウエハ上面図（変形例：Ｐカラム配向関係２）である。 ウエハの結晶方位等とＰカラム領域の配向の関係の具体例を示すウエハ上面図（変形例：Ｐカラム配向関係３）である。 ウエハの結晶方位等とＰカラム領域の配向の関係の具体例を示すウエハ上面図（変形例：Ｐカラム配向関係４）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（Ｎ型Ｓｉエピタキシ工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（エピタキシャル埋め込み用溝加工用マスク形成工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（エピタキシャル埋め込み用溝形成工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（トレンチフィル工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（平坦化工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（不純物導入用表面酸化膜形成工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（Ｐウエル領域イオン注入用レジスト膜パターニング工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（Ｐウエル領域イオン注入工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（ゲート酸化＆ポリシリコン膜形成工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（ゲート電極パターニング用レジスト膜形成工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（ゲート電極パターニング工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（Ｎ型ソース領域への不純物導入工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（層間絶縁膜形成工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（コンタクトホール開口用レジスト膜形成工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（ソースメタル電極形成工程）である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（バックグラインディング＆裏面ドレインメタル電極形成工程）である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（１層目ボロン拡散防止元素含有Ｎ型Ｓｉエピタキシャル成長工程）である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（１層目ボロン拡散防止元素含有Ｎ型Ｓｉエピタキシャル領域への選択的ボロン不純物導入）である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（１層目ボロン拡散防止元素含有Ｎ型Ｓｉエピタキシャル領域への選択的ボロン不純物導入用レジスト膜除去工程）である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（２層目ボロン拡散防止元素含有Ｎ型Ｓｉエピタキシャル成長工程）である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（２層目ボロン拡散防止元素含有Ｎ型Ｓｉエピタキシャル領域への選択的ボロン不純物導入）である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（２層目ボロン拡散防止元素含有Ｎ型Ｓｉエピタキシャル領域への選択的ボロン不純物導入用レジスト膜除去工程）である。

〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。

１．以下を含むパワー系半導体装置：
（ａ）第１の主面側のＮ型Ｓｉ単結晶基板表面領域及び第２の主面側のＳｉ単結晶基板裏面領域を有するシリコン単結晶基板；
（ｂ）前記シリコン単結晶基板の前記第１の主面側から所定の深さに渡って前記Ｎ型シリコン単結晶基板内に、相互に平行になるように、前記第１の主面に沿って周期的に形成された板状形状を有する複数のＰ型シリコン系エピタキシャル領域、
ここで、前記複数のＰ型シリコン系エピタキシャル領域は、これらの間の前記Ｎ型Ｓｉ単結晶基板表面領域とともに、スーパジャンクション構造を形成しており、
更に、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域は、ボロン拡散抑制効果を有する元素が添加されている。

２．前記１項のパワー系半導体装置において、前記複数のＰ型シリコン系エピタキシャル領域は、トレンチフィル方式によって形成されている。

３．前記２項のパワー系半導体装置において、前記ボロン拡散抑制効果を有する元素の添加は、トレンチフィル方式によるエピタキシ成長時に行われている。

４．前記１から３項のいずれか一つのパワー系半導体装置において、前記ボロン拡散抑制効果を有する元素は、炭素である。

５．前記１から４項のいずれか一つのパワー系半導体装置において、前記パワー系半導体装置はパワーＭＯＳＦＥＴである。

６．前記５項のパワー系半導体装置において、炭素の添加量は、０．０１から１アトミック％の範囲にある。

７．前記１から６項のいずれか一つのパワー系半導体装置において、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域は、その全領域に炭素が添加されている。

８．前記１から６項のいずれか一つのパワー系半導体装置において、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域は、それと前記シリコン単結晶基板との界面領域のみに炭素が添加されている。

９．前記１から６項のいずれか一つのパワー系半導体装置において、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域は、それと前記シリコン単結晶基板との界面領域を除き、その全体に炭素が添加されている。

１０．前記１から６項のいずれか一つのパワー系半導体装置において、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域は、以下を含む：
（ｂ１）前記シリコン単結晶基板との界面を覆うように形成された炭素非添加界面領域；
（ｂ２）前記炭素非添加界面領域の内面を覆うように形成された炭素添加領域；
（ｂ３）前記炭素添加領域の内側の残余の部分を構成する炭素非添加内部領域。

１１．前記１から１０項のいずれか一つのパワー系半導体装置において、更に、以下を有する：
（ｃ）前記第１の主面に沿って、その近傍を相互に平行に第１の方向に延びる複数のゲート電極、
ここで、前記第１の方向と、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域の配向は、相互に平行である。

１２．前記１から１１項のいずれか一つのパワー系半導体装置において、前記第１の主面の面方位は、ほぼ（１００）である。

１３．前記１２項のパワー系半導体装置において、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域の配向は、前記シリコン単結晶基板の結晶方位である〈１１０〉方位と、ほぼ平行、または直交するように配置されている。

１４．前記１から３および１１から１３項のいずれか一つのパワー系半導体装置において、前記ボロン拡散抑制効果を有する元素は、ゲルマニウムである。

１５．前記１４項のパワー系半導体装置において、ゲルマニウムの添加量は、５から３０アトミック％の範囲にある。

１６．以下を含むパワー系半導体装置：
（ａ）第１の主面側のＮ型Ｓｉ単結晶基板表面領域及び第２の主面側のＳｉ単結晶基板裏面領域を有するシリコン単結晶基板；
（ｂ）前記シリコン単結晶基板の前記第１の主面側から所定の深さに渡って前記Ｎ型シリコン単結晶基板内に、相互に平行になるように、前記第１の主面に沿って周期的に形成された板状形状を有する複数のＰ型シリコン系単結晶領域、
ここで、前記複数のＰ型シリコン系単結晶領域は、これらの間の前記Ｎ型Ｓｉ単結晶基板表面領域とともに、スーパジャンクション構造を形成しており、
更に、前記Ｎ型Ｓｉ単結晶基板表面領域および前記複数のＰ型シリコン系単結晶領域は、それらのほぼ全体にボロン拡散抑制効果を有する元素が添加されている。

１７．前記１７項のパワー系半導体装置において、前記Ｎ型Ｓｉ単結晶基板表面領域および前記複数のＰ型シリコン系単結晶領域は、マルチエピタキシ方式により形成されている。

１８．前記１６または１７項のパワー系半導体装置において、前記ボロン拡散抑制効果を有する元素は、炭素である。

１９．前記１８項のパワー系半導体装置において、炭素の添加量は、０．０１から１アトミック％の範囲にある。

２０．前記１６から１９項のいずれか一つのパワー系半導体装置において、前記パワー系半導体装置はパワーＭＯＳＦＥＴである。

次に、本願において開示される発明のその他の実施の形態について概要を説明する。

１．以下を含むパワー系半導体装置：
（ａ）シリコン単結晶基板；
（ｂ）前記シリコン単結晶基板内に設けられ、交互に並行になるように周期的に設けられた板状形状の複数のＰカラム領域およびＮカラム領域を含むスーパジャンクション構造、
ここで、前記複数のＰカラム領域およびＮカラム領域の少なくとも一方は、ボロン拡散抑制効果を有する元素が添加されている部分を有する。

２．前記１項のパワー系半導体装置において、前記ボロン拡散抑制効果を有する元素は、炭素である。

３．前記１または２項のパワー系半導体装置において、前記パワー系半導体装置はパワーＭＯＳＦＥＴである。

４．前記２項のパワー系半導体装置において、炭素の添加量は、０．０１から１アトミック％の範囲にある。

〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。これらは、一本にパワー系半導体デバイスに分類され、その中には、パワーＭＯＳＦＥＴ、ＩＧＢＴの外、バイポーラパワートランジスタ、サイリスタ（Ｔｈｙｒｉｓｔｏｒ）、パワーダイオード等を含む。

パワーＭＯＳＦＥＴの代表的な形態は、表面にソース電極があり、裏面にドレイン電極がある２重拡散型縦型パワーＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｄｕｆｆｕｓｅｄ Ｖｅｒｔｉｃａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）であるが、この２重拡散型縦型パワーＭＯＳＦＥＴには、主に２種類に分類でき、第１は実施形態において主に説明するプレーナゲート（Ｐｌａｎａｒ Ｇａｔｅ）型であり、第２はＵ−ＭＯＳＦＥＴ等のトレンチ（Ｔｒｅｎｃｈ Ｇａｔｅ）ゲート型である。

パワーＭＯＳＦＥＴには、その他に、ＬＤ−ＭＯＳＦＥＴ（Ｌａｔｅｒａｌ−Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）がある。

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。

また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。

なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。

３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。

４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。

なお、本願において「単結晶領域」等に言及するときは、特にそうでない旨、明示したとき、または、そうでないことが明らかなときを除き、エピタキシャル領域を含むものとする。

６．パワーＭＯＳＦＥＴ等のドリフト領域に関して、従来のシリコンリミット（Ｓｉｌｉｃｏｎ Ｌｉｍｉｔ）による制約を回避して、オン抵抗の低い高耐圧ＦＥＴ等とするため、ドリフト領域（主要電流通路）に比較的高濃度のスラブ（Ｓｌａｂ）状のＮ型カラム領域およびＰ型カラム領域を交互に有するスーパジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造が導入されている。このスーパジャンクション構造を導入する方式は、大まかに言って３種類の方式、すなわち、マルチエピタキシャル方式、トレンチ絶縁膜埋め込み方式、および、トレンチフィル方式（トレンチフィリング方式、オートフィル方式またはトレンチエピタキシャル埋め込み方式）がある。これらのうち、エピタキシャル成長とイオン注入を多数回繰り返すマルチエピタキシャル方式はプロセスおよび設計の自由度が高い分、工程が複雑になるため高コストである。トレンチ絶縁膜埋め込み方式は、トレンチに斜めイオン注入した後、トレンチをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜で埋め込むものであり、プロセス的にはより単純であるが、トレンチの面積分だけ面積的に不利となる。これらに対して、トレンチフィル方式は埋め込みエピタキシャル成長の成長条件の制約のためにプロセスおよび設計の自由度が比較的低いが、工程が単純であるというメリットがある。

一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラムを平行に等間隔を置いて形成されたものについて説明する。

スーパジャンクション構造について、「配向」とは、そのスーパジャンクション構造を構成するＰ型カラムまたはＮ型カラムをチップの主面に対応して二次元的に見た場合（チップまたはウエハの主面に平行な面において）の長手方向を指す。

なお、スーパジャンクション構造は、パワーＭＯＳＦＥＴのみでなく、パワー系半導体デバイス全般のドリフト領域（あるいは、これに対応する領域または主要電流通路）に、ほぼそのまま、又は、必要な変更をして、適用することができる。

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

なお、スーパジャンクションを有するパワーＭＯＳＦＥＴについての先行出願としては、たとえば、日本特願第２００９−２６３６００号（日本出願日：２００９年１１月１９日）がある。

１．本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの構造等の説明（主に図１から図４）
図１は、本願の一実施の形態の半導体装置であるパワーＭＯＳＦＥＴの一例を示すデバイス上面図である。図２は図１のセル部２６の一部を切り出し領域Ｒ１のチップ部分拡大上面図である。図３は図２のセル部２６の一部を切り出し領域Ｒ２のＸ−Ｘ’断面に対応する（図１のＸ−Ｘ’断面にも対応）のチップ部分拡大模式断面図である。図４は図２の変形例を示す図１のセル部２６の一部を切り出し領域Ｒ１のチップ部分拡大上面図である。これらに基づいて、本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの構造等を説明する。

先ず、図１および図２に基づいて、半導体チップ１０の全体構造を説明する。図１に示すように、正方形又は長方形の板状のシリコン系半導体基板（個々のチップに分割する前はウエハである）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ１０は中央部にあるソースパッド領域２１（アルミニウム系パッド）が主要な面積を占めている。その下には、それらの幅（またはピッチ）よりも十分長く延びる帯状ゲート電極１２と帯状ソースコンタクト領域（ソース領域１５およびＰ＋ボディコンタクト領域１９）が交互に多数形成された帯状繰り返しデバイスパターン領域すなわち、セル領域２６がある。ここで、セル領域２６は、ソースパッド領域２１の下方のほぼ全体に広がっており、破線で囲った部分Ｒ１（セル部一部切り出し領域）はその一部である。このリニアセル領域２６の周辺には、ゲート電極１２を周辺から外部に引き出すゲートパッド領域２３がある。更にその周りには、アルミニウムガードリング２５が設けられている。そして、チップ１０の最外周部はウエハをダイシング等により分割する際の領域、すなわち、スクライブ領域２４である。

次に、図２および図３により、セル領域２６の詳細構造を説明する。図２および図３に示すように、Ｎ＋型Ｓｉ単結晶基板領域１ｓ上には、ドリフト領域３０（ドリフト領域の厚さＤは、たとえば耐圧を６００ボルト程度と想定すると、４５マイクロメータ程度）が設けられており、その中には紙面と垂直方向に延びる板状のＮカラム領域ＮＣ（Ｎカラム領域の幅ＷＮは、たとえば６マイクロメータ程度）およぶＰカラム領域ＰＣ（Ｐカラム領域の幅は、たとえば４マイクロメータ程度）が交互に形成されている。ここで、各Ｐカラム領域ＰＣには、後に図６から図９で説明するように、ボロン拡散抑制効果がある元素（たとえば炭素、ゲルマニウムなどのボロン拡散防止元素）が添加されている。なお、Ｎカラム領域の側面下部内角θは、通常、８８度から９０度である。

ドリフト領域３０の上端部には、チャネル領域を形成するＰウエル領域９が設けられており、その中にはＮ型ソース領域１５が設けられている。一対のＮ型ソース領域１５を連結するようにＰ＋ボディコンタクト領域１９が設けられている。半導体基板１のデバイス面１ａの側には、ゲート絶縁膜１１を介して、ポリシリコンゲート電極１２が設けられており、このポリシリコンゲート電極１２は層間絶縁膜１７によって被覆されている。層間絶縁膜１７上には、バリアメタル層２１ｂ（たとえばＴｉＷ膜）を介して、たとえばアルミニウム系ソースメタル電極層２１ａが設けられており、このアルミニウム系ソースメタル電極層２１ａとバリアメタル層２１ｂとで、ソースメタル電極２１を構成している。なお、実際には、ＴｉＷ膜２１ｂ中のチタンは基板のシリコンと反応してチタンシリサイドを形成することに寄与している。

図４に図２のレイアウトの変形例を示す。図２のレイアウトでは、各カラム領域ＮＣ、ＰＣとゲート電極１２の長手方向が平行になっているが、図４の例では各カラム領域ＮＣ、ＰＣとゲート電極１２の長手方向が直交している点が異なる。このレイアウトは、ソース領域、ゲート電極等の上部構造と無関係に各カラム領域ＮＣ、ＰＣを配置できるメリットがある一方、ソース-ドレイン間電流通路の断面積が約半分になってしますというデメリットがある。

ここで、ボロン拡散防止元素（主にＩＶ族元素で、具体的には炭素、ゲルマニウムなど）について説明する。ゲルマニウムは、シリコンに５から３０アトミック％程度添加するとボロンの拡散係数を１/１０から１/１００に下げる効果がある。一方、炭素は、０．０１から１アトミック％程度添加すると同等の効果が得られる。更に、炭素はボロンの他、リン、砒素等に対する拡散抑制効果もある。ゲルマニウムの場合は、添加によってバンドギャップが縮小する傾向にあるが、炭素の場合は、逆に増大するのでパワー系デバイスにとっては、炭素の方が有利な点が多い。一方、ゲルマニウムは高純度の半導体材料として、半導体工程と相性がよいが、炭素は結晶、エピタキシ工程等においては望ましくない不純物であり、装置の専用化等が必要になり、量産上ではゲルマニウムの方が有利な点もある。

なお、このセクションの説明では、トレンチフィル方式を前提に説明したが、図３に示した構造は、マルチエピタキシ方式によっても、構造的にはＮカラム領域ＮＣにもボロン拡散防止元素が添加されている以外、同じである。

一般にスーパジャンクション構造は、従来の単導電型のドリフト領域と比較して、高濃度で厚さの薄いＮ型カラム領域とＰ型カラム領域を交互に配列して、低いオン抵抗と耐圧（ＢＶｄｓｓすなわち、ソースドレイン間最小ブレークダウン電圧、以下では単に「耐圧」という）を実現しているので、いずれかの不純物が他のカラムに拡散してしまうと、所定の濃度とチャージバランスが維持できないこととなる。

２．本願の一実施の形態の半導体装置におけるトレンチフィル方式によるＰカラム領域の内部構造等の説明（主に図５から図９）
このセクションでは、セクション１で説明したＰカラム領域ＰＣ（Ｐ型Ｓｉ系エピタキシャル領域４）の詳細構造のバリエーションおよび形成プロセス（トレンチフィル方式）の基本的考え方を説明する。ここでは、Ｎチャネル型パワーＭＯＳＦＥＴに関して具体的に説明するが、Ｐチャネル型パワーＭＯＳＦＥＴについても、ほぼそのまま適用できることは言うまでもない。

図５は図３に示すＰカラム領域ＰＣを形成するためのエピタキシャル埋め込み用溝３（トレンチフィル方式）を説明するための半導体基板１の要部拡大断面図である。図６は図５のエピタキシャル埋め込み用溝３を各種の方式で埋め込んだ後の各種の具体的構造（全体炭素等添加型）を示す半導体基板１の要部拡大断面図（断面構造１）である。図７は図５のエピタキシャル埋め込み用溝３を各種の方式で埋め込んだ後の各種の具体的構造（周辺境界炭素等添加型）を示す半導体基板１の要部拡大断面図（断面構造２）である。図８は図５のエピタキシャル埋め込み用溝３を各種の方式で埋め込んだ後の各種の具体的構造（内部周辺炭素等添加型）を示す半導体基板１の要部拡大断面図（断面構造３）である。図９は図５のエピタキシャル埋め込み用溝３を各種の方式で埋め込んだ後の各種の具体的構造（内部全体炭素等添加型）を示す半導体基板１の要部拡大断面図（断面構造４）である。これらに基づいて、本願の一実施の形態の半導体装置におけるトレンチフィル方式によるＰカラム領域の内部構造等を説明する。

トレンチフィル方式またはオートフィル（Ａｕｔｏ−ｆｉｌｌ）方式においては、図５に示すように半導体基板１（通常、Ｎ型シリコンエピタキシャルウエハ、すなわち、数百マイクロメートル程度の厚さのシリコン単結晶基板上に数十マイクロメートル程度の厚さのＮ型Ｓｉエピタキシャル層を形成したもの）中のデバイス面１ａ（裏面１bの反対の面）の側のＮ型Ｓｉエピタキシャル層１ｅ（Ｎ型Ｓｉ単結晶基板表面領域）に所定の深さの溝３（通常は耐圧を稼ぐためにシリコン単結晶基板に達する溝を形成するが、シリコン単結晶基板に達しなくとも良い）を等間隔に複数形成する。なお、Ｎ型シリコンエピタキシャルウエハを使用しないで、Ｎ型シリコン単結晶ウエハ（非エピタキシャルウエハ）を使用して、バックグラインディング後に、裏面からイオン注入等で裏面１ｂ側にＮ＋層（ドレイン高濃度層）を形成しても良い。

次に、このエピタキシャル埋め込み用溝３を図６から図９のいずれかの態様で、ボロン拡散抑制効果を有する元素（主に炭素、ゲルマニウム等のＩＶ族元素）を含有するＰ型Ｓｉエピタキシ部材（ボロンドープＰ型Ｓｉエピタキシ部材）により、埋め込む。以下、各断面構造について説明する。

断面構造１（全体炭素等添加型）においては、図６に示すように、Ｐ型Ｓｉ系エピタキシャル領域４（Ｐカラム領域ＰＣ）の全体が、ボロン拡散防止元素含有Ｐ型Ｓｉエピタキシャル領域２、すなわち、Ｐ型Ｓｉ_１−ｘＣ_ｘエピタキシャル領域２ｃ（たとえばX=０．０００１から０．０１、図７から図９においても同じ）またはＰ型Ｓｉ_１−ｘＧｅ_ｘエピタキシャル領域２ｇ（たとえばX=０．０５から０．３、図７から図９においても同じ）である。このようにすることにより、ボロンの拡散係数が１/１０から１/１００に減少する。そのことによって、各種の熱処理を経た後のＰカラム領域ＰＣ（図３）内のボロン濃度を十分に高い値に保って、Ｎカラム領域ＮＣとの間でチャージバランスが取れ、良好なスーパジャンクション特性を示すことができる。ここで、スーパジャンクションを構成する各カラムのアスペクト比としては、一般に５から２０程度を想定している。

断面構造２（周辺境界炭素等添加型）においては、図７に示すように、Ｐ型Ｓｉ系エピタキシャル領域４の内、シリコン単結晶基板１との境界部にあたる部分のみをボロン拡散防止元素添加Ｐ型Ｓｉエピタキシャル領域２（Ｐ型Ｓｉ_１−ｘＣ_ｘエピタキシャル領域２ｃ、Ｐ型Ｓｉ_１−ｘＧｅ_ｘエピタキシャル領域２ｇ）とし、その他の部分をボロン拡散防止元素非添加Ｐ型Ｓｉエピタキシャル領域５（ボロン拡散防止元素非添加Ｐ型Ｓｉエピタキシャル内部領域５ｉ）とした。このような構造としたことによって、周りから受ける引っ張り応力（Ｇｅ添加の場合は圧縮応力）を緩和しつつ、Ｐ型Ｓｉ系エピタキシャル領域４外へのボロンの拡散を有効に抑制することができる。

断面構造３（内部周辺炭素等添加型）においては、図８に示すように、図７のボロン拡散防止元素添加Ｐ型Ｓｉエピタキシャル領域２（炭素添加領域）の更に外側に、ボロン拡散防止元素非添加Ｐ型Ｓｉエピタキシャル周辺領域５（５ｐ）すなわち炭素非添加界面領域を設けたものであり、その内側に、ボロン拡散防止元素添加Ｐ型Ｓｉエピタキシャル領域２（Ｐ型Ｓｉ_１−ｘＣ_ｘエピタキシャル領域２ｃ、Ｐ型Ｓｉ_１−ｘＧｅ_ｘエピタキシャル領域２ｇ）およびボロン拡散防止元素非添加Ｐ型Ｓｉエピタキシャル領域５（ボロン拡散防止元素非添加Ｐ型Ｓｉエピタキシャル内部領域５ｉ）すなわち炭素非添加内部領域が設けられている。このような構造としたことによって、周りから受ける引っ張り応力（Ｇｅ添加の場合は圧縮応力）を緩和し、且つ、良好なエピタキシャル成長特性を確保しつつ（一般に、エピタキシャル成長の初期に添加物があると欠陥が生じやすい）、Ｐ型Ｓｉ系エピタキシャル領域４外へのボロンの拡散を有効に抑制することができる。

断面構造４（内部全体炭素等添加型）においては、図９に示すように、Ｐ型Ｓｉ系エピタキシャル領域４の内、シリコン単結晶基板１との境界部にあたる部分のみをボロン拡散防止元素非添加Ｐ型Ｓｉエピタキシャル周辺領域５（ボロン拡散防止元素非添加Ｐ型Ｓｉエピタキシャル周辺領域５ｐ）とし、その内部をボロン拡散防止元素添加Ｐ型Ｓｉエピタキシャル領域２（Ｐ型Ｓｉ_１−ｘＣ_ｘエピタキシャル領域２ｃ、Ｐ型Ｓｉ_１−ｘＧｅ_ｘエピタキシャル領域２ｇ）とした。このような構造としたことによって、良好なエピタキシャル成長特性を確保しつつ、Ｐ型Ｓｉ系エピタキシャル領域４外へのボロンの拡散を有効に抑制することができる。

３．本願の他の実施の形態の半導体装置におけるマルチエピタキシ方式によるスーパジャンクション構造等の説明（主に図１０）
このセクションでは、セクション２の図６で説明したＰカラム領域ＰＣ（断面構造１：全体炭素等添加型）に対応するマルチエピタキシ方式によるスーパジャンクション構造の基本的構成法を説明する。ただし、図６の例と相違して、製法上の相違から、Ｎカラム領域ＮＣ（図３）にもボロン拡散防止元素が添加されている。このようなＮカラム領域ＮＣへの炭素の添加は、リンの拡散を抑制する効果がある。ゲルマニウムは、砒素、リン等に対して、拡散を加速する傾向があるので、Ｎ型領域にも添加するタイプのマルチエピタキシ方式では、ボロン拡散防止元素としては、炭素が好適である。

図１０は本願の他の実施の形態（マルチエピタキシ方式）の半導体装置の一例であるパワーＭＯＳＦＥＴにおける図３に示すＰカラム領域ＰＣ等を形成するためのマルチエピタキシプロセスの概要を示す半導体基板１の要部拡大断面図である。これに基づいて、本願の他の実施の形態の半導体装置におけるマルチエピタキシ方式によるスーパジャンクション構造等を説明する。

図１０に示すように、マルチエピタキシ方式においては、Ｎチャネル型デバイスの場合は、まず、Ｎ型Ｓｉ単結晶基板１ｓ上の全面に、数マイクロメートル程度の厚さの炭素を添加したＮ型Ｓｉエピタキシ層３１を形成して、その一部にボロン注入用レジスト膜３５をマスクとして、イオン注入等によりボロン不純物を導入して、部分的にボロン拡散防止元素添加Ｐ型Ｓｉエピタキシャル領域３４（Ｐ型シリコン系単結晶領域）を形成する繰り返し工程を必要な厚さになるまで繰り返すことによって、ボロン拡散防止元素添加Ｎ型Ｓｉエピタキシャル領域３１とボロン拡散防止元素添加Ｐ型Ｓｉエピタキシャル領域（Ｐ型シリコン系単結晶領域）で構成されたスーパジャンクション構造を形成する。

Ｐチャネル型デバイスの場合は、構造的には、全ての領域のＰＮを置き換える操作（ＰＮ反転）を実行したものとなる。

４．本願の一実施の形態の半導体装置の製造工程の要部であるトレンチフィル工程及びそれに使用する減圧ＣＶＤ装置等の説明（主に図１１から図１３）
このセクションでは、主に、セクション１から３で説明したパワーＭＯＳＦＥＴのスーパジャンクション構造の形成に使用するエピタキシャル成長装置および、その処理シーケンスの例を説明する。以下では、トレンチフィル方式を例にとり具体的に説明するが、マルチエピタキシ方式にも必要な変更により、ほぼ同様に適用できることは言うまでもない。

図１１は本願の各実施の形態（トレンチフィル方式、マルチエピタキシ方式等）の製造プロセスの要部であるシリコン系エピタキシプロセスに使用する減圧ＣＶＤ装置５１（エピタキシ成長装置）の模式断面図である。図１２は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の要部であるトレンチフィル工程のエピタキシ成長プロセスの具体例（断面構造１から４に対応、断面フローを示す図２１に対応）を示すプロセスシークエンス図（主要例：成膜＆エッチング並行プロセス）である。図１３は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の要部であるトレンチフィル工程のエピタキシ成長プロセスの具体例（断面構造１から４に対応、断面フローを示す図２１に対応）を示すプロセスシークエンス図（変形例：成膜＆エッチング交互プロセス）である。これらに基づいて、本願の一実施の形態の半導体装置の製造工程の要部であるトレンチフィル工程及びそれに使用する減圧ＣＶＤ装置等を説明する。

図１１に典型的な枚葉エピタキシャル成長装置５１を示す。図１１に示すように、石英チャンバ５２内に回転可能なウエハサセプタ５３が設けられており、処理時には、その上にウエハ１がそのデバイス面１ａを上に向けて置かれている。石英チャンバ５２内は加熱用ランプ６１によって加熱されるようになっており、石英チャンバ５２内には、通常、矢印で示すようなガス流５６が形成される。ガス導入系５４には複数のマスフローコントローラＭＦＣ等が設けられており、ＤＣＳ（シリコンソースガス）すなわち、ジクロルシラン（Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ），ＴＣＳ（シリコンソースガス）すなわち、トリクロルシラン（Ｔｒｉｃｈｌｏｒｏｓｉｌａｎｅ），Ｈ_２すなわち、水素ガス（キャリアガスおよび還元ガス），HCl（エッチングガス）すなわち、塩化水素，B_２H_６すなわち、ジボラン（ボロンソースガス），MMS（炭素ソースガス）すなわち、モノメチルシラン（Ｍｏｎｏｍｅｔｈｙｌｓｉｌａｎｅ）等のプロセスガスが供給可能となっており、ガス導入口５５を介して、石英チャンバ５２に供給される。石英チャンバ５２には、真空排気系５７が接続されており、ドライ粗引きポンプ５８、メカニカルブースタ５９等から構成されている。

次に、図１２により、セクション６の図２１に対応するトレンチフィルプロセス（トレンチ埋め込みエピタキシャル成長）について具体的処理の例を説明する。まず、成膜＆エッチング並行プロセスを説明する。このプロセス速度は比較的遅いが、プロセス余裕が広く、安定しているというメリットがある。なお、このように、エッチング処理を同時に実行したり、途中にエッチング処理を挿入するのは、連続的に成膜処理のみを実行すると、トレンチの上端部が閉塞する傾向があるからである。

図１２に示すように、まず、図６の例から説明する。時点ｔ０において、水素ガス（処理中一定ガス流量、たとえば１００００ｓｃｃｍ程度）が供給された石英チャンバ５２内（チャンバ内気圧は、たとえば１００ｋＰａ程度）のウエハサセプタ５３上にウエハ１を供給する（導入時のチャンバ温度は、たとえば摂氏７００度程度）。ウエハサセプタ５３上にウエハ１を置いた状態で、ランプ加熱を開始する（時点ｔ１）と、数秒で摂氏１１００度程度に加熱される（時点ｔ２）。ここで、時点ｔ３まで、たとえば３分程度、水素高温ベーク処理（チャンバ内気圧は、たとえば２０ｋＰａ程度）を実行する。

時点ｔ３から降温を開始して、１分程度で成膜処理温度（たとえば摂氏９８０度）に到達する。時点ｔ４において、ＨＣｌ（たとえば４０００ｓｃｃｍ程度），ＤＣＳ（処理中一定ガス流量、たとえば４００ｓｃｃｍ程度），Ｂ_２Ｈ_６（処理中一定ガス流量、たとえば１００ｓｃｃｍ程度），ＭＭＳ（処理中一定ガス流量、たとえば５０ｓｃｃｍ程度）等のプロセスガスの供給を開始することによってエピタキシャル成長を開始する。なお、ゲルマニウムを添加する場合は、ゲルマニウムソースガスとして、ＧｅＨ_４，すなわちモノゲルマン（Ｍｏｎｏｇｅｒｍａｎｅ）を用いる。成膜時間は、たとえば３時間程度であり時点ｔ１１で終了して、水素以外のプロセスガスを停止する。その後、温度を３分ほどで、チャンバ温度を導入時の温度に下げるとともに、チャンバ内気圧をたとえば１００ｋＰａ程度にする（時点ｔ１２）。ここで、ウエハ１を石英チャンバ５２から排出する。

次に、図７の例について説明する。この場合は、その他は全て先の図６の例と同じで、炭素ソースガス（ここでは、ＭＭＳ）を流す時間帯を時点ｔ４から時点ｔ５までとする。

次に、図８の例について説明する。この場合は、その他は全て先の図６の例と同じで、炭素ソースガス（ここでは、ＭＭＳ）を流す時間帯を時点ｔ５から時点ｔ６までとする。

次に、図９の例について説明する。この場合は、その他は全て先の図６の例と同じで、炭素ソースガス（ここでは、ＭＭＳ）を流す時間帯を時点ｔ５から時点ｔ１１までとする。

続いて、図１３によって成膜＆エッチング交互プロセスを説明する。このプロセス速度は比較的速いが、プロセス余裕が狭く、比較的安定となる傾向がある。時点ｔ０から時点ｔ４の間、および、時点ｔ１１から時点ｔ１２の間は、先に説明した成膜＆エッチング並行プロセスと全く同じである。ここでは、時点ｔ４から時点ｔ１１までを説明する。また、プロセスガスの流量に関しては、ＨＣｌ（たとえば５０００ｓｃｃｍ程度）の流量が若干変わるほか、基本的に同じである。成膜温度は、エッチング作用がないことを考慮して、たとえば摂氏９００度程度となっている。

図１３に示すように、まず、図６の例から説明する。時点ｔ４において、塩化水素以外のプロセスガス（「成膜ガス」という）の供給を開始することによって、成膜を開始し、時点ｔ７で一旦、成膜ガスの供給を停止する。時点ｔ４から時点ｔ７は、たとえば、４０分程度である。時点ｔ７から時点ｔ８の間（たとえば、１分程度）においてチャンバ内気圧をたとえば１００ｋＰａ程度に、チャンバ内温度を摂氏１０５０度程度に変更し（温度や気圧を上げるのはエッチングを速やかに進行させるためである）、時点ｔ８において、塩化水素の供給を開始することによって、ＨＣｌエッチング処理を実施する。ＨＣｌエッチング処理の処理時間は、たとえば、３分程度である。時点ｔ９において、塩化水素の供給を停止するとともに、チャンバ内気圧およびチャンバ内温度を１分程度で成膜時のそれに戻す。チャンバ内気圧およびチャンバ内温度が戻った時点ｔ１０で、塩化水素以外のプロセスガスの供給を再開し、成膜を再開する。ここで、４０分程度、成膜を続けて、時点ｔ１１でプロセスガスの供給を停止して、成膜を終了する。ここでは、成膜処理２回とその間のエッチング処理１回を施す例を示したが、同様に成膜処理N回とその間のエッチング処理（N−１）回（N＝３，４，５等）としてもよい。

次に、図７の例について説明する。この場合は、その他は全て先の図６の例と同じで、最初の成膜期間において、炭素ソースガス（ここでは、ＭＭＳ）を流す時間帯を時点ｔ４から時点ｔ５までとする。

次に、図８の例について説明する。この場合は、その他は全て先の図６の例と同じで、最初の成膜期間において、炭素ソースガス（ここでは、ＭＭＳ）を流す時間帯を時点ｔ５から時点ｔ６までとする。

次に、図９の例について説明する。この場合は、その他は全て先の図６の例と同じで、最初の成膜期間において、炭素ソースガス（ここでは、ＭＭＳ）を流す時間帯を時点ｔ５から時点ｔ１１までとする。

５．本願の各実施の形態の半導体装置の製造工程におけるデバイス配向とウエハの結晶方位との関係の説明（主に図１４から図１７）
このセクションでは、セクション１から４に説明したデバイス構造とその製造の際に用いるシリコンウエハの結晶方位（及び面方位）とＰカラム領域ＰＣ（またはＮカラム領域ＮＣ）の配向の関係を説明する。本願の各実施の形態においては、以下説明するいずれかの方位関係を使用することが好適である。

図１４はウエハの結晶方位等とＰカラム領域の配向の関係の具体例を示すウエハ上面図（基本例：Ｐカラム等配向関係１）である。図１５はウエハの結晶方位等とＰカラム領域の配向の関係の具体例を示すウエハ上面図（変形例：Ｐカラム等配向関係２）である。図１６はウエハの結晶方位等とＰカラム領域の配向の関係の具体例を示すウエハ上面図（変形例：Ｐカラム等配向関係３）である。図１７はウエハの結晶方位等とＰカラム領域の配向の関係の具体例を示すウエハ上面図（変形例：Ｐカラム等配向関係４）である。これらに基づいて、本願の各実施の形態の半導体装置の製造工程におけるデバイス配向とウエハの結晶方位との関係等を説明する。
（１）Ｐカラム等配向関係１（主に図１４）
通常、エピタキシャル成長の成長特性は結晶方位に依存するから、セクション４に説明したような、埋め込みエピタキシャル成長プロセスを適用する場合は、Ｐカラム等配向に留意する必要がある。図１４の例では、結晶面方位を比較的ウエハ単価の安い（１００）面とするとともに、２００φウエハにおいてはオリエンテーションフラットＯＦ（３００φウエハではノッチ）の方位を<１１０>とし、これとＰカラム領域等の配向ＰＤとを平行又は直交するようにしたことが特徴となっている。これによって、埋め込みが均一に行われる。
（２）Ｐカラム等配向関係２（主に図１５）
図１５の例では、結晶面方位を比較的ウエハ単価の安い（１００）面とするとともに、２００φウエハにおいてはオリエンテーションフラットＯＦ（３００φウエハではノッチ）の方位を<１００>とし、これとＰカラム領域等の配向ＰＤとを平行又は直交するようにしたことが特徴となっている。これによって、図１４の場合と同様に、埋め込みが均一に行われる。
（３）Ｐカラム等配向関係３（主に図１６）
図１６の例では、結晶面方位を比較的ウエハ単価が貴い（１１０）面とするとともに、２００φウエハにおいてはオリエンテーションフラットＯＦ（３００φウエハではノッチ）の方位を<−１、１、−１>とし、これとＰカラム領域等の配向ＰＤとを平行又は直交するようにしたことが特徴となっている。これによって、埋め込みが均一に行われるとともに、埋め込み速度が速くなるメリットがある。
（４）Ｐカラム等配向関係４（主に図１７）
図１７の例では、結晶面方位を比較的ウエハ単価が貴い（１１０）面とするとともに、２００φウエハにおいてはオリエンテーションフラットＯＦ（３００φウエハではノッチ）の方位を<０、０、−１>とし、これとＰカラム領域等の配向ＰＤとを平行又は直交するようにしたことが特徴となっている。これによって、埋め込みが均一に行われるとともに、埋め込み速度が速くなるメリットがある。

６．本願の一実施の形態の半導体装置の製造プロセス（トレンチフィル方式）等の説明（主に図１８から図３３）
このセクションでは、セクション１の図３に示すデバイス（Ｐカラム等の構造的には図６から図９のいずれか一つ）をセクション４で説明したいずれかのトレンチフィル方式によって製造するウエハプロセスのアウトラインを説明する。

図１８は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（Ｎ型Ｓｉエピタキシ工程）である。図１９は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（エピタキシャル埋め込み用溝加工用マスク形成工程）である。図２０は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（エピタキシャル埋め込み用溝形成工程）である。図２１は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（トレンチフィル工程）である。図２２は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（平坦化工程）である。図２３は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（不純物導入用表面酸化膜形成工程）である。図２４は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（Ｐウエル領域イオン注入用レジスト膜パターニング工程）である。図２５は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（Ｐウエル領域イオン注入工程）である。図２６は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（ゲート酸化＆ポリシリコン膜形成工程）である。図２７は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（ゲート電極パターニング用レジスト膜形成工程）である。図２８は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（ゲート電極パターニング工程）である。図２９は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（Ｎ型ソース領域への不純物導入工程）である。図３０は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（層間絶縁膜形成工程）である。図３１は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（コンタクトホール開口用レジスト膜形成工程）である。図３２は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（ソースメタル電極形成工程）である。図３３は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（バックグラインディング＆裏面ドレインメタル電極形成工程）である。これらに基づいて、本願の一実施の形態の半導体装置の製造プロセス（トレンチフィル方式）等を説明する。

まず、図１８に示すように、たとえばアンチモンをドープ（たとえば１０^１８から１０^１９/ｃｍ^３のオーダ程度）したＮ＋シリコン単結晶基板１ｓ（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さ４５マイクロ・メートル程度（６００ボルト程度の耐圧を想定）のリン・ドープＮエピタキシャル層１ｅ（ドリフト領域、濃度としては、たとえば１０^１５/ｃｍ^３のオーダ程度）を形成した半導体ウエハ１を準備する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハード・マスク膜３１を形成する（なお、溝の形成はハードマスクを使用せず、レジストをマスクとして形成しても良い）。

次に、図１９に示すように、ＣＶＤシリコン酸化膜パターニング用レジスト膜７によってパターニングされたＰ型カラム用トレンチ形成用ハード・マスク膜６（ここで、ハードマスクのドライエッチングガス雰囲気としては、たとえばＣＦ_４，ＣＨＦ_３，アルゴン等の混合ガス雰囲気を好適な例とすることができる。）をマスクとして、Ｎエピタキシャル層１ｅ等をドライ・エッチング（エッチングガスとしては、ＳＦ_６/Ｏ_２系またはＨＢｒ/Ｃｌ系ガスを例示することができる）することにより、図２０に示すように、Ｐ型カラム用トレンチ３を形成する。続いて、不要になったハード・マスク膜６を除去する。

次に、図２１に示すように、Ｐ型カラム用トレンチ３に対して、埋め込みエピタキシャル成長を実行し、Ｐ型埋め込みエピタキシャル層４（濃度としては、たとえば１０^１５/ｃｍ^３のオーダ程度）を形成する。埋め込みエピタキシャル成長の条件は、セクション４に詳しく説明したが、たとえば、成膜チャンバ内気圧：５ｋＰａから１１０ｋＰａ、成膜温度：摂氏９００度から１１００度、シリコンソースガス：ＤＣＳ，エッチングガス：塩化水素、ボロンドーパントソースガス：ジボラン、炭素ドーパントソースガス：ＭＭＳ（ゲルマニウムドーパントソースガス：モノゲルマン）を例示することができる。

次に、図２２に示すように、平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ３外のＰ型埋め込みエピタキシャル層４を除去するとともに、半導体ウエハ１の表面１ａを平坦化する。なお、ここでは、図２２のようなスーパ・ジャンクション構造は、トレンチ・フィル方式のほか、マルチ・エピタキシャル方式で形成してもよい。

次に、図２３に示すように、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に不純物導入用表面酸化膜１３を形成する。

次に、図２４に示すように、Ｐウエル領域イオン注入用レジスト膜８を通常の光リソグラフィ等により形成する。

次に、図２５に示すように、Ｐ型不純物ドープ用のイオン種をイオン注入により導入することにより、Ｐウエル領域９を導入する。打ち込み条件としては、たとえば、イオン種：ボロン、打ち込みエネルギ：２０ｋｅＶから８０ｋｅＶ程度、注入濃度：１ｘ１０^１５/ｃｍ^２から５ｘ１０^１５/ｃｍ^２程度を例示することができる。その後、不要になったレジスト膜８およびシリコン酸化膜１３を除去する。

次に、図２６に示すように、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、熱酸化により、ゲート絶縁膜１１を形成する。続いて、その上の全面にゲート電極となるポリシリコン膜１２（たとえば厚さ１０から１００ｎｍ程度）をＣＶＤにより堆積する。

次に、図２７に示すように、ゲート電極パターニング用レジスト膜１４を通常の光リソグラフィ等により形成する。

次に、図２８に示すように、ゲート電極パターニング用レジスト膜１４をエッチングマスクとして、ドライエッチングを実行することにより、ポリシリコン膜１２のパターニングを実行する。その後、不要になったレジスト膜１４を除去する。

次に、図２９に示すように、注入すべき領域上に表面酸化により比較的薄いシリコン酸化膜（イオン注入用絶縁膜）を形成した後、Ｎ型不純物をイオン注入することにより、Ｎ型ソース領域１５を導入する。打ち込み条件としては、たとえば、イオン種：砒素、打ち込みエネルギ：２０ｋｅＶから５０ｋｅＶ程度、注入濃度：１ｘ１０^１５/ｃｍ^２から５ｘ１０^１５/ｃｍ^２程度を例示することができる。

次に、図３０に示すように、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、ＣＶＤにより酸化シリコン系の絶縁膜を主要な構成要素とする層間絶縁膜１７を形成する。続いて、必要があれば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により、層間絶縁膜１７の表面を平坦化する。

次に、図３１に示すように、層間絶縁膜１７上に通常の光リソグラフィ等により、コンタクトホール開口用レジスト膜２０を形成する。そして、コンタクトホール開口用レジスト膜２０マスクとして、コンタクトホール１８をドライエッチングにより形成するとともに、更に、シリコン表面をたとえば５から１０マイクロメートル程度、更にエッチングする。続いて、コンタクトホール１８を介して、イオン注入により、Ｐ型不純物を導入することにより、Ｐ＋ボディコンタクト領域１９を導入する。打ち込み条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギ：たとえば４０ｋｅＶ程度、注入濃度：１ｘ１０^１５/ｃｍ^２から５ｘ１０^１５/ｃｍ^２程度を例示することができる。その後、イオン打ち込み後のアニール（たとえば、ＲＴＡ処理で摂氏１０００度、３０秒程度）を実施する。

次に、図３２に示すように、主に下層のバリアメタル層（たとえばＴｉＷ）および上層のアルミニウム系メタル電極膜から構成されたソースメタル電極２１をスパッタリング成膜等により形成する。続いて、ファイナルパッシベーション膜（たとえば酸化シリコン系膜、窒化シリコン系膜、ポリイミド膜等の有機系樹脂膜またはこれらの内個以上の複合膜）を形成して、このファイナルパッシベーション膜に必要な開口部を開口する。続いて、ウエハ１の裏面１ｂをバックグラインディング処理することにより、ウエハの厚さをたとえば１００から３００マクロメートル程度（図中に破線で示す）まで薄くする。

次に、図３３に示すように、裏面金属電極２２をスパッタリング成膜等により形成する。裏面金属電極２２の構成としては、たとえば、シリコン基板１ｓに近い方から、ニッケル膜、チタン膜、金膜等から構成される幕を例示することができる。

この後、ダイシングにより、ウエハ１をここのチップに分割して、個別デバイスとなる。

７．本願の他の実施の形態の半導体装置の製造プロセス（マルチエピタキシ方式）等の説明（主に図３４から図３９）
このセクションでは、セクション１および３で説明したデバイス構造をセクション４等で説明した装置等によって実現する際のウエハプロセスのアウトラインを説明する。以下は、セクション６の図１８から図２２に対応するもので、その後は、図２３から図３３とほぼ同じであるので、その部分に関する説明は繰り返さない。

図３４は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（１層目ボロン拡散防止元素含有Ｎ型Ｓｉエピタキシャル成長工程）である。図３５は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（１層目ボロン拡散防止元素含有Ｎ型Ｓｉエピタキシャル領域への選択的ボロン不純物導入）である。図３６は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（１層目ボロン拡散防止元素含有Ｎ型Ｓｉエピタキシャル領域への選択的ボロン不純物導入用レジスト膜除去工程）である。図３７は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（２層目ボロン拡散防止元素含有Ｎ型Ｓｉエピタキシャル成長工程）である。図３８は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（２層目ボロン拡散防止元素含有Ｎ型Ｓｉエピタキシャル領域への選択的ボロン不純物導入）である。図３９は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造工程の全体の流れを示すデバイス断面プロセスフロー図（２層目ボロン拡散防止元素含有Ｎ型Ｓｉエピタキシャル領域への選択的ボロン不純物導入用レジスト膜除去工程）である。これらに基づいて、本願の他の実施の形態の半導体装置の製造プロセス（マルチエピタキシ方式）等を説明する。

まず、図３４に示すように、たとえばアンチモンをドープ（たとえば１０^１８から１０^１９/ｃｍ^３のオーダ程度）したＮ＋シリコン単結晶基板１ｓ（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）すなわち、シリコン単結晶基板裏面領域上に、たとえば、厚さ５から１０マイクロ・メートル程度のリン・ドープＮ型シリコン系エピタキシャル層３１ａ（ドリフト領域、濃度としては、たとえば１０^１５/ｃｍ^３のオーダ程度）すなわち、Ｎ型シリコン単結晶基板表面領域を形成する。ここで、シリコン系エピタキシャル層１ｅは、たとえば、Ｓｉ_１−ｘＣ_ｘエピタキシャル層（ボロン拡散防止元素添加Ｎ型Ｓｉエピタキシャル層）である。ここで、たとえばX＝０．０００１から０．０１である。エピタキシャル成長条件は、たとえば、たとえば、成膜チャンバ内気圧：５ｋＰａから１１０ｋＰａ、成膜温度：摂氏９００度から１１００度、シリコンソースガス：ＤＣＳ，エッチングガス：塩化水素、リンドーパントソースガス：ＰＨ_３（ホスフィン）、炭素ドーパントソースガス：ＭＭＳを例示することができる。

次に、図３５に示すように、ウエハ１のデバイス面１ａ上に通常の光リソグラフィにより、ボロン注入用レジスト膜３５ａを形成し、それをマスクとして、Ｎ型シリコン系エピタキシャル層３１ａ中にＰ型不純物をイオン注入等で導入する。打ち込み条件としては、たとえば、イオン種：ＢＦ_２、打ち込みエネルギ：数ＭｅＶ程度を例示することができる。打ち込み濃度は、アニール後（たとえば摂氏９００度、６０分程度）に１から８ｘ１０^１５/ｃｍ^３程度になるように設定する。これによって、図３６に示すように、１層目ボロン拡散防止元素添加Ｐ型Ｓｉエピタキシャル領域３４ａ（Ｐ型シリコン系単結晶領域）が形成される。

なお、この方式においては、（必須ではないが）繰り返し堆積する下層のエピタキシ層から上層のエピタキシ層に変わるにつれて、徐々に打ち込み濃度を減少させてゆくことにより、アニール後に全体を均一にすることができる（以下においても同じ）。

次に、図３７に示すように、図３４と同様に、ウエハ１のデバイス主面１ａ側のほぼ全面に、たとえば、厚さ５から１０マイクロ・メートル程度のリン・ドープＮ型シリコン系エピタキシャル層３１ｂ（ドリフト領域、濃度としては、たとえば１０^１５/ｃｍ^３のオーダ程度）を形成する。ここで、シリコン系エピタキシャル層１ｅは、たとえば、Ｓｉ_１−ｘＣ_ｘエピタキシャル層（ボロン拡散防止元素添加Ｎ型Ｓｉエピタキシャル層）である。ここで、たとえばX＝０．０００１から０．０１である。エピタキシャル成長条件は、たとえば、たとえば、成膜チャンバ内気圧：５ｋＰａから１１０ｋＰａ、成膜温度：摂氏９００度から１１００度、シリコンソースガス：ＤＣＳ，エッチングガス：塩化水素、リンドーパントソースガス：ＰＨ_３（ホスフィン）、炭素ドーパントソースガス：ＭＭＳを例示することができる。

次に、図３８に示すように、図３５と同様に、ウエハ１のデバイス面１ａ上に通常の光リソグラフィにより、ボロン注入用レジスト膜３５ｂを形成し、それをマスクとして、Ｎ型シリコン系エピタキシャル層３１ｂ中にＰ型不純物をイオン注入等で導入する。打ち込み条件としては、たとえば、イオン種：ＢＦ_２、打ち込みエネルギ：数ＭｅＶ程度を例示することができる。打ち込み濃度は、アニール後（たとえば摂氏９００度、６０分程度）に１から８ｘ１０^１５/ｃｍ^３程度になるように設定する。これによって、図３９に示すように、１層目ボロン拡散防止元素添加Ｐ型Ｓｉエピタキシャル領域３４ｂ（Ｐ型シリコン系単結晶領域）が形成される。

このエピタキシャル成長とイオン打ち込みのサイクルを耐圧に対応する所定の厚さになるまで繰り返し、その後、図２３へ進む。

８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、プレーナー型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｕ−ＭＯＳＦＥＴ等のトレンチ型ゲート構造やＬＤ−ＭＯＳＦＥＴにも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。

なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。

また、前記実施の形態では、Ｎチャネル系パワー半導体（またはＮＰＮ系）を中心に説明したが、Ｐチャネル系パワー半導体（またはＰＮＰ系）については、構造的には、全ての領域のＰＮを置き換える操作（ＰＮ反転）を実行したものとなる。なお、製法的には、ＰまたはＮ型の選択的イオン注入、ＰまたはＮ型の（全面又は埋め込み）エピタキシャル成長等を適宜使用すればよい。

また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス（ＩＧＢＴ，サイリスタを含む）、すなわち、ダイオード、バイポーラトランジスタ等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。

更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。

なお、前記実施の形態では、カーボンドープについて、モノメチルシラン等を使用した例を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、トリメチルシラン等の液化ガスを用いることも可能であることは言うまでもない。

１ 半導体基板（シリコン単結晶基板）
１ａ （半導体基板の）デバイス面（第１の主面）
１ｂ （半導体基板の）裏面（第２の主面）
１ｅ Ｎ型Ｓｉエピタキシャル領域（Ｎ型Ｓｉ単結晶基板表面領域）
１ｓ Ｎ＋型Ｓｉ単結晶基板領域（Ｓｉ単結晶基板裏面領域またはドレイン高濃度領域）
２ ボロン拡散防止元素添加Ｐ型Ｓｉエピタキシャル領域
２ｃ Ｐ型Ｓｉ_１−ｘＣ_ｘエピタキシャル領域
２ｇ Ｐ型Ｓｉ_１−ｘＧｅ_ｘエピタキシャル領域
３ エピタキシャル埋め込み用溝
４ Ｐ型Ｓｉ系エピタキシャル領域（Ｐ型シリコン系単結晶領域）
５ ボロン拡散防止元素非添加Ｐ型Ｓｉエピタキシャル領域
５ｉ ボロン拡散防止元素非添加Ｐ型Ｓｉエピタキシャル内部領域
５ｐ ボロン拡散防止元素非添加Ｐ型Ｓｉエピタキシャル周辺領域
６ エピタキシャル埋め込み溝パターニング用ＣＶＤシリコン酸化膜
７ ＣＶＤシリコン酸化膜パターニング用レジスト膜
８ Ｐウエル領域イオン注入用レジスト膜
９ Ｐウエル領域
１０ 半導体チップ
１１ ゲート酸化膜
１２ ポリシリコン膜（ゲート電極）
１３ 不純物導入用表面酸化膜
１４ ゲート電極パターニング用レジスト膜
１５ Ｎ型ソース領域
１６ 表面酸化膜
１７ 層間絶縁膜
１８ コンタクトホール
１９ Ｐ＋ボディコンタクト領域
２０ コンタクトホール開口用レジスト膜
２１ ソースメタル電極（ソースパッド）
２１ａ アルミニウム系ソースメタル電極層
２１ｂ バリアメタル層（ＴｉＷ膜）
２２ 裏面ドレインメタル電極
２３ ゲートパッド
２４ スクライブ領域
２５ ガードリング
２６ セル領域
３０ ドリフト領域
３１ ボロン拡散防止元素添加Ｎ型Ｓｉエピタキシャル領域
３１ａ １層目ボロン拡散防止元素添加Ｎ型Ｓｉエピタキシャル領域
３１ｂ ２層目ボロン拡散防止元素添加Ｎ型Ｓｉエピタキシャル領域
３４ ボロン拡散防止元素添加Ｐ型Ｓｉエピタキシャル領域
３４ａ １層目ボロン拡散防止元素添加Ｐ型Ｓｉエピタキシャル領域
３４ｂ ２層目ボロン拡散防止元素添加Ｐ型Ｓｉエピタキシャル領域
３５，３５ａ，３５ｂ ボロン注入用レジスト膜
５１ 減圧ＣＶＤ装置
５２ 石英チャンバ
５３ ウエハサセプタ
５４ ガス導入系
５５ ガス導入口
５６ ガス流
５７ 真空排気系
５８ ドライ粗引きポンプ
５９ メカニカルブースタ
６１ 加熱用ランプ
Ｄ ドリフト領域の厚さ
ＭＦＣ マスフローコントローラ
ＮＣ Ｎカラム領域
ＯＦ オリエンテーションフラット
ＰＣ Ｐカラム領域
ＰＤ Ｐカラム領域等の配向
Ｒ１，Ｒ２ セル部の一部を切り出し領域
ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６，ｔ７、ｔ８、ｔ９、ｔ１０、ｔ１１、ｔ１２ 炭素ソースガス流を開始又は停止等するタイミング
ＷＮ Ｎカラム領域の幅
ＷＰ Ｐカラム領域の幅
θ Ｎカラム領域の側面下部内角

Claims (20)

1. 以下を含むパワー系半導体装置：
   （ａ）第１の主面側のＮ型Ｓｉ単結晶基板表面領域及び第２の主面側のＳｉ単結晶基板裏面領域を有するシリコン単結晶基板；
   （ｂ）前記シリコン単結晶基板の前記第１の主面側から所定の深さに渡って前記Ｎ型シリコン単結晶基板内に、相互に平行になるように、前記第１の主面に沿って周期的に形成された板状形状を有する複数のＰ型シリコン系エピタキシャル領域、
   ここで、前記複数のＰ型シリコン系エピタキシャル領域は、これらの間の前記Ｎ型Ｓｉ単結晶基板表面領域とともに、スーパジャンクション構造を形成しており、
   更に、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域は、ボロン拡散抑制効果を有する元素が添加されている。
2. 前記１項のパワー系半導体装置において、前記複数のＰ型シリコン系エピタキシャル領域は、トレンチフィル方式によって形成されている。
3. 前記２項のパワー系半導体装置において、前記ボロン拡散抑制効果を有する元素の添加は、トレンチフィル方式によるエピタキシ成長時に行われている。
4. 前記３項のパワー系半導体装置において、前記ボロン拡散抑制効果を有する元素は、炭素である。
5. 前記４項のパワー系半導体装置において、前記パワー系半導体装置はパワーＭＯＳＦＥＴである。
6. 前記５項のパワー系半導体装置において、炭素の添加量は、０．０１から１アトミック％の範囲にある。
7. 前記６項のパワー系半導体装置において、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域は、その全領域に炭素が添加されている。
8. 前記６項のパワー系半導体装置において、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域は、それと前記シリコン単結晶基板との界面領域のみに炭素が添加されている。
9. 前記６項のパワー系半導体装置において、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域は、それと前記シリコン単結晶基板との界面領域を除き、その全体に炭素が添加されている。
10. 前記６項のパワー系半導体装置において、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域は、以下を含む：
    （ｂ１）前記シリコン単結晶基板との界面を覆うように形成された炭素非添加界面領域；
    （ｂ２）前記炭素非添加界面領域の内面を覆うように形成された炭素添加領域；
    （ｂ３）前記炭素添加領域の内側の残余の部分を構成する炭素非添加内部領域。
11. 前記７項のパワー系半導体装置において、更に、以下を有する：
    （ｃ）前記第１の主面に沿って、その近傍を相互に平行に第１の方向に延びる複数のゲート電極、
    ここで、前記第１の方向と、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域の配向は、相互に平行である。
12. 前記１１項のパワー系半導体装置において、前記第１の主面の面方位は、ほぼ（１００）である。
13. 前記１２項のパワー系半導体装置において、前記複数のＰ型シリコン系エピタキシャル領域の各Ｐ型シリコン系エピタキシャル領域の配向は、前記シリコン単結晶基板の結晶方位である〈１１０〉方位と、ほぼ平行、または直交するように配置されている。
14. 前記１項のパワー系半導体装置において、前記ボロン拡散抑制効果を有する元素は、ゲルマニウムである。
15. 前記１４項のパワー系半導体装置において、ゲルマニウムの添加量は、５から３０アトミック％の範囲にある。
16. 以下を含むパワー系半導体装置：
    （ａ）第１の主面側のＮ型Ｓｉ単結晶基板表面領域及び第２の主面側のＳｉ単結晶基板裏面領域を有するシリコン単結晶基板；
    （ｂ）前記シリコン単結晶基板の前記第１の主面側から所定の深さに渡って前記Ｎ型シリコン単結晶基板内に、相互に平行になるように、前記第１の主面に沿って周期的に形成された板状形状を有する複数のＰ型シリコン系単結晶領域、
    ここで、前記複数のＰ型シリコン系単結晶領域は、これらの間の前記Ｎ型Ｓｉ単結晶基板表面領域とともに、スーパジャンクション構造を形成しており、
    更に、前記Ｎ型Ｓｉ単結晶基板表面領域および前記複数のＰ型シリコン系単結晶領域は、それらのほぼ全体にボロン拡散抑制効果を有する元素が添加されている。
17. 前記１７項のパワー系半導体装置において、前記Ｎ型Ｓｉ単結晶基板表面領域および前記複数のＰ型シリコン系単結晶領域は、マルチエピタキシ方式により形成されている。
18. 前記１７項のパワー系半導体装置において、前記ボロン拡散抑制効果を有する元素は、炭素である。
19. 前記１８項のパワー系半導体装置において、前記パワー系半導体装置はパワーＭＯＳＦＥＴである。
20. 前記１９項のパワー系半導体装置において、炭素の添加量は、０．０１から１アトミック％の範囲にある。

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