JP2011243859A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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朋宏 玉城
Yoshito Nakazawa
芳人 中沢
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Abstract

【課題】トレンチフィル方式による高耐圧＆低オン抵抗のパワーＭＯＳＦＥＴ等を作製するために、ガードリングの内側のチップ内部領域におけるスーパジャンクション構造の内部構造及び配置を種々変更したパワーＭＯＳＦＥＴ等の試作を繰り返したところ、スーパジャンクション構造の外端部に起因するソースドレイン耐圧不良が、散発した。
【解決手段】本願の一つの発明は、ドリフト領域のほぼ全面に渡りスーパジャンクション構造が導入されたパワー半導体素子を有する半導体装置であって、前記スーパジャンクション構造は、前記半導体装置を構成する半導体チップの端部のほぼ全面に渡って設けられているものである。
【選択図】図２

Description

本発明は、半導体装置（または半導体集積回路装置）および半導体装置（または半導体集積回路装置）の製造方法におけるチップ領域周辺レイアウト技術または高耐圧化技術に適用して有効な技術に関する。
日本特開２００７−１１６１９０号公報（特許文献１）または米国特許公開２００５−９８８２６号公報（特許文献２）には、マルチエピタキシ方式やトレンチ絶縁膜埋め込み方式（トレンチ内イオン注入方式）で製造されるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のセル領域周辺レイアウトに関して、種々の構造が開示されている。たとえば、Ｐ−リサーフ領域、トレンチ絶縁膜埋め込み方式による垂直配列の直線状周辺Ｐ型ドリフト領域および分割された垂直/平行配列の直線状周辺Ｐ型ドリフト領域等である。
日本特開２００１−２９８１９０号公報（特許文献３）または米国特許公開２００１−２８０８３号公報（特許文献４）には、マルチエピタキシ方式で製造されるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップレイアウトに関して、チップの外端部近傍まで、スーパジャンクション構造を形成し、最外週部をＰ型カラム領域やＮ型カラム領域とは異なるＮ型高濃度の低抵抗囲繞領域とすることにより、周辺からのリークを防止する技術が開示されている。
日本特開２００６−３２４４３２号公報（特許文献５）には、トレンチフィル方式で製造されるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップレイアウトに関して、チップの外端部近傍まで、スーパジャンクション構造を形成し、最外週部をＰ型カラム領域やＮ型カラム領域とは異なるＮ型高濃度の低抵抗囲繞領域とすることにより、周辺からのリークを防止する技術が開示されている。
特開２００７−１１６１９０号公報 米国特許公開２００５−９８８２６号公報 特開２００１−２９８１９０号公報 米国特許公開２００１−２８０８３号公報 特開２００６−３２４４３２号公報
パワーＭＯＳＦＥＴ等のドリフト領域に関して、従来のシリコンリミット（Ｓｉｌｉｃｏｎ Ｌｉｍｉｔ）による制約を回避して、オン抵抗の低い高耐圧ＦＥＴ等の開発が重要な課題となっている。そのため、ドリフト領域に比較的高濃度のスラブ（Ｓｌａｂ）状のＮ型カラム領域およびＰ型カラム領域を交互に有するスーパジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造を導入する方法が種々開発されている。このスーパジャンクション構造を導入する方式は、大まかに言って３種類の方式、すなわち、マルチエピタキシャル方式、トレンチ絶縁膜埋め込み方式、および、トレンチフィル方式（トレンチフィリング方式またはトレンチエピタキシャル埋め込み方式）がある。これらのうち、エピタキシャル成長とイオン注入を多数回繰り返すマルチエピタキシャル方式はプロセスおよび設計の自由度が高い分、工程が複雑になるため高コストである。トレンチ絶縁膜埋め込み方式は、トレンチに斜めイオン注入した後、トレンチをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜で埋め込むものであり、プロセス的にはより単純であるが、トレンチの面積分だけ面積的に不利となる。
これらに対して、トレンチフィル方式は埋め込みエピタキシャル成長の成長条件の制約のためにプロセスおよび設計の自由度が比較的低いが、工程が単純であるというメリットがある。そこで、本願発明者らは、トレンチフィル方式による高耐圧＆低オン抵抗等に関して、パワーＭＯＳＦＥＴ等のデバイス構造および量産上の問題を検討したところ、以下のような問題があることが明らかとなった。すなわち、スーパジャンクション構造では、本体セル部（活性領域）の濃度が比較的高濃度となるため、従来型の周辺ターミネーション構造（Ｊｕｎｃｔｉｏｎ Ｅｄｇｅ Ｔｅｒｍｉｎａｔｉｏｎ Ｓｔｒｕｃｔｕｒｅ）またはリサーフ構造（Ｒｅｓｕｒｆ Ｓｔｒｕｃｔｕｒｅ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）によってセル部と同等以上の耐圧を周辺部（周辺領域、接合終端領域）で確保することは困難となることである。
そこで、ガードリングの内側のチップ内部領域におけるスーパジャンクション構造の内部構造及び配置を種々変更したパワーＭＯＳＦＥＴ等の試作を繰り返したところ、スーパジャンクション構造の外端部に起因するソースドレイン耐圧不良が、散発した。この不良チップを解析したとこと、最外周のＰ型カラム領域６の表面に窪みがあり、そこを起点として、チップの内部へ向けて、斜め下方へ、おおよそ、４５度程度の角度で、結晶欠陥が２０から３０マイクロメートル程度に渉って延びていることが明らかとなった。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、高耐圧＆低オン抵抗の固体能動素子等の半導体装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、ドリフト領域のほぼ全面に渡りスーパジャンクション構造が導入されたパワー半導体素子を有する半導体装置であって、前記スーパジャンクション構造は、前記半導体装置を構成する半導体チップの端部のほぼ全面に渡って設けられているものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、ドリフト領域のほぼ全面に渡りスーパジャンクション構造が導入されたパワー半導体素子を有する半導体装置であって、前記スーパジャンクション構造は、前記半導体装置を構成する半導体チップの端部のほぼ全面に渡って設けられているので、最外周のＰ型カラム領域の表面に窪み等の欠陥の発生を防止することができる。
本願の第１の実施の形態の半導体装置（２次元リサーフ構造の基本形）の一例であるパワーＭＯＳＦＥＴのデバイスチップ上面電極等の概略レイアウト図である。 図１から上面のアルミニウム系メタル電極等を取り除いて、半導体基板上の不純物領域のレイアウトを見やすくしたデバイスチップ上面不純物領域等の模式レイアウト図である。 図２のチップコーナ切り取り領域Ｒ１のデバイスチップ上面不純物領域等の部分拡大模式レイアウト図である。 図３のＸ−Ｘ’断面に対応するチップ断面図である。 図３に対応するウエハ上のチップ領域のコーナ部及びその周辺のウエハ上面不純物領域等の部分拡大模式レイアウト図である。 図５のＸ−Ｘ’断面（この図では、隣接チップ領域の手前まで示す）に対応するウエハ断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ型カラム用トレンチ形成用ハードマスク膜成膜工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ型カラム用トレンチ形成用ハードマスク膜パターニング工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ型カラム用トレンチ形成工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ型埋め込みエピタキシャル成長工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（平坦化工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ−型表面リサーフ領域導入工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（フィールド絶縁膜エッチング工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ型ボディ領域導入工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（ゲート電極形成工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｎ＋ソース領域導入工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（層間絶縁膜成膜工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（ボディコンタクトホール形成工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ＋ボディコンタクト領域導入工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（上面メタル電極形成工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（ファイナルパッシベーション形成、バックグラインディング、及び下面メタル電極形成工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（ダイシング工程）のウエハ部分断面図である。 本願の第１の実施の形態の半導体装置の製造方法等におけるウエハの結晶方位等を説明するためのウエハ全体上面図である。 本願の第１の実施の形態の半導体装置の製造方法等におけるウエハの結晶方位等とトレンチの各面の関係を説明するためのウエハ部分断面図（図９のウエハ断面切り取り領域Ｒ２に対応）である。 本願の第１の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトに関する変形例１（２次元リサーフ構造）を説明するための図３に対応するデバイスチップ上面不純物領域等の部分拡大模式レイアウト図である。 本願の第１の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトに関する変形例２（３次元リサーフ構造）を説明するための図３に対応するデバイスチップ上面不純物領域等の部分拡大模式レイアウト図である。 本願の第２の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）を説明するための図５に対応するウエハ上のチップ領域のコーナ部及びその周辺のウエハ上面不純物領域等の部分拡大模式レイアウト図である。 図２７のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハ断面図である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有し、パワー系半導体素子が形成された半導体基板；
（ｂ）前記半導体基板の前記第１の主面側に設けられた前記パワー系半導体素子の第１の電極；
（ｃ）前記半導体基板の前記第１の主面側の表面内に設けられ、第１導電型を有する前記パワー系半導体素子のドリフト領域；
（ｄ）前記ドリフト領域のほぼ全面に渡り形成されたスーパジャンクション構造、
ここで、前記スーパジャンクション構造は、前記半導体基板の端部のほぼ全面に渡って設けられている。
２．前記１項の半導体装置において、前記スーパジャンクション構造は、前記半導体基板の外部側面に達している。
３．前記１または２項の半導体装置において、更に、以下を含む：
（ｅ）前記半導体基板の前記第１の主面上に、その外周に沿って周回するように設けられたガードリング。
４．前記１から３項のいずれか一つの半導体装置において、前記スーパジャンクション構造は、平面的に見て、前記第１の主面のほぼ全面に設けられている。
５．前記３または４項の半導体装置において、前記スーパジャンクション構造は、前記ガードリングの外部にも形成されている。
６．前記１から５項のいずれか一つの半導体装置において、前記パワー系半導体素子は、パワーＭＯＳＦＥＴである。
７．前記１から５項のいずれか一つの半導体装置において、前記パワー系半導体素子は、縦型パワーＭＯＳＦＥＴである。
８．前記１から７項のいずれか一つの半導体装置において、前記スーパジャンクション構造は、エピタキシトレンチフィリング方式により形成されたものである。
９．以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有し、パワー系半導体素子が形成された半導体基板；
（ｂ）前記半導体基板の前記第１の主面側に設けられた前記パワー系半導体素子の第１の電極；
（ｃ）前記半導体基板の前記第１の主面側の表面内に設けられ、第１導電型を有する前記パワー系半導体素子のドリフト領域；
（ｄ）前記半導体基板の前記第１の主面側の表面領域であって、平面的に見て、前記第１の主面の内部領域に設けられた前記パワー系半導体素子のセル領域；
（ｅ）前記半導体基板の前記第１の主面側の前記表面領域であって、平面的に見て、前記セル領域を取り囲むように、その周辺に設けられたセル領域周辺不純物ドープ領域；
（ｆ）前記半導体基板の前記第１の主面上であって、その周辺領域に、前記セル領域周辺不純物ドープ領域を取り囲むように、設けられたガードリング；
（ｇ）平面的に見て、前記ガードリングの外周よりも内側の前記ドリフト領に形成されたスーパジャンクション構造、
ここで、前記スーパジャンクション構造の外端は、前記セル領域周辺不純物ドープ領域の外周よりも、４０マイクロメートル以上、外側まで延在している。
１０．前記９項の半導体装置において、前記セル領域周辺不純物ドープ領域は、表面リサーフ領域である。
１１．前記９または１０項の半導体装置において、前記スーパジャンクション構造は、エピタキシトレンチフィリング方式により形成されたものである。
１２．前記９から１１項のいずれか一つの半導体装置において、前記パワー系半導体素子は、パワーＭＯＳＦＥＴである。
１３．前記９から１２項のいずれか一つの半導体装置において、前記パワー系半導体素子は、縦型パワーＭＯＳＦＥＴである。
１４．以下の工程を含む半導体装置の製造方法：
（ａ）第１の主面及び第２の主面を有する半導体ウエハの前記第１の主面のほぼ全面にスーパジャンクション構造を形成する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面に、各々がパワー系半導体素子に対応し、相互にスクライブラインで隔離された複数の半導体チップ領域を形成する工程；
（ｃ）前記工程（ｂ）の後、前記半導体ウエハを前記スクライブラインで分離することによって、個々の半導体チップ領域に分割する工程。
１５．前記１４項の半導体装置の製造方法において、前記スーパジャンクション構造の形成は、エピタキシトレンチフィリング方式により実行される。
１６．前記１４または１５項の半導体装置の製造方法において、前記パワー系半導体素子は、パワーＭＯＳＦＥＴである。
１７．前記１４から１６項のいずれか一つの半導体装置の製造方法において、前記スーパジャンクション構造は、前記複数の半導体チップ領域のほぼ全面、および前記スクライブライン内のほぼ全面に形成される。
１８．前記１４から１７項のいずれか一つの半導体装置の製造方法において、前記複数の半導体チップ領域の各々の半導体チップ領域内の周辺領域には、ガードリングが設けられている。
１９．前記１４から１８項のいずれか一つの半導体装置の製造方法において、前記スクライブライン内には、前記スーパジャンクション構造が形成されない位置合わせパターン形成領域がある。
２０．前記１４，１５，および１７から１９項のいずれか一つの半導体装置の製造方法において、前記パワー系半導体素子は、縦型パワーＭＯＳＦＥＴである。
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。本願では、パワー系半導体素子を対象とするが、「パワー系半導体素子」とは、主に、５ワット以上の電力を取り扱う各種半導体素子、たとえば、パワーＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、パワーダイオード、これらのうち少なくとも一つを含む複合素子等を指す。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラム領域を平行に等間隔を置いて形成されたものについて説明する。従って、「スーパジャンクション構造がチップ側面に露出している」というときは、Ｐ型カラム領域が露出している場合のみを言うのではなく、Ｐ型カラム領域またはＮ型カラム領域として作用している領域がチップ側面に露出していることをいう。
スーパジャンクション構造について、「配向」とは、そのスーパジャンクション構造を構成するＰ型カラムまたはＮ型カラムをチップの主面に対応して二次元的に見た場合（チップまたはウエハの主面に平行な面において）の長手方向を指す。
本願においては、パワーＭＯＳＦＥＴ等のパワー系半導体装置がオン状態のとき電流通路となるエピタキシ層部分のみでなく、パワー系半導体装置がオフ状態のときに、逆方向耐圧を保持することに寄与する周辺のエピタキシ層部分（Ｐ型カラム領域およびＮ型カラム領域を含めて）を含めて、ドリフト領域と呼ぶ。
本願において、リサーフ（Ｒｅｓｕｒｆ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ ）構造またはジャンクションエッジターミネーション（Ｊｕｎｃｔｉｏｎ Ｅｄｇｅ Ｔｅｒｍｉｎａｔｉｏｎ）構造に関して、ジャンクションエッジエクステンション（Ｊｕｎｃｔｉｏｎ Ｅｄｇｅ Ｅｘｔｅｎｓｉｏｎ）または表面リサーフ領域（具体的には「Ｐ−型リサーフ領域」）とは、ドリフト領域の表面領域に形成され、チャネル領域を構成するＰ型ボディ領域（Ｐ型ウエル領域）の端部に連結した同一導電型でそれよりも不純物濃度の低い領域を言う。通常、セル部を取り巻くようにリング状に形成される。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
ここに示す例は、耐圧が数百ボルト程度のものを例にとり説明する。以下の例では、一例として数百ボルト程度（たとえば６００ボルト）の耐圧の製品を例にとり説明する。
なお、スーパージャンクション構造を利用したパワーＭＯＳＦＥＴについて開示した先行特許出願としては、たとえば日本特願第２００９−２６３６００号（日本出願日２００９年１１月１９日）、日本特願第２０１０−８１９０５号（日本出願日２０１０年３月３１日）、日本特願第２０１０−１０９９５７号（日本出願日２０１０年５月１２日）等がある。
１．本願の第１の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）の説明（主に図１から図６）
この例では、シリコン系半導体基板に作られたプレーナ型バーティカルパワーＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）であって、ソースドレイン耐圧６００ボルト程度のものに例をとり具体的に説明する（プレーナ型パワーＭＯＳＦＥＴについては、以下のセクションでも同じ）が、その他の耐圧値を有するパワーＭＯＳＦＥＴその他のデバイス（パワー系半導体素子）にも適用できることは言うまでもない。
図１は本願の第１の実施の形態の半導体装置（２次元リサーフ構造の基本形）の一例であるパワーＭＯＳＦＥＴのデバイスチップ上面電極等の概略レイアウト図である。図２は図１から上面のアルミニウム系メタル電極等を取り除いて、半導体基板上の不純物領域のレイアウトを見やすくしたデバイスチップ上面不純物領域等の模式レイアウト図である。図３は図２のチップコーナ切り取り領域Ｒ１のデバイスチップ上面不純物領域等の部分拡大模式レイアウト図である。図４は図３のＸ−Ｘ’断面に対応するチップ断面図である。図５は図３に対応するウエハ上のチップ領域のコーナ部及びその周辺のウエハ上面不純物領域等の部分拡大模式レイアウト図である。図６は図５のＸ−Ｘ’断面（この図では、隣接チップ領域の手前まで示す）に対応するウエハ断面図である。これらに基づいて、本願の第１の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）を説明する。
先ず、図１に基づいて、チップの全体レイアウト（上面電極レイアウト）から説明する。図１に示すように、チップ２（チップ領域、ここでは一例として3ミリメートル角のものについて説明する）の周辺部には、ガードリング１１が設けられており、その内側には、ゲートメタル電極３０（メタルゲートパッド）が設けられている。チップ２の中央部は、ソースメタル電極１４（メタルソースパッド）が占有しており、ソースメタル電極１４の下のほとんどの部分には、アクティブセル領域３が形成されている。また、チップ（半導体基板）の上面１ａの内、ソースパッド開口１７、ゲートパッド開口４９およびチップ周辺開口２２（チップ側面２０と上面１ａの境界から一定幅の環状領域）以外の部分は、ファイナルパッシベーション膜１３に覆われている。更に、アクティブセル領域３の周辺には環状のＰ−型表面リサーフ領域８が設けられており、アクティブセル領域３とＰ−型表面リサーフ領域８を併せた領域がチップ内部領域４であり、それよりも外側の領域が、チップ周辺領域５である。このチップ周辺領域５の内、ガードリング１１よりの外側の領域が、チップ端部１０である。なお、チップコーナ切り取り領域Ｒ１（図２に関しても同じ）の詳細は、図３において説明する。
次に、図２に基づいて、チップ２の上面１ａの拡散構造（不純物ドープ領域）のレイアウトを説明する。図２に示すように、チップ２の上面１ａの中央部に左端から右端まで、ほぼ同一の幅と長さを有する複数の縦長の帯状領域が、ほぼ同一の間隔を置いて、周期的に設けられえている。また、この縦長の帯状領域が敷き詰められていないチップ２の上面１ａの上下領域には、縦長の帯状領域とほぼ同一の幅、間隔を有する複数の横長の帯状領域が、周期的に設けられえている（複数の横長の帯状領域の個々のものは、相互にほぼ同一の長さを有する）。これらの縦長の帯状領域および横長の帯状領域は、Ｐ型カラム領域６である。なお、アクティブセル領域３の内部にあり、内部に多数の縦長開口を有するほぼ正方形の図形はポリシリコンゲート電極９である。これらより、Ｐ型カラム領域６がチップ２のほぼ全面に設けられており、ガードリング１１の外側にまで設けられている。従って、少なくとも一部のＰ型カラム領域６はチップ側面２０に達している（図３等参照）。
次に、図３に、図２のチップコーナ切り取り領域Ｒ１の詳細レイアウトを示す。図３に示すように、アクティブセル領域３内には、パワーＭＯＳＦＥＴ（パワー系半導体素子）のポリシリコンゲート電極９が配置されており、その開口の中には、Ｐ＋ボディコンタクト領域１５（ソースコンタクト）が設けられている。アクティブセル領域３の外周部は、チャネル領域等を構成する環状のＰ型ボディ領域７（Ｐ型ウエル領域）となっている。アクティブセル領域３の外部には、境を接して、それを取り巻くように、Ｐ−型表面リサーフ領８が設けられている。先に説明したように、Ｎ型エピタキシャル層１ｅ（ドリフト領域）には、Ｐ型カラム領域６がほぼ一定の間隔で、ほぼ全面に敷き詰められている。Ｐ型カラム領域６の間のＮ型エピタキシャル層１ｅはＮ型カラム領域４０として作用し、Ｐ型カラム領域６とＮ型カラム領域４０とで、スーパジャンクション構造を構成している。図２及び図３からわかるように、スーパジャンクション構造は、ほぼ全周において、チップ２の側面に達している。また、スーパジャンクション構造は、ガードリング１１の外部にも設けられている。
次に、図３のＸ−Ｘ’断面を図４に示す。図４に示すように、たとえば、Ｎ＋シリコン単結晶基板１ｓの下面には、裏面メタル膜４２（ドレイン電極）が設けられており、Ｎ＋シリコン単結晶基板１ｓの上面には、Ｎ型シリコンエピタキシャル層１ｅが形成されている。Ｎ型シリコンエピタキシャル層１ｅには、複数のＰ型カラム領域６が埋め込まれており、Ｐ型カラム領域６の間が、Ｎ型カラム領域４０として作用して、両者でスーパジャンクション構造のドリフト領域を構成している。アクティブセル領域３におけるドリフト領域（Ｎ型エピタキシャル層１ｅ）の表面領域には、Ｐ型ボディ領域７が形成されており、その表面には、Ｐ＋ボディコンタクト領域１５およびＮ＋ソース領域２１が設けられている。チップ内部領域４のアクティブセル領域３以外の部分におけるドリフト領域（Ｎ型エピタキシャル層１ｅ）の表面領域には、Ｐ−型表面リサーフ領域８が設けられており、一対のＮ＋ソース領域２１上のＮ型エピタキシャル層１ｅの表面上には、ゲート絶縁膜１９を介して、ポリシリコンゲート電極９が設けられている。Ｐ型ボディ領域７の外端からチップ端部１０近傍までは、フィールド絶縁膜１６によって覆われており、ポリシリコンゲート電極９上および半導体基板１の上面１ａの主要部は、酸化シリコン膜系の層間絶縁膜２５で被覆されている。チップ周辺領域５における半導体基板１の上面１ａには、チップエッジ部のＮ＋ソース対応領域１８（チャンネルストップ領域）およびチップエッジ部のＰ＋ボディコンタクト対応領域（最外周Ｐ＋領域）１２が設けられている。また、層間絶縁膜２５上には、たとえば、アルミニウム系金属膜で作られたメタルソースパッド１４（ソースメタル電極）およびガードリング（メタルガードリング）１１が設けられており、更にその上には、ファイナルパッシベーション膜１３が設けられている。スーパジャンクション構造は、これらに示すように、チップ２の側面２０にまで達している。
次に、図５（図３に示したチップ領域２、２ａの右上コーナ部およびその外部周辺領域を示す）および図６（図５のＸ−Ｘ’断面に対応するウエハ部分断面である。ただし、図４と異なり、ファイナルパッシベーション膜形成前の状態を示す）に基づいて、図４に対応する領域をウエハ上に移して、その周辺も含めて説明する。図５及び図６に示すように、チップ領域２ａの右上コーナ部は、Ｘ方向スクライブ領域３８ｘ（スクライブライン）およびＹ方向スクライブ領域３８ｙ（スクライブライン）を挟んで、チップ領域２ｂ，２ｃ，２ｄと隣接しており、たとえば、Ｘ方向スクライブ領域３８ｘおよびＹ方向スクライブ領域３８ｙの交差領域には、Ｐ型カラム領域６と後の工程の位置合わせを行うための位置合わせターゲットパターン領域３９（位置合わせパターン形成領域）が設けられている。スーパジャンクション構造は、この位置合わせパターン形成領域３９以外のウエハ１の表側主面１ａ（デバイス面または第１の主面）のほぼ全ての領域に渡り形成されている。スクライブライン３８ｘ、３８ｙの端部は、チップ領域の実際の外端３５に対応しているので、マスクパターン上のチップ領域の外端３４よりも若干外側となっている。
なお、位置合わせターゲットパターン領域３９は、スクライブライン３８上であれば、どこでも良いが、スクライブライン３８の交差領域に設けた場合は、そこからチップ領域２への欠陥のアクセスがもっとも困難になるというメリットがある。
２．本願の第１の実施の形態の半導体装置の製造方法におけるウエハプロセス等の説明（主に図７から図２２）
このセクションでは、セクション１の構造に対応するプロセスを説明するが、他の構造においても、これらの工程は基本的に共通しているので、他の構造については、以下の記載を繰り返さない。
図７は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ型カラム用トレンチ形成用ハードマスク膜成膜工程）のウエハ部分断面図である。図８は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ型カラム用トレンチ形成用ハードマスク膜パターニング工程）のウエハ部分断面図である。図９は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ型カラム用トレンチ形成工程）のウエハ部分断面図である。図１０は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ型埋め込みエピタキシャル成長工程）のウエハ部分断面図である。図１１は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（平坦化工程）のウエハ部分断面図である。図１２は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ−型表面リサーフ領域導入工程）のウエハ部分断面図である。図１３は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（フィールド絶縁膜エッチング工程）のウエハ部分断面図である。図１４は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ型ボディ領域導入工程）のウエハ部分断面図である。図１５は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（ゲート電極形成工程）のウエハ部分断面図である。図１６は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｎ＋ソース領域導入工程）のウエハ部分断面図である。図１７は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（層間絶縁膜成膜工程）のウエハ部分断面図である。図１８は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（ボディコンタクトホール形成工程）のウエハ部分断面図である。図１９は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（Ｐ＋ボディコンタクト領域導入工程）のウエハ部分断面図である。図２０は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（上面メタル電極形成工程）のウエハ部分断面図である。図２１は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（ファイナルパッシベーション形成、バックグラインディング、及び下面メタル電極形成工程）のウエハ部分断面図である。図２２は本願の第１の実施の形態の半導体装置の製造方法に関し、図５のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハプロセス中（ダイシング工程）のウエハ部分断面図である。これらに基づいて、本願の第１の実施の形態の半導体装置の製造方法におけるウエハプロセス等を説明する。
まず、図７に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ＋シリコン単結晶基板１ｓ（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さ４５マイクロメートル程度のリンドープＮエピタキシャル層１ｅ（ドリフト領域、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成した半導体ウエハ１を準備する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜３１を形成する。
続いて、図８に示すように、このＰ型カラム用トレンチ形成用ハードマスク膜３１を、たとえば、通常のリソグラフィにより、パターニングする。このとき、パターニングされたハードマスク膜３１の幅は、たとえば、６マイクロメートル程度であり、その間隔は、たとえば、４マイクロメートル程度である。
次に、図９に示すように、Ｐ型カラム用トレンチ形成用ハードマスク膜３１をマスクとして、Ｎエピタキシャル層１ｅ等をドライエッチング（エッチング用ガス雰囲気としては、たとえばアルゴン、酸素、ＳＦ６等からなる混合ガス雰囲気を例示することができる）することにより、Ｐ型カラム用トレンチ３２を形成する（エッチング深さは、トレンチが基板１ｓに達するような深さとする）。続いて、不要になったハードマスク膜３１を除去する。
次に、図１０に示すように、Ｐ型カラム用トレンチ３２に対して、埋め込みエピタキシャル成長を実行（このとき、たとえば、四塩化珪素、トリクロロシラン、ジクロロシラン、モノシラン等を原料ガスとする気相成長ガスを例示することができる）し、Ｐ型埋め込みエピタキシャル層３３（ドーパントはボロンで、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成する。
次に、図１１に示すように、平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ３２外のＰ型埋め込みエピタキシャル層３３を除去するとともに、半導体ウエハ１の表面１ａを平坦化する。なお、ここでは、図１１のようなスーパジャンクション構造は、トレンチフィル方式のほか、マルチエピタキシャル方式で形成してもよい。
次に、図１２に示すように、半導体ウエハ１の表面１ａのほぼ全面に熱酸化により、シリコン酸化膜１６を形成し、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜５０を形成する。続いて、Ｐ−型リサーフ領域導入用レジスト膜５０をマスクとして、イオン注入（たとえばボロン）により、Ｐ−型表面リサーフ領域８を導入する。その後、不要になったレジスト膜５０を全面除去する。
次に、図１３に示すように、フィールド酸化膜１６上に、リソグラフィによりフィールド絶縁膜加工用レジスト膜２６を形成し、それをマスクとして、チップ端部、アクティブセル領域等を露出させる。その後、不要になったレジスト膜２６を全面除去する。
次に、図１４に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりＰ型ボディ領域導入用レジスト膜２７を形成し、それをマスクとして、イオン注入（ドーパントは、ボロン）により、Ｐ型ボディ領域７を導入する。このイオン注入は、たとえば、以下のような２ステップで実行する。第１ステップとして、たとえば２００ｋｅＶ、１０１３/ｃｍ２オーダで注入を行い、続いて、第２ステップとして、たとえば７５ｋｅＶ、１０１２/ｃｍ２オーダで注入を実行する。その後、不要になったレジスト膜２７を全面除去する。
なお、ここで用いた非自己整合Ｐ型ボディ領域導入プロセスによれば、ドーピングの時点で、すでに、たとえば、１マイクロメートルほど、ゲート電極となるべき部分に入り込んでいるので、後の熱処理負担を軽減することができ、その結果、スーパジャンクションの不純物分布の不所望な変化を低減することができる。しかし、副作用として、Ｐ型ボディ領域７の深さが浅くなる結果、耐圧が低下することがある。このため、前記のように、Ｐ型ボディ領域１２のイオン注入を２ステップとすることにより、このような問題を回避している。
このように、第２導電型のＰ型ボディ領域７の導入を、ゲートポリシリコン膜の形成より前に実行すると、ゲートの幅及び位置によって導入部分が制限されないので、最適な位置に導入することができ、後の熱処理負担を低減できるほか、後続の熱処理（ゲートポリシリコン膜の形成等を含む）を共用することが可能となる。なお、この非自己整合Ｐ型ボディ領域導入プロセスは、スーパジャンクションを形成するベースとなる通常エピタキシ層が、多層のほか、単層の場合にも同様に適用できる。
次に、図１５に示すように、半導体ウエハ１の表面１ａに熱酸化（たとえば、摂氏９５０度でのウエット酸化）により、ゲート酸化膜１９（膜厚は、たとえば、５０から２００ｎｍ程度）を形成する。つづいて、ゲートポリシリコン膜１１（膜厚は、たとえば、２００から８００ｎｍ程度）をたとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。更に続いて、ドライエッチングによりゲート電極９をパターニングする。
次に、図１６に示すように、リソグラフィによりＮ＋ソース領域導入用レジスト膜２８を形成し、それをマスクとして、イオン注入（たとえば砒素）により、Ｎ＋ソース領域２１、チップエッジ部のN＋型チャネルストッパ領域１８等を導入する（ドーパントは、たとえば砒素であり、ドーズ量としては、たとえば１０１５/ｃｍ２のオーダ程度であり、打ち込みエネルギとしては、たとえば、４０ｋｅＶ程度を例示することができる）。その後、不要になったレジスト膜２８を全面除去する。
次に、図１７に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜２５（層間絶縁膜）をＣＶＤ等により成膜する（上方にＳＯＧ膜を重ねて平坦化してもよい）。層間絶縁膜２５としては、ＰＳＧ膜のほか、ＢＰＳＧ，ＴＥＯＳ膜、ＳｉＮ膜、その他、または、これらの複合膜を適用することができる。また、層間絶縁膜２５の全膜厚としては、たとえば、９００ｎｍ程度を例示することができる。
次に、図１８に示すように、半導体ウエハ１の表面１ａ上に、ソースコンタクトホール開口用レジスト膜を形成し、それをマスクとして、ドライエッチングにより、ソースコンタクトホール４１、チップエッジ開口等を開口する。続いて、不要になったレジスト膜を全面除去する。更に、パターニングされた層間絶縁膜２５をマスクとして、異方性ドライエッチングにより、基板表面をエッチング（たとえば、深さ０．３マイクロメートル程度）することにより、リセス領域を形成する。
次に、図１９に示すように、このリセス領域にイオン注入することにより、Ｐ＋型ボディコンタクト領域１５および最外周Ｐ＋型領域１２を形成する。このイオン注入条件としては、ドーパント：ＢＦ２，打ち込みエネルギ：３０ｋｅＶ程度、ドーズ量：１０１５/ｃｍ２のオーダ程度を例示することができる。
次に、図２０に示すように、ＴｉＷ等のバリアメタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極１４、ガードリング電極１１等を形成する。
次に、図２１に示すように、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜１３を上層に形成して、ソースパッド開口ソースパッド開口およびゲートパッド開口４９を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。続いて、バックグラインディングにより、ウエハの基板部分の厚さ（エピタキシ部分の厚さは製品品種ごとに大きく変動するので、エピタキシ部分を除いてウエハの基板部分の厚さを表示する）を、元のウエハの基板部分の厚さ、たとえば、９００マイクロメートル程度から、２００から２０マイクロメートル程度とする。更に、ウエハ１の裏面１ｂにスパッタリング成膜等により、裏面メタル電極４２を形成する。
次に、図２２に示すように、たとえば、ブレードダイシング等（レーザダイシング、レーザグルービング、または、これらとブレードダイシングの組み合わせによる方法でも良い）により、ウエハ１を各チップ領域２に分割する。
３．本願の第１の実施の形態の半導体装置の製造方法等におけるウエハの結晶方位等の説明（主に図２３および図２４）
このセクションでは、セクション１および２におけるシリコン単結晶ウエハ上のシリコンエピタキシ層における結晶欠陥の説明を明確にするために、前記実施の形態で使用したシリコン単結晶ウエハおよびシリコンエピタキシ層の面方位、結晶方位等について簡単に説明する。なお、本願に説明する各実施の形態は、ここに示した面方位、結晶方位等に限定されるものではないことは言うまでもない。本願で使用する面方位、結晶方位は、それらと等価な面及び方向を含む。
図２３は本願の第１の実施の形態の半導体装置の製造方法等におけるウエハの結晶方位等を説明するためのウエハ全体上面図である。図２４は本願の第１の実施の形態の半導体装置の製造方法等におけるウエハの結晶方位等とトレンチの各面の関係を説明するためのウエハ部分断面図（図９のウエハ断面切り取り領域Ｒ２に対応）である。これらに基づいて、本願の第１の実施の形態の半導体装置の製造方法等におけるウエハの結晶方位等を説明する。
図２３及び図２４に示すように、本願の各実施の形態では、主にウエハ１の表側主面１ａ（デバイス面または第１の主面）の面方位が（１００）で、且つ、ノッチ４６（オリエンテーションフラットでも良い）方向の結晶方位〈１１０〉（なお、デバイスによっては、結晶方位〈１００〉を使用する）である場合を例にとり説明する。Ｎチャネル型デバイスでは、電子移動度が大きい関係で、表側主面１ａを（１００）面とする場合が多い。ノッチ４６が結晶方位〈１１０〉であるときは、Ｐ型カラム埋め込み用トレンチ３２の側面は、（１１０）面となる。このような状況では、表面の窪みに端を発する線状欠陥の走行方向である〈１１０〉方向は、ほぼ図２３及び図２４の各矢印の方向となる。
一般に、半導体装置のウエハ工程においては、ウエハ１の表側主面１ａ上に、縦横のスクライブラインによって相互に隔離された多数の（一般に複数個であるが、平均的には、十数個から数千程度）のチップ領域２をほぼマトリクス状に形成し、その後、ダイシング等により、スクライブラインにそって、切断溝または線状の変質層の形成により、個々のチップに分離する。
４．本願の第１の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトに関する変形例１（２次元リサーフ構造）の説明（主に図２５）
このセクションで説明する例は、図３のＰ型カラム領域レイアウト（アクティブセル領域３より外側の領域におけるレイアウト）、すなわち、スーパジャンクション構造レイアウトの変形例である。基本的に、２次元リサーフ構造（耐圧を保持する空乏層の延びる次元がチップの中心から各辺への法線方向とチップの厚さ方向の２次元である）であり点は同じである。
図２５は本願の第１の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトに関する変形例１（２次元リサーフ構造）を説明するための図３に対応するデバイスチップ上面不純物領域等の部分拡大模式レイアウト図である。これに基づいて、本願の第１の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトに関する変形例１（２次元リサーフ構造）を説明する。
図２５に示すように、チップコーナ部において、Ｐ型カラム領域レイアウトの対象性を高めることによって、この部分での耐圧の低下を防ぐ構造となっている。
なお、ここに説明した以外の部分は、セクション１から３に説明したところと同じである。
５．本願の第１の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトに関する変形例２（３次元リサーフ構造）の説明（主に図２６）
このセクションで説明する例は、図３のＰ型カラム領域レイアウト（アクティブセル領域３より外側の領域におけるレイアウト）、すなわち、スーパジャンクション構造レイアウトの変形例である。しかし、図３および図２５の例と異なり、３次元リサーフ構造（耐圧を保持する空乏層の延びる次元がチップの中心から各辺への法線方向、それに直交する方向、およびチップの厚さ方向の３次元である）となっている。
図２６は本願の第１の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトに関する変形例２（３次元リサーフ構造）を説明するための図３に対応するデバイスチップ上面不純物領域等の部分拡大模式レイアウト図である。これに基づいて、本願の第１の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造の平面レイアウトに関する変形例２（３次元リサーフ構造）を説明する。
図２６に示すように、アクティブセル領域３とチップの各辺との間の領域において、Ｐ型カラム領域６がチップの中心から各辺への法線方向に配置されている。
なお、チップコーナ部においては、セクション４と同様に、種々の対象性を高める変形が可能である。また、ここに説明した以外の部分は、セクション１から４に説明したところと同じである。
６．本願の第２の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）の説明（主に図２７および図２８）
本願の第１の実施では、マスクパターン上のチップ領域の外端３４を超えて、スーパジャンクション構造をチップ領域２のほぼ全面に配置しているが、このセクションの例では、スーパジャンクション構造の外端４５と、耐圧に密接に関与するセル領域周辺不純物ドープ領域８の外周８ｐとを一定距離以上、隔離することとしたものである。
なお、全体構造、製法等を含め、以下に説明するところ以外は、基本的にセクション１から５と同じであるので、それらの説明は繰り返さない。すなわち、以下では異なる部分のみを説明する。
図２７は本願の第２の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）を説明するための図５に対応するウエハ上のチップ領域のコーナ部及びその周辺のウエハ上面不純物領域等の部分拡大模式レイアウト図である。図２８は図２７のＸ−Ｘ’断面（隣接チップ領域のガードリングあたりまでを示す）に対応するウエハ断面図である。これらに基づいて、本願の第２の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）を説明する。
図２７及び図２８に示すように、スーパジャンクション構造の外端４５（最外部Ｐ型カラム領域の外側）と、耐圧に密接に関与するセル領域周辺不純物ドープ領域８（具体的には、たとえば、Ｐ−型表面リサーフ領域）の外周８ｐとを一定距離（隔離距離Ｌ）以上、隔離することとしたものである。ここで、隔離距離Ｌは、たとえば、４０マイクロメートル以上とすることができる。
線状欠陥４４は、スーパジャンクション構造の外端４５の近傍のＮ型エピタキシャル層１ｅ（第１導電型を有するドリフト領域）の上面から、大雑把に言って４５度前後の斜め下方向に最大３０マイクロメートル程度伸びるので、４０マイクロメートル以上も離れていれば、線状欠陥４４がＰ−型表面リサーフ領域の外周８ｐに到達することはないと考えられる。
このようにすることにより、スーパジャンクション構造をガードリングの外側に形成しなくてもよいこととなる。
７．各実施の形態に関する補足的説明及び考察（主に図５及び図２７を参照）
先に説明したスーパジャンクション構造の外端近傍のチップ表面に形成される窪みに連なる線状欠陥の正確な原因は不明であるが、トレンチフィル方式において、最外郭のＰ型カラム領域表面近傍に微細なシリコンの窪みが発生し、それに起因して、比較的サイズの大きな線状欠陥が派生的に成長することは明確である。従って、本願の第１の実施の形態では、（位置合わせパターン形成領域３９等のスクライブライン３８の一部を除き）マスクパターン上のチップ領域の外端３４を超えて、チップ領域の実際の外端３５に至るまで、製品領域に対応するウエハ上のほぼ全域にスーパジャンクション構造を配置することにより、窪みのできる位置をチップ領域２の外に追い出している。
一方、本願の第２の実施の形態では、耐圧に敏感に寄与するＰ−型表面リサーフ領域等のセル領域周辺不純物ドープ領域８（耐圧敏感構造）の外周８ｐから最外郭のＰ型カラム領域（スーパジャンクション構造の外端４５）までの距離を十分に確保することによって、線状欠陥が、耐圧敏感構造に達するのを防いでいる。
なお、必須ではないものの、セクション１からセクション６に示したように、Ｐ型カラム領域６の幅と間隔を同一の配向を有するスーパジャンクション内でほぼ同一とすると、トレンチフィルプロセスの埋め込み性が良好となるメリットがある。
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、プレーナー型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、トレンチ型ゲート構造にも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＰエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス、すなわち、ダイオード、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ、ＩＧＢＴ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。
１ ウエハ（または半導体基板）
１ａ ウエハ（または半導体基板）の表側主面（デバイス面または第１の主面）
１ｂ ウエハ（または半導体基板）の裏側主面（裏面または第２の主面）
１ｅ Ｎ型エピタキシャル層（第１導電型を有するドリフト領域）
１ｓ 高濃度基板層（Ｎ＋シリコン単結晶基板）
２，２ａ，２ｂ，２ｃ，２ｄ 半導体チップ（チップ領域）
３ アクティブセル領域
４ チップ内部領域
５ チップ周辺領域
６ Ｐ型カラム領域
７ Ｐ型ボディ領域（Ｐ型ウエル領域）
８ Ｐ−型表面リサーフ領域（セル領域周辺不純物ドープ領域）
８ｐ Ｐ−型表面リサーフ領域（セル領域周辺不純物ドープ領域）の外周
９ ポリシリコンゲート電極
１０ チップ端部
１１ ガードリング（メタルガードリング）
１１ｐ ガードリングの外周
１２ チップエッジ部のＰ＋ボディコンタクト対応領域（最外周Ｐ＋領域）
１３ ファイナルパッシベーション膜
１４ メタルソースパッド（ソースメタル電極又は第１の電極）
１５ Ｐ＋ボディコンタクト領域
１６ フィールド絶縁膜等
１７ ソースパッド開口
１８ チップエッジ部のＮ＋ソース対応領域（チャンネルストップ領域）
１９ ゲート絶縁膜
２０ チップ側面
２１ Ｎ＋ソース領域
２２ チップ周辺開口
２５ 層間絶縁膜
２６ フィールド絶縁膜加工用レジスト膜
２７ Ｐ型ボディ領域導入用レジスト膜
２８ Ｎ＋ソース領域導入用レジスト膜
２８ｘ Ｘ方向スクライブ領域
２８ｙ Ｙ方向スクライブ領域
２９ 位置合わせパターン形成領域
３０ メタルゲートパッド
３１ トレンチ形成用表面酸化膜または酸化シリコン膜
３２ Ｐ型カラム埋め込み用トレンチ
３３ Ｐ型埋め込みエピタキシ層
３４ マスクパターン上のチップ領域の外端
３５ チップ領域の実際の外端
３８ スクライブライン
３８ｘ Ｘ方向スクライブ領域（スクライブライン）
３８ｙ Ｙ方向スクライブ領域（スクライブライン）
３９ 位置合わせパターン形成領域
４０ Ｎ型カラム領域
４１ ボディコンタクトホール
４２ 裏面メタル膜（ドレイン電極）
４３ ダイシング溝
４４ 欠陥
４５ スーパジャンクション構造の外端
４６ ノッチ
４９ ゲートパッド開口
５０ Ｐ−型表面リサーフ領域導入用レジスト膜
Ｌ 隔離距離
Ｒ１ チップコーナ切り取り領域
Ｒ２ ウエハ断面切り取り領域

Claims (20)

  1. 以下を含む半導体装置：
    （ａ）第１の主面及び第２の主面を有し、パワー系半導体素子が形成された半導体基板；
    （ｂ）前記半導体基板の前記第１の主面側に設けられた前記パワー系半導体素子の第１の電極；
    （ｃ）前記半導体基板の前記第１の主面側の表面内に設けられ、第１導電型を有する前記パワー系半導体素子のドリフト領域；
    （ｄ）前記ドリフト領域のほぼ全面に渡り形成されたスーパジャンクション構造、
    ここで、前記スーパジャンクション構造は、前記半導体基板の端部のほぼ全面に渡って設けられている。
  2. 前記１項の半導体装置において、前記スーパジャンクション構造は、前記半導体基板の外部側面に達している。
  3. 前記２項の半導体装置において、更に、以下を含む：
    （ｅ）前記半導体基板の前記第１の主面上に、その外周に沿って周回するように設けられたガードリング。
  4. 前記３項の半導体装置において、前記スーパジャンクション構造は、平面的に見て、前記第１の主面のほぼ全面に設けられている。
  5. 前記４項の半導体装置において、前記スーパジャンクション構造は、前記ガードリングの外部にも形成されている。
  6. 前記５項の半導体装置において、前記パワー系半導体素子は、パワーＭＯＳＦＥＴである。
  7. 前記５項の半導体装置において、前記パワー系半導体素子は、縦型パワーＭＯＳＦＥＴである。
  8. 前記７項の半導体装置において、前記スーパジャンクション構造は、エピタキシトレンチフィリング方式により形成されたものである。
  9. 以下を含む半導体装置：
    （ａ）第１の主面及び第２の主面を有し、パワー系半導体素子が形成された半導体基板；
    （ｂ）前記半導体基板の前記第１の主面側に設けられた前記パワー系半導体素子の第１の電極；
    （ｃ）前記半導体基板の前記第１の主面側の表面内に設けられ、第１導電型を有する前記パワー系半導体素子のドリフト領域；
    （ｄ）前記半導体基板の前記第１の主面側の表面領域であって、平面的に見て、前記第１の主面の内部領域に設けられた前記パワー系半導体素子のセル領域；
    （ｅ）前記半導体基板の前記第１の主面側の前記表面領域であって、平面的に見て、前記セル領域を取り囲むように、その周辺に設けられたセル領域周辺不純物ドープ領域；
    （ｆ）前記半導体基板の前記第１の主面上であって、その周辺領域に、前記セル領域周辺不純物ドープ領域を取り囲むように、設けられたガードリング；
    （ｇ）平面的に見て、前記ガードリングの外周よりも内側の前記ドリフト領に形成されたスーパジャンクション構造、
    ここで、前記スーパジャンクション構造の外端は、前記セル領域周辺不純物ドープ領域の外周よりも、４０マイクロメートル以上、外側まで延在している。
  10. 前記９項の半導体装置において、前記セル領域周辺不純物ドープ領域は、表面リサーフ領域である。
  11. 前記１０項の半導体装置において、前記スーパジャンクション構造は、エピタキシトレンチフィリング方式により形成されたものである。
  12. 前記１１項の半導体装置において、前記パワー系半導体素子は、パワーＭＯＳＦＥＴである。
  13. 前記１１項の半導体装置において、前記パワー系半導体素子は、縦型パワーＭＯＳＦＥＴである。
  14. 以下の工程を含む半導体装置の製造方法：
    （ａ）第１の主面及び第２の主面を有する半導体ウエハの前記第１の主面のほぼ全面にスーパジャンクション構造を形成する工程；
    （ｂ）前記工程（ａ）の後、前記第１の主面に、各々がパワー系半導体素子に対応し、相互にスクライブラインで隔離された複数の半導体チップ領域を形成する工程；
    （ｃ）前記工程（ｂ）の後、前記半導体ウエハを前記スクライブラインで分離することによって、個々の半導体チップ領域に分割する工程。
  15. 前記１４項の半導体装置の製造方法において、前記スーパジャンクション構造の形成は、エピタキシトレンチフィリング方式により実行される。
  16. 前記１５項の半導体装置の製造方法において、前記パワー系半導体素子は、パワーＭＯＳＦＥＴである。
  17. 前記１６項の半導体装置の製造方法において、前記スーパジャンクション構造は、前記複数の半導体チップ領域のほぼ全面、および前記スクライブライン内のほぼ全面に形成される。
  18. 前記１７項の半導体装置の製造方法において、前記複数の半導体チップ領域の各々の半導体チップ領域内の周辺領域には、ガードリングが設けられている。
  19. 前記１８項の半導体装置の製造方法において、前記スクライブライン内には、前記スーパジャンクション構造が形成されない位置合わせパターン形成領域がある。
  20. 前記１９項の半導体装置の製造方法において、前記パワー系半導体素子は、縦型パワーＭＯＳＦＥＴである。
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