JP6161903B2 - パワーｍｏｓｆｅｔの製造方法 - Google Patents

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Description

本願は、半導体集積回路装置（または半導体装置）の製造方法に関し、たとえば、パワー系半導体装置の製造プロセスに適用することができるものである。
日本特開２０１０−１１８５３６号公報（特許文献１）は、パワー系半導体装置の製造プロセスにおけるスーパジャンクション形成用埋め込みエピタキシャル成長等に関するものである。そこには、第１の例に於いては、セル領域の全トレンチ間表面およびターゲット（Ｔａｒｇｅｔ）の周囲のシリコン基板の表面上に、酸化シリコン膜から構成されたキャップ膜を形成しておき、その状態で、埋め込みエピタキシャル成長を実行した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行う技術が開示されている。なお、この例では、ターゲットの周辺のキャップ膜を残すために、ＣＭＰによって、オーバエピタキシャル層の一部のみを除去し、その後、Ｓｉに対するドライエッチバックを実行することで、残りのオーバエピタキシャル層を除去している。一方、第２の例に於いては、酸化シリコン膜をマスクとして、トレンチを形成した後、ターゲットの周辺のリセス部に酸化シリコン膜から構成されたキャップ膜を残し、その状態で、埋め込みエピタキシャル成長を実行した後、ＣＭＰを行うことにより、オーバエピタキシャル層の全部を除去する技術が開示されている。
日本特開２０１１−２４９６３４号公報（特許文献２）は、パワー系半導体装置の製造プロセスにおけるスーパジャンクション形成用埋め込みエピタキシャル成長等に関するものである。そこには、スーパジャンクション形成用トレンチを形成し、酸化シリコン膜等のトレンチ加工用ハードマスク膜を全部残した状態で、埋め込みエピタキシャル成長を実行し、その後、表面の平坦化を行う技術が開示されている。ここで、表面の平坦化は、最初にトレンチ加工用ハードマスク膜をストッパとして、第１のＣＭＰ処理を実行した後、ウエットエッチング等により、ハードマスク膜を除去し、更にその後に、第２のＣＭＰ処理を実行するものである。
日本特開２００９−２２４６０６号公報（特許文献３）は、パワー系半導体装置の製造プロセスにおけるスーパジャンクション形成用埋め込みエピタキシャル成長等に関するものである。そこには、スーパジャンクション形成用トレンチを形成し、そのトレンチ加工用ハードマスク膜を全部除去した状態で、埋め込みエピタキシャル成長を実行した後、ＣＭＰを行う技術が開示されている。
特開２０１０−１１８５３６号公報 特開２０１１−２４９６３４号公報 特開２００９−２２４６０６号公報
埋め込みエピタキシャル成長には、基本的に、トレンチ加工用ハードマスクをほぼ全部残したままで、埋め込みエピタキシャル成長を実行する方法（「全面マスク残存方式」と呼ぶ）、トレンチ加工用ハードマスクをほぼ全部除去した状態で、埋め込みエピタキシャル成長を実行する方法（「全面マスク除去方式」と呼ぶ）および、これらの単純組み合わせ方式がある。
これらに関して、本願発明者等の検討により、以下のようなことが明らかになった。すなわち、全面マスク残存方式は、ウエハ内における埋め込みエピタキシャル成長の速度ばらつきが大きい場合にも、トレンチ加工用ハードマスクを研磨ストッパとして、研磨により、この厚さばらつきを吸収することができる。反面、埋め込みエピタキシャル成長のオーバグロス（Ｏｖｅｒｇｒｏｗｔｈ）層の厚さが大きくなると、トレンチ加工用ハードマスクとシリコン基板の熱膨張係数の差異により、表面近傍に結晶欠陥を生ずる。また、この結晶欠陥の深さは、オーバグロス層の厚さに比例して深くなる。
一方、全面マスク除去方式は、このような結晶欠陥は、原理的に発生しないが、埋め込みエピタキシャル成長で生じたウエハ面内の厚さばらつきを研磨により解消することが困難である。
更に、単純組み合わせ方式としては、たとえば、スクライブ領域にのみトレンチ加工用ハードマスクを残した状態で、埋め込みエピタキシャル成長を実行した後、トレンチ加工用ハードマスクをストッパとして研磨により１次平坦化し、更に、ドライエッチバックにより、２次平坦化する方法がある。しかし、この方法は、２次平坦化が、ドライエッチバックによるため、平坦化が十分に行えない等の問題がある。
また、他の単純組み合わせ方式としては、たとえば、スクライブ領域のリセス部にのみトレンチ加工用ハードマスクを残した状態で、埋め込みエピタキシャル成長を実行した後、トレンチ加工用ハードマスクをストッパとして研磨により、直接的に平坦化する方法がある。しかし、この方法は、スクライブ領域に、比較的大面積のリセス部を形成する等のプロセスを必要とする問題がある。
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一実施の形態の概要は、パワーＭＯＳＦＥＴの製造方法において、スクライブ領域のハードマスク残存領域にトレンチ加工用ハードマスク膜がある状態で、埋め込みエピタキシャル成長を実行した後、ハードマスク膜をストッパとして１次研磨し、その後、ハードマスク膜を除去した状態で、２次研磨を実行するものである。
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、前記本願の一実施の形態によれば、プロセスを複雑にすることなく、平坦性を確保しつつ、セル領域における結晶欠陥の発生を低減することができる。
本願の一実施の形態のパワーＭＯＳＦＥＴ（セル周辺ＳＪ終端型）の製造方法における製造工程およびデバイス完成時のウエハ、チップ領域、その内外の各部の相互関係等を説明するためのウエハの上面全体図である。 図１の単一のチップ領域とその周辺の拡大平面図（ほぼデバイス完成時点であるが、スーパジャンクション構造等を見やすくするために、メタルソース電極等は除去している）である。 図１および図２のチップコーナ周辺切り出し領域Ｒ１の拡大平面図である。 図２にほぼ対応する部分のトレンチ形成プロセスにおけるハードマスク残留領域とセル領域等との関係を示すウエハの上面図（ただし、アライメントマーク領域等の構造は省略している）である。 図４で省略したアライメントマーク領域の状態を示すウエハの上面図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（アライメントマーク形成工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ用下層ハードマスク成膜工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ用下層ハードマスク加工工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ用上層ハードマスク成膜工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ用上層ハードマスク加工工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。 図１３の工程におけるセル領域の平面図（図２のアクティブセル切り出し領域Ｒ２に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ用上層ハードマスク除去工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（埋め込みエピタキシャル成長工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（第１のＣＭＰ工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ用下層ハードマスク除去工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（第２のＣＭＰ工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（Ｐ型ボディ領域導入工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（ポリシリコン膜成膜工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（ゲート加工およびＮ＋型ソース領域導入工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（コンタクト溝形成およびＰ＋型ボディコンタクト領域導入工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（プラグ埋め込みおよび表面メタル膜成膜工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（ファイナルパッシベーション膜成膜および加工工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（裏面メタル電極膜成膜工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造、特に、スーパジャンクション構造の形成範囲等に関する変形例（セル領域内限定スーパジャンクション形成方式）を説明するための図４のチップ周辺全体切り出し領域Ｒ３に対応するウエハの上面図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造、特に、スーパジャンクション構造の形成範囲等に関する変形例（スーパジャンクション形成領域−ハードマスク残留領域間緩衝型レイアウト）を説明するための図４のチップ周辺全体切り出し領域Ｒ３に対応するウエハの上面図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造、特に、スーパジャンクション構造の形成範囲等に関する変形例（チップ領域全面限定スーパジャンクション形成方式）を説明するための図４のチップ周辺全体切り出し領域Ｒ３に対応するウエハの上面図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造、特に、スーパジャンクション構造の形成範囲等に関する変形例（チップ領域全面および外部周辺限定スーパジャンクション形成方式）を説明するための図４のチップ周辺全体切り出し領域Ｒ３に対応するウエハの上面図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図８に対応するデバイス断面図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図８に対応するデバイス断面図（トレンチエッチ用下層ハードマスク加工工程）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１０にほぼ対応するデバイス断面図（トレンチエッチ用上層ハードマスク加工工程）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１２に対応する図３３の工程におけるセル領域の平面図（図２のアクティブセル切り出し領域Ｒ２に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１３に対応するデバイス断面図（トレンチエッチ用上層ハードマスク除去工程）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１４に対応するデバイス断面図（埋め込みエピタキシャル成長工程）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１５に対応するデバイス断面図（第１のＣＭＰ工程）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１６に対応するデバイス断面図（トレンチエッチ用下層ハードマスク除去工程）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１７に対応するデバイス断面図（第２のＣＭＰ工程）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例２（アイランドハードマスク敷き詰め方式）を説明するための図１２に対応するトレンチエッチ工程におけるセル領域の平面図（図２のアクティブセル切り出し領域Ｒ２に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例３（アイランドハードマスク間引き方式）を説明するための図１２に対応するトレンチエッチ工程におけるセル領域の平面図（図２のアクティブセル切り出し領域Ｒ２に対応）である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造に関する変形例（ＬＤＭＯＳＦＥＴ）を説明するためのデバイス要部斜視図である。 本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法のアウトラインを説明するためのプロセスブロックフロー図である。 ウエハ全面スーパジャンクション形成方式に関する補足的説明をするための図４のチップ周辺全体切り出し領域Ｒ３に対応するウエハの上面図である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下の工程を含むパワーＭＯＳＦＥＴの製造方法：
（ａ）第１の主面側に第１導電型の基板上エピタキシ層を有し、第２の主面側に前記第１導電型の基板層を有する半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記第１の主面上に、ハードマスク膜を成膜する工程；
（ｃ）前記ハードマスク膜をパターニングする工程；
（ｄ）パターニングされた前記ハードマスク膜をマスクとして、前記半導体ウエハの前記第１の主面に、多数のトレンチを形成する工程；
（ｅ）前記工程（ｄ）の後、前記第１の主面上に、格子状に配置された多数のチップ領域の各々に隣接するスクライブ領域のハードマスク膜残留領域に、前記ハードマスク膜をＣＭＰストップ膜として残すように、前記ハードマスク膜を除去する工程；
（ｆ）前記ＣＭＰストップ膜が前記スクライブ領域にある状態で、前記半導体ウエハの前記第１の主面に対して、埋め込みエピタキシャル成長により、前記第１導電型と反対導電型の第２導電型を有する埋め込みエピタキシ層を堆積する工程；
（ｇ）前記工程（ｆ）の後、前記ＣＭＰストップ膜をＣＭＰのストッパとして、前記半導体ウエハの前記第１の主面に対して、第１のＣＭＰ処理を実行する工程；
（ｈ）前記工程（ｇ）の後、前記ＣＭＰストップ膜を除去する工程；
（ｉ）前記工程（ｈ）の後、前記半導体ウエハの前記第１の主面に対して、第２のＣＭＰ処理を実行する工程。
２．前記項１に記載のパワーＭＯＳＦＥＴの製造方法において、前記工程（ｂ）は、以下の下位工程を含む：
（ｂ１）前記半導体ウエハの前記第１の主面上に、第１の絶縁膜を成膜する工程；
（ｂ２）前記第１の絶縁膜を前記ハードマスク膜残留領域に残留絶縁膜として残すように、前記第１の絶縁膜を除去する工程；
（ｂ３）前記下位工程（ｂ２）の後、前記半導体ウエハの前記第１の主面上に、前記残留絶縁膜とともに前記ハードマスク膜を構成する第２の絶縁膜を成膜する工程。
３．前記項１または２に記載のパワーＭＯＳＦＥＴの製造方法において、前記ハードマスク膜残留領域は、アライメントマーク領域を含む。
４．前記項２または３に記載のパワーＭＯＳＦＥＴの製造方法において、前記第１の絶縁膜は、窒化シリコン系絶縁膜であり、前記第２の絶縁膜は、酸化シリコン系絶縁膜である。
５．前記項１から４のいずれか一つに記載のパワーＭＯＳＦＥＴの製造方法において、前記第２のＣＭＰ処理の研摩量は、前記第１のＣＭＰ処理の研摩量よりも少ない。
６．前記項１から５のいずれか一つに記載のパワーＭＯＳＦＥＴの製造方法において、前記第２のＣＭＰ処理では、前記基板上エピタキシ層と前記埋め込みエピタキシ層の両方を研摩する。
７．以下の工程を含むパワーＭＯＳＦＥＴの製造方法：
（ａ）第１の主面側に第１導電型の基板上エピタキシ層を有し、第２の主面側に前記第１導電型の基板層を有する半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記第１の主面上に、ハードマスク膜を成膜する工程；
（ｃ）前記ハードマスク膜をパターニングする工程；
（ｄ）パターニングされた前記ハードマスク膜をマスクとして、前記半導体ウエハの前記第１の主面に、多数のトレンチを形成する工程；
（ｅ）前記工程（ｄ）の後、前記第１の主面上に、格子状に配置された多数のチップ領域の各々の内部の第１のハードマスク膜残留領域および、これらのチップ領域の各々に隣接するスクライブ領域の第２のハードマスク膜残留領域に、前記ハードマスク膜をＣＭＰストップ膜として残すように、前記ハードマスク膜を除去する工程；
（ｆ）前記ＣＭＰストップ膜が各チップ領域および前記スクライブ領域にある状態で、前記半導体ウエハの前記第１の主面に対して、埋め込みエピタキシャル成長により、前記第１導電型と反対導電型の第２導電型を有する埋め込みエピタキシ層を堆積する工程；
（ｇ）前記工程（ｆ）の後、前記ＣＭＰストップ膜をＣＭＰのストッパとして、前記半導体ウエハの前記第１の主面に対して、第１のＣＭＰ処理を実行する工程；
（ｈ）前記工程（ｇ）の後、前記ＣＭＰストップ膜を除去する工程；
（ｉ）前記工程（ｈ）の後、前記半導体ウエハの前記第１の主面に対して、第２のＣＭＰ処理を実行する工程。
８．前記項７に記載のパワーＭＯＳＦＥＴの製造方法において、前記第１のハードマスク膜残留領域は、各チップ領域内のセル領域にも設けられている。
９．前記項７または８に記載のパワーＭＯＳＦＥＴの製造方法において、前記工程（ｂ）は、以下の下位工程を含む：
（ｂ１）前記半導体ウエハの前記第１の主面上に、第１の絶縁膜を成膜する工程；
（ｂ２）前記第１の絶縁膜を前記第１のハードマスク膜残留領域および前記第２のハードマスク膜残留領域に残留絶縁膜として残すように、前記第１の絶縁膜を除去する工程；
（ｂ３）前記下位工程（ｂ２）の後、前記半導体ウエハの前記第１の主面上に、前記残留絶縁膜とともに前記ハードマスク膜を構成する第２の絶縁膜を成膜する工程。
１０．前記項７から９のいずれか一つに記載のパワーＭＯＳＦＥＴの製造方法において、前記第２のハードマスク膜残留領域は、アライメントマーク領域を含む。
１１．前記項９または１０に記載のパワーＭＯＳＦＥＴの製造方法において、前記第１の絶縁膜は、窒化シリコン系絶縁膜であり、前記第２の絶縁膜は、酸化シリコン系絶縁膜である。
１２．前記項７から１１のいずれか一つに記載のパワーＭＯＳＦＥＴの製造方法において、前記第２のＣＭＰ処理の研摩量は、前記第１のＣＭＰ処理の研摩量よりも少ない。
１３．前記項８から１２のいずれか一つに記載のパワーＭＯＳＦＥＴの製造方法において、前記第１のハードマスク膜残留領域は、前記セル領域内に於いて、ストライブ状を呈する。
１４．前記項８から１２のいずれか一つに記載のパワーＭＯＳＦＥＴの製造方法において、前記第１のハードマスク膜残留領域は、前記セル領域内に於いて、アイランド状を呈する。
１５．前記項１３に記載のパワーＭＯＳＦＥＴの製造方法において、前記ストライブ状の前記第１のハードマスク膜残留領域の間隔は、１０マイクロメートルから１００マイクロメートル程度である。
１６．前記項１４に記載のパワーＭＯＳＦＥＴの製造方法において、前記アイランド状の前記第１のハードマスク膜残留領域の間隔は、１０マイクロメートルから１００マイクロメートル程度である。
１７．以下の工程を含むパワーＭＯＳＦＥＴの製造方法：
（ａ）第１の主面側に第１導電型の基板上エピタキシ層を有し、前記第１導電型と反対導電型の第２導電型の基板層を、第２の主面側に有する半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記第１の主面上に、ハードマスク膜を成膜する工程；
（ｃ）前記ハードマスク膜をパターニングする工程；
（ｄ）パターニングされた前記ハードマスク膜をマスクとして、前記半導体ウエハの前記第１の主面に、複数のトレンチを形成する工程；
（ｅ）前記工程（ｄ）の後、前記第１の主面上に、格子状に配置された複数のチップ領域の各々に隣接するスクライブ領域のハードマスク膜残留領域に、前記ハードマスク膜をＣＭＰストップ膜として残すように、前記ハードマスク膜を除去する工程；
（ｆ）前記ＣＭＰストップ膜が前記スクライブ領域にある状態で、前記半導体ウエハの前記第１の主面に対して、埋め込みエピタキシャル成長により、前記第２導電型を有する埋め込みエピタキシ層を堆積する工程；
（ｇ）前記工程（ｆ）の後、前記ＣＭＰストップ膜をＣＭＰのストッパとして、前記半導体ウエハの前記第１の主面に対して、第１のＣＭＰ処理を実行する工程；
（ｈ）前記工程（ｇ）の後、前記ＣＭＰストップ膜を除去する工程；
（ｉ）前記工程（ｈ）の後、前記半導体ウエハの前記第１の主面に対して、第２のＣＭＰ処理を実行する工程。
１８．前記項１７に記載のパワーＭＯＳＦＥＴの製造方法において、前記工程（ｂ）は、以下の下位工程を含む：
（ｂ１）前記半導体ウエハの前記第１の主面上に、第１の絶縁膜を成膜する工程；
（ｂ２）前記第１の絶縁膜を前記ハードマスク膜残留領域に残留絶縁膜として残すように、前記第１の絶縁膜を除去する工程；
（ｂ３）前記下位工程（ｂ２）の後、前記半導体ウエハの前記第１の主面上に、前記残留絶縁膜とともに前記ハードマスク膜を構成する第２の絶縁膜を成膜する工程。
１９．前記項１７または１８に記載のパワーＭＯＳＦＥＴの製造方法において、前記ハードマスク膜残留領域は、アライメントマーク領域を含む。
２０．前記項１８または１９に記載のパワーＭＯＳＦＥＴの製造方法において、前記第１の絶縁膜は、窒化シリコン系絶縁膜であり、前記第２の絶縁膜は、酸化シリコン系絶縁膜である。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの（それらのチップを一つ又は複数有するパッケージ体を含む）をいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。本願では、パワー系半導体素子を対象とするが、「パワー系半導体素子」とは、主に、５ワット以上の電力を取り扱う各種半導体素子、たとえば、パワーＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、パワーダイオード、これらのうち少なくとも一つを含む複合素子等を指す。
パワーＭＯＳＦＥＴは、横型パワーＭＯＳＦＥＴ（一般に「ＬＤＭＯＳＦＥＴ」と呼ぶ）と縦型パワーＭＯＳＦＥＴ（一般に「Ｖｅｒｔｉｃａｌ ＭＯＳＦＥＴ」と呼ぶ）に分類することができる。縦型パワーＭＯＳＦＥＴは、更に、プレーナ（Ｐｌａｎａｒ）型とトレンチ（Ｔｒｅｎｃｈ）型に分類されるが、本願では、主に、プレーナ型を例に取り具体的に説明するが、トレンチ型にも同様に適用できることは言うまでもない。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
３．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。この場合に於いて、このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
６．一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラム領域を平行に等間隔を置いて形成されたものについて説明する。
このスーパジャンクション構造を導入する方式は、大まかに言って３種類の方式、すなわち、マルチエピタキシャル方式、トレンチ絶縁膜埋め込み方式、および、トレンチフィル方式（埋め込みエピタキシャル方式、トレンチフィリング方式、オートフィル方式またはトレンチエピタキシャル埋め込み方式）がある。これらのうち、エピタキシャル成長とイオン注入を多数回繰り返すマルチエピタキシャル方式はプロセスおよび設計の自由度が高い分、工程が複雑になるため高コストである。トレンチ絶縁膜埋め込み方式は、トレンチに斜めイオン注入した後、トレンチをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜で埋め込むものであり、プロセス的にはより単純であるが、トレンチの面積分だけソースドレイン間のオン抵抗(Ｒｏｎ)に関して面積的に不利となる。これらに対して、トレンチフィル方式は埋め込みエピタキシャル成長の成長条件の制約のためにプロセスおよび設計の自由度が比較的低いが、工程が単純であるというメリットがある。
スーパジャンクション構造について、「配向」とは、そのスーパジャンクション構造を構成するＰ型カラムまたはＮ型カラムをチップの主面に対応して二次元的に見た場合（チップまたはウエハの主面に平行な面において）の長手方向を指す。
なお、スーパジャンクション構造は、パワーＭＯＳＦＥＴのみでなく、パワー系半導体デバイス全般（たとえば、パワーダイオード）のドリフト領域（あるいは、これに対応する領域または主要電流通路）に、ほぼそのまま、又は、必要な変更をして、適用することができる。
本願においては、パワーＭＯＳＦＥＴ等のパワー系半導体装置がオン状態のとき電流通路となるエピタキシ層部分のみでなく、パワー系半導体装置がオフ状態のときに、逆方向耐圧を保持することに寄与する周辺のエピタキシ層部分（Ｐ型カラム領域およびＮ型カラム領域を含めて）を含めて、ドリフト領域と呼ぶ。
７．本願において、結晶面について、たとえば（１００）などと表示するときは、これに等価な結晶面を含むものとする。また、同様に、結晶方位について、〈１００〉、〈１１０〉などと表示するときは、これに等価な結晶方位を含むものとする。
７．本願に於いて、「基板上エピタキシ層」とは、比較的平坦な基板上にエピタキシャル成長によって形成された層を言う。一方、「埋め込みエピタキシ層」とは、平均的な溝幅よりも深さの方が深いような比較的凹凸の激しい面上にエピタキシャル成長させることによって、凹部を埋め込むことを言う。
また、「チップ領域」とは、ウエハのうち、個々のチップに分離したときに、チップとなるべき領域をいう。これに対して、「スクライブ領域」とは、ダイシング等により、除去される部分を言う。
更に、「ハードマスク膜」とは、レジスト膜と同時にマスクとして使用しないレジスト膜以外の耐エッチングマスク膜である。なお、「ハードマスク膜残留領域」とは、トレンチ形成後にトレンチ形成用ハードマスク膜を一部除去した後に、ハードマスク膜が残留する領域を言う。一方、「ハードマスク除去領域」とは、トレンチ形成後にトレンチ形成用ハードマスク膜を一部除去する際に、ハードマスク膜を除去すべき部分である。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
なお、スーパジャンクション構造等を利用したパワーＭＯＳＦＥＴについて開示した先行特許出願としては、たとえば日本特開第２０１１−１０８９０６号、日本特開第２０１１−１４６４２９号、日本特開第２０１１−２１６５８７号、日本特願第２０１２−１３０３０号（日本出願日２０１２年１月２５日）、日本特願第２０１３−３８４号（日本出願日２０１３年１月７日）等がある。
１．本願の一実施の形態のパワーＭＯＳＦＥＴ（セル周辺ＳＪ終端型）の製造方法における製造工程およびデバイス完成時のウエハ、チップ領域、その内外の各部の相互関係等の説明（主に図１から図５）
この例では、シリコン系半導体基板に作られたプレーナ型パワーＭＯＳＦＥＴであって、ソースドレイン耐圧６００ボルト程度のものに例をとり具体的に説明する（プレーナ型パワーＭＯＳＦＥＴについては、以下のセクションでも同じ）が、その他の耐圧値を有するパワーＭＯＳＦＥＴその他のデバイスにも適用できることは言うまでもない。
ここで説明するチップのサイズは、３ミリ角から１０ミリ角程度を中心に説明するが、サイズ事態は任意であることはいうまでもない。また、チップの平面形状は、ほぼ正方形であるものを中心に説明するが、長方形でも良いことは言うまでもない。
図１は本願の一実施の形態のパワーＭＯＳＦＥＴ（セル周辺ＳＪ終端型）の製造方法における製造工程およびデバイス完成時のウエハ、チップ領域、その内外の各部の相互関係等を説明するためのウエハの上面全体図である。図２は図１の単一のチップ領域とその周辺の拡大平面図（ほぼデバイス完成時点であるが、スーパジャンクション構造等を見やすくするために、メタルソース電極等は除去している）である。図３は図１および図２のチップコーナ周辺切り出し領域Ｒ１の拡大平面図である。図４は図２にほぼ対応する部分のトレンチ形成プロセスにおけるハードマスク残留領域とセル領域等との関係を示すウエハの上面図（ただし、アライメントマーク領域等の構造は省略している）である。図５は図４で省略したアライメントマーク領域の状態を示すウエハの上面図である。これらに基づいて、本願の一実施の形態のパワーＭＯＳＦＥＴ（セル周辺ＳＪ終端型）の製造方法における製造工程およびデバイス完成時のウエハ、チップ領域、その内外の各部の相互関係等を説明する。
図１にウエハ１のデバイス主面１ａ上のチップ領域２等のレイアウトを示す（２００φウエハ、および３ミリメートル角程度のチップサイズを想定すれば、実際のチップ数は、大凡、この１００倍程度であるが、図示の都合上、チップの大きさを誇張して示す）。図１に示すように、ウエハ１の表側主面１ａ（デバイス主面、ソース側主面、すなわち第１の主面）には、多数のチップ領域２またはチップ領域となるべき領域が、ほぼマトリクス状に設けられており、これらの間は、Ｘ方向およびＹ方向に直交交差するスクライブ領域３２（Ｘ方向スクライブ領域３２ｘ、Ｙ方向スクライブ領域３２ｙ）で相互に隔てられている。この例では、ウエハ１の表側主面１ａの結晶面は、たとえば、（１００）であり、ノッチ９の方向の結晶方位は、たとえば、〈１００〉または〈１１０〉である（もちろん、必要に応じて、その他の結晶面や結晶方位の配向でも良い）。
デバイスのほぼ完成時点のチップ２（チップ領域）の上面（ウエハ１の表側主面１ａに対応）の全体の平面レイアウトを図２に示す（見やすいように、チップ内部領域のメタル層を除去して示す）。図２に示すように、チップ２（２ａ）は、ほぼ正方形又は、それに近い矩形（長方形）をしており、チップ周辺領域２０にはガードリング１０があり、中央部には、アクティブセル領域４（セル領域）がある。なお、言うまでもないことであるが、細長い長方形チップを排除するものではない。アクティブセル領域４内には、多重連結構造（多数の同形開口を有するシート状）をしたポリシリコン膜（ゲート電極）２１が設けられており、アクティブセル領域４の全体およびチップ周辺領域２０の所定の領域には、スーパジャンクション構造を構成するＰ型カラム領域６が、敷き詰められている。なお、ゲート電極の平面構造は、必要に応じて、単連結でも良いことは言うまでもない。ここで、スクライブ領域３２には、アライメントマーク領域５が設けられており、その中には、アライメントマーク８（８ｙ）が設けられている。また、セル領域４の周りには、セル領域外部周辺スーパジャンクション形成領域３９が設けられており、この例に於いては、セル領域４とセル領域外部周辺スーパジャンクション形成領域３９とで、スーパジャンクション形成領域３６を構成している。更に、この例に於いては、チップ領域２に限れば、スーパジャンクション形成領域３６でない部分が、スーパジャンクション非形成領域３７である。この例に於いては、チップ領域２の外には、スーパジャンクション形成領域３６は存在しない。なお、この例に於いては、アライメントマーク領域５をスクライブ領域３２の内部に設ける例、すなわち、ダイシング等で、そのアライメントマーク領域５を全て除去する例を示したが、アライメントマーク領域５の全部又は一部をチップ領域２に設けても良いことは言うまでもない。
図１及び図２のチップコーナ周辺切り出し領域Ｒ１を図３に示す。図３に示すように、チップ領域２ａのアクティブセル領域４には、Ｐ＋型ボディコンタクト領域２７が設けられており、アクティブセル領域４からチップ周辺領域２０のＮ型シリコンエピタキシ層１ｅには、多数のＰ型カラム領域６が形成されている。これらのＰ型カラム領域６とそれらの間のＮ型カラム領域７（Ｎ型シリコンエピタキシ層１ｅ）とで、スーパジャンクション構造を構成している。チップ領域２ａはＹ方向スクライブ領域３２ｙを挟んでチップ領域２bと、Ｘ方向スクライブ領域３２ｘを挟んでチップ領域２ｃと、それぞれ隣接しており、両スクライブ領域３２ｘ、３２ｙの交差領域を挟んで、チップ領域２ｄと隣接している。両スクライブ領域３２ｘ、３２ｙには、スーパジャンクション構造とその後のプロセスレイヤーとの位置合わせを行うためのアライメントマーク８を形成するためのアライメントマーク領域５（寸法としては、たとえば、３６マイクロメートルｘ３２マイクロメートル程度を例示することができる）が設けられている。Ｘ方向スクライブ領域３２ｘのアライメントマーク領域５内には、Ｘ方向アライメントマーク８ｘが、Ｙ方向スクライブ領域３２ｙには、Ｙ方向アライメントマーク８ｙがそれぞれ設けられている。
次に、本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセスの要部であるトレンチ形成後のハードマスク膜部分除去後の単一チップ領域２ａとその周辺（チップ領域２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉおよびスクライブ領域３２）のウエハ１の上面の状況の概要を図４に示す。図４に示すように、この例に於いては、スーパジャンクション形成領域３６は、セル領域４全体および、その周辺に広がっている。すなわち、接合終端領域にもスーパジャンクション構造が設けられている。各領域の定義から、スーパジャンクション形成領域３６以外の部分が、スーパジャンクション非形成領域３７となっている。そして、スーパジャンクション非形成領域３７が、大雑把に言って（アライメントマーク領域５の周辺部等を除外する意味である）、ほぼ、そのまま、ハードマスク残留領域３８に対応している。更に、スクライブ領域３２のほぼ全体が、スクライブ領域のハードマスク残留領域３８ｂ（第２のハードマスク残留領域）であり、スーパジャンクション形成領域３６以外のチップ領域２は、チップ領域のハードマスク残留領域３８ａ（第１のハードマスク残留領域）となっている。このようなスーパジャンクション形成領域とハードマスク残留領域のレイアウトは、接合終端特性の確保に有効である。
次に、図４で除外したアライメントマーク領域５の周辺部（図３のアライメントマーク領域周辺切り出し領域Ｒ４）の拡大平面図を図５に示す。図５に示すように、アライメントマーク領域５のリング状のエッジ部は、ハードマスク除去領域４０となっており、それ以外のアライメントマーク領域５の全体、およびアライメントマーク領域５外のスクライブ領域３２の全体（ＴＥＧパターン領域、他のアライメントマーク領域等を除く）がハードマスク残留領域３８ｂ（第２のハードマスク残留領域）となっている。
２．本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等の説明（主に図６から図２４）
セクション１で説明したデバイス構造に対応するウエハプロセスの一例を以下に示す。しかし、以下のプロセスは一例であり、種々変更可能であることは言うまでもない。
なお、セクション１およびセクション２で示した各部の寸法、膜厚等は、セクション３以下でも基本的に異なるところがないので、特に異なるとき以外は、原則として、繰り返し説明しない。
図６は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（アライメントマーク形成工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。図７は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ用下層ハードマスク成膜工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。図８は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ用下層ハードマスク加工工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。図９は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ用上層ハードマスク成膜工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。図１０は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ用上層ハードマスク加工工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。図１１は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。図１２は図１３の工程におけるセル領域の平面図（図２のアクティブセル切り出し領域Ｒ２に対応）である。図１３は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ用上層ハードマスク除去工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。図１４は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（埋め込みエピタキシャル成長工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。図１５は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（第１のＣＭＰ工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。図１６は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（トレンチエッチ用下層ハードマスク除去工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。図１７は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（第２のＣＭＰ工程）のウエハのセル領域（または、スーパジャンクション形成領域）およびスクライブ領域（アライメントマーク領域を含む）の断面図（図２のＸ−Ｘ’断面に対応）である。図１８は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（Ｐ型ボディ領域導入工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。図１９は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（ポリシリコン膜成膜工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。図２０は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（ゲート加工およびＮ＋型ソース領域導入工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。図２１は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（コンタクト溝形成およびＰ＋型ボディコンタクト領域導入工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。図２２は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（プラグ埋め込みおよび表面メタル膜成膜工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。図２３は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（ファイナルパッシベーション膜成膜および加工工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。図２４は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明するための製造プロセス途中（裏面メタル電極膜成膜工程）における図２のアクティブセル切り出し領域Ｒ２のＸ−Ｘ’断面にほぼ対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるウエハプロセス等を説明する。
まず、図６に示すように、たとえば、Ｎ＋型シリコン単結晶基板部１ｓ（基板層）の表面１ａ側に、Ｎ型シリコンエピタキシ層１ｅ（基板上エピタキシ層）が形成されたウエハ１を準備する。ここでは、ウエハの径は、たとえば、２００ミリメートル程度として説明するが、ウエハの径は、１５０ミリメートル程度でも、３００ミリメートル程度でも、その他であっても良い。また、ウエハの厚さとしては、たとえば、７００マイクロメートル程度として説明するが、必要に応じて、適切な厚さ（好適な範囲としては、３００から１２００マイクロメートル程度の範囲）としてもよい。ウエハの基板部１ｓの不純物ドープに関しては、たとえば、アンチモンを１０１８から１０１９/ｃｍ３のオーダ程度ドープしたＮ＋シリコン単結晶基板を好適なものとして例示することができる。基板上エピタキシ層の厚さは、６００ボルト程度の耐圧の場合には、たとえば、５０マイクロメートル程度である。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、塗布等により、アライメントマーク形成用レジスト膜１５を成膜する。次に、例えば、通常のリソグラフィ等により、アライメントマーク形成用レジスト膜１５をパターニングし、それをマスクとして、たとえば、ハロゲン系エッチングガス等を用いて、異方性ドライエッチングを施すことにより、ウエハ１の表面１ａにアライメントマーク８（たとえば、幅２マイクロメートル程度、深さ５マイクロメートル程度）を形成する。その後、不要になったアライメントマーク形成用レジスト膜１５を、たとえば、アッシング等により、除去する。なお、図６から図１７に於いて、図の左側にセル領域４を示すが、この例に於いては、この部分をスーパジャンクション形成領域３６としてもよい。
次に、図７に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、トレンチエッチ用下層ハードマスク１１ｆとして、たとえば、窒化シリコン膜（例えば、厚さは、５００ｎｍ程度）を成膜する。なお、窒化シリコン膜の下地膜として、酸化シリコン膜（例えば、厚さは、１００ｎｍ程度）等を形成しても良い（剥がれ防止に有効である）。
次に、図８に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、塗布等により、トレンチエッチ用下層ハードマスク加工用レジスト膜３１を成膜する。次に、例えば、通常のリソグラフィ等により、トレンチエッチ用下層ハードマスク加工用レジスト膜３１をパターニングし、それをマスクとして、たとえば、フルオロカーボン系エッチングガス等を用いて、異方性ドライエッチングを施すことにより、トレンチエッチ用下層ハードマスク１１ｆをパターニングする。その後、不要になったトレンチエッチ用下層ハードマスク加工用レジスト膜３１を、たとえば、アッシング等により、除去する。
次に、図９に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＣＶＤ等により、トレンチエッチ用上層ハードマスク１１ｓとして、たとえば、酸化シリコン膜（例えば、厚さは、１．０マイクロメートル程度）を成膜する。このように、この例に於いては、トレンチエッチ用下層ハードマスク１１ｆとトレンチエッチ用上層ハードマスク１１ｓとで、トレンチエッチ用ハードマスク１１（ハードマスク膜）を構成している。
次に、図１０に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、塗布等により、トレンチエッチ用上層ハードマスク加工用レジスト膜３３を成膜する。次に、例えば、通常のリソグラフィ等により、トレンチエッチ用上層ハードマスク加工用レジスト膜３３をパターニングし、それをマスクとして、たとえば、フルオロカーボン系エッチングガス等を用いて、異方性ドライエッチングを施すことにより、トレンチエッチ用上層ハードマスク１１ｓをパターニングする。その後、不要になったトレンチエッチ用上層ハードマスク加工用レジスト膜３３を、たとえば、アッシング等により、除去する。
次に、図１１に示すように、パターニングされたトレンチエッチ用ハードマスク１１を耐エッチングマスクとして、たとえば、ハロゲン系エッチングガス等を用いて、異方性ドライエッチングを施すことにより、ウエハ１の表面１ａに、Ｐ型カラム領域埋め込み用トレンチ１２（たとえば、深さ５５マイクロメートル程度、幅４マイクロメートル程度）を形成する。なお、Ｐ型カラム領域埋め込み用トレンチ１２はＮ型シリコン単結晶基板１ｓに到達していることが望ましい。ただし、到達していなくとも、近接していればよい。
次に、図１２および図１３に示すように、トレンチエッチ用上層ハードマスク１１ｓを、たとえば、弗酸系エッチング液等によるウエットエッチングにより、除去する。すなわち、格子状に配置された多数のチップ領域の各々に隣接するスクライブ領域のハードマスク膜残留領域に、ハードマスク膜をＣＭＰストップ膜として残すように、ハードマスク膜を除去するのである。これにより、セル領域４に、ハードマスク除去領域４０が形成される。ここに示したように、ウエハ全体を見ると、格子状に、ＣＭＰストップ膜が残存することとなるので、オーバグロス量のばらつきを後のＣＭＰ処理によって、吸収することが可能となる。また、ハードマスク膜が二重構造であり、異なる性質の膜（主に窒化シリコン系絶縁膜と酸化シリコン系絶縁膜）で形成されているので、途中のエッチング処理が簡単になるメリットを有する。更に、残存するハードマスク膜がアライメントマーク領域のほぼ全域を被覆しているので、埋め込みエピタキシャル成長等の過程に於いても、アライメントマークの完全性を保持することができる。
次に、図１４に示すように、ウエハ１の表面１ａ側のほぼ全面に対して、埋め込みエピタキシャル成長を実行することにより、埋め込みエピタキシ層１４を形成する。このとき、オーバグロス量は、たとえば、５マイクロメートル程度を好適なものとして例示することができる。
次に、図１５に示すように、トレンチエッチ用ハードマスク１１（１１ｆ）をＣＭＰストップ膜として、ウエハ１の表面１ａ側に対して、第１のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を実行する。この際の研磨量は、たとえば、４．５マイクロメートル程度である。
次に、図１６に示すように、例えば、熱燐酸等の窒化シリコン膜エッチング液等を用いたウエットエッチング（もちろん、ドライエッチングでも良い）により、トレンチエッチ用ハードマスク１１（１１ｆ）を除去する。この時点で、ウエハの上面１ａの段差は、たとえば、０．５マイクロメートル程度である。
次に、図１７に示すように、第２のＣＭＰ処理を実行することにより、埋め込みエピタキシ層１４および基板上エピタキシ層１ｅの両方を研磨し、表面を平坦化する。この際の研磨量は、たとえば、１．５マイクロメートル程度である。このように、第２のＣＭＰ処理の研磨量は、第１のＣＭＰの研磨量よりも少ない。これは、第２のＣＭＰ処理においては、第１のＣＭＰ後の残存段差の３倍程度の研磨量で、平坦化が達成されるからである。
なお、２段のＣＭＰ処理は、必須ではないが、上述のように、ＣＭＰ処理を２段階に分けて実行することにより、１段階で実行するよりも、セル領域４内の各埋め込みエピタキシ層１４の研磨量を均一にし易くなるメリットがある。すなわち、ＣＭＰ処理を１段階のみで行うと、セル領域４内の特に中央部における埋め込みエピタキシ層１４の研磨量が、セル領域４内の周辺部に比べて大きくなりやすい。従って、セル領域４内で各ＭＯＳＦＥＴの特性にばらつきが生じる恐れがある。
これによって、Ｐ型カラム領域６とＮ型カラム領域７が形成される。これ以降は、セル領域４（具体的には、図１７のアクティブセル切り出し領域Ｒ２）のみを例にとり、プロセスを説明する。
図１８に示すように、たとえば、熱酸化等により、ウエハ１の表面１ａのほぼ全面に、Ｐ型ボディ領域導入用酸化シリコン膜１８を成膜する。次に、Ｐ型ボディ領域導入用レジスト膜１７を、たとえば、塗布及びパターニング（たとえば、通常のリソグラフィによる。）して、パターニングされたレジスト膜１７をマスクとして、イオン注入によりＰ型ボディ領域１６（Ｐ型チャネル領域）を導入する（イオン種は、たとえばボロンで、濃度としては、たとえば１０１７/ｃｍ３のオーダ程度）。その後、不要になったＰ型ボディ領域導入用レジスト膜１７を、例えば、アッシング等により除去し、Ｐ型ボディ領域導入用酸化シリコン膜１８を、たとえば、弗酸系エッチング液等を用いたウエットエッチング等により（ドライエッチングでも良い）、除去する。
次に、図１９に示すように、半導体ウエハ１の表面１ａに熱酸化（たとえば、摂氏９５０度でのウエット酸化）により、ゲート酸化膜１９（たとえば、厚さ１００ｎｍ程度）を形成し、その上に、ゲートポリシリコン膜２１（たとえば、厚さ５００ｎｍ程度のリンドープポリシリコン膜）を、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。
次に、図２０に示すように、ゲート電極加工用レジスト膜２２を用いて、ドライエッチング（たとえば、ポリシリコンはＳＦ６，Ｏ２系エッチングガス、酸化膜は、たとえばＣＨＦ３，ＣＦ４系エッチングガス）を実行することによりゲート電極２１をパターニングする（たとえば、通常のリソグラフィによる。）。続いて、Ｎ＋ソース領域２３等を導入する（イオン種としては、たとえば、砒素で、濃度としては、たとえば１０２０/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜２２を全面除去する。
次に、図２１に示すように、半導体ウエハ１の表面１ａのほぼ全面に、たとえば、厚さ９００ｎｍ程度のＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜２４（層間絶縁膜）をＣＶＤ等により成膜する（上方にＳＯＧ膜を重ねて平坦化してもよい）。続いて、半導体ウエハ１の表面１ａ上に、ソースコンタクト溝開口用レジスト膜２５を形成し（たとえば、通常のリソグラフィによる。）、それをマスクとして、異方性ドライエッチングすることにより、ソースコンタクト溝２６を開口するとともに、シリコン基板表面を、たとえば、異方性ドライエッチングすることにより、ソースコンタクト溝２６を基板内に延長する。なお、このような基板のエッチングは、もちろん必須ではない。その後、ソースコンタクト溝２６（コンタクトホール）の孔底に、イオン注入（たとえばＢＦ２）により、Ｐ＋ボディコンタクト領域２７を導入する（濃度としては、たとえば１０１９/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜２５を全面除去する。
次に、図２２に示すように、ソースコンタクト溝２６に、たとえば、チタン系のバリアメタル膜等を介して、タングステンプラグ２８を埋め込む。続いて、たとえば、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより（たとえば、通常のリソグラフィによる。）、メタルソース電極２９、ガードリング電極１０（図２）等を形成する。なお、ここでは、タングステンプラグ２８を使用する例を示したが、直接、バリアメタル等を介して、アルミニウム系金属層をスパッタリング成膜等してもよいことは言うまでもない。
次に、図２３に示すように、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜３４を上層に形成して、ソースパッド開口４３等を開口する（たとえば、通常のリソグラフィによる。）。ファイナルパッシベーション膜３４としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。
次に、図２４に示すように、たとえば、ウエハ１の裏面１ｂに対して、バックグラインディングを実行して、当初のウエハの厚さ（基板部のみの厚さで、たとえば、７００マイクロメートル程度）を必要に応じて、２００から２０マイクロメートル程度まで薄膜化する。次に、ウエハ１の裏面１ｂ（ドレイン領域３５の表面）にスパッタリング成膜等により、裏面メタル電極３０を形成する。
その後、たとえば、ブレードダイシング等（レーザダイシング、レーザグルービング、または、これらとブレードダイシングの組み合わせによる方法でも良い）により、ウエハ１を各チップ領域２に分割する。このことによって、スクライブ領域３２が除去されて、ウエハ１は、多数のチップ２になる。
３．本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造、特に、スーパジャンクション構造の形成範囲等に関する各種変形例の説明（主に図２５から図２８）
このセクションでは、セクション１で説明した図４のチップ周辺全体切り出し領域Ｒ３に関するスーパジャンクション形成領域３６とハードマスク残留領域３８の範囲についての各種の変形例を説明する。なお、基本的構造およびプロセスは、セクション１および２で説明したところ（基本例：標準セル領域周辺スーパジャンクション終端方式）と変わるところがないので、以下では、原則として異なる部分のみを説明する。
図２５は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造、特に、スーパジャンクション構造の形成範囲等に関する変形例（セル領域内限定スーパジャンクション形成方式）を説明するための図４のチップ周辺全体切り出し領域Ｒ３に対応するウエハの上面図である。図２６は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造、特に、スーパジャンクション構造の形成範囲等に関する変形例（スーパジャンクション形成領域−ハードマスク残留領域間緩衝型レイアウト）を説明するための図４のチップ周辺全体切り出し領域Ｒ３に対応するウエハの上面図である。図２７は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造、特に、スーパジャンクション構造の形成範囲等に関する変形例（チップ領域全面限定スーパジャンクション形成方式）を説明するための図４のチップ周辺全体切り出し領域Ｒ３に対応するウエハの上面図である。図２８は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造、特に、スーパジャンクション構造の形成範囲等に関する変形例（チップ領域全面および外部周辺限定スーパジャンクション形成方式）を説明するための図４のチップ周辺全体切り出し領域Ｒ３に対応するウエハの上面図である。これらに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造、特に、スーパジャンクション構造の形成範囲等に関する各種変形例を説明する。
（１）セル領域内限定スーパジャンクション形成方式の説明（主に図２５）：
この例においては、図２５に示すように、標準セル領域周辺スーパジャンクション終端方式（図４）と異なり、セル領域４の外部に、原則として、スーパジャンクション形成領域３６がないので、セル領域４の外部は、例外的部分を除き、ほぼ全域がハードマスク残留領域３８となっている。このようなレイアウトは、接合終端構造を主にフィールドプレート等によって構築する場合の有効である。
（２）スーパジャンクション形成領域−ハードマスク残留領域間緩衝型レイアウトの説明（主に図２６）：
この例においては、図２６に示すように、標準セル領域周辺スーパジャンクション終端方式（図４）と同様に、セル領域４の外部にも、スーパジャンクション形成領域３６（すなわち、セル領域外部周辺スーパジャンクション形成領域３９）が設けられている。しかし、標準セル領域周辺スーパジャンクション終端方式（図４）と異なり、スーパジャンクション形成領域３６とハードマスク残留領域３８の間に、緩衝領域４２、すなわち、スーパジャンクション非形成領域３７ではあるが、ハードマスク残留領域３８ではない部分を設けている。
このように、スーパジャンクション形成領域３６とハードマスク残留領域３８の間に、緩衝領域４２、すなわち、スーパジャンクション非形成領域３７ではあるが、ハードマスク残留領域３８ではない部分を設けることにより、ハードマスク残留領域３８に於いて発生した結晶欠陥の影響が、近傍のスーパジャンクション形成領域３６に及びことを防止することができる。
なお、このような緩衝領域４２を設けることは、図４のような場合（具体的適用後のレイアウトは、図２６）のみでなく、図２５、図２７、図２８等の場合にも適用できる。
（３）チップ領域全面限定スーパジャンクション形成方式の説明（主に図２７）：
この例においては、図２７に示すように、標準セル領域周辺スーパジャンクション終端方式（図４）と同様に、セル領域４の外部にも、スーパジャンクション形成領域３６（すなわち、セル領域外部周辺スーパジャンクション形成領域３９）が設けられている。しかし、標準セル領域周辺スーパジャンクション終端方式（図４）と異なり、セル領域外部周辺スーパジャンクション形成領域３９が、チップ領域２のほぼ全体に及んでいる。従って、この例に於いては、ハードマスク残留領域３８は、例外的部分を除いてスクライブ領域３２と一致する。このようなレイアウトは、埋め込み特性等をチップ領域内で均一にしたいときに有効である。
（４）チップ領域全面および外部周辺限定スーパジャンクション形成方式の説明（主に図２８）：
この例においては、図２８に示すように、図２７の例（チップ領域全面限定スーパジャンクション形成方式）と類似しているが、それと異なり、スーパジャンクション形成領域３６が、チップ領域２の外部にも一部広がっている。従って、この例に於いては、ハードマスク残留領域３８は、スクライブ領域３２のうち、スーパジャンクション形成領域３６でない部分のほぼ全部となる。このようなレイアウトは、埋め込み特性等をチップ領域の端部でも、均一にしたいときに有効である。ここで、「ほぼ」というのは、例外的部分を除く意味である（他の部分に於いても同じ）。
なお、変形例としては、スーパジャンクション形成領域３６がウエハ１のほぼ全領域におよぶ場合（ウエハ全面スーパジャンクション形成方式）もあるが、そのような例の取り扱いについては、セクション７で説明する。
また、このセクションで説明した各種の変形例およびセクション７で説明するウエハ全面スーパジャンクション形成方式は、セクション１および２で説明した例に適用できるばかりでなく、その他のセクションで説明する例（たとえば、セクション４で説明する例等）にも適用できることは言うまでもない。
４．本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等の説明（主に図２９から図３７）
ここまでに説明した例は、いずれも、原則として、スーパジャンクション形成領域３６には、ハードマスク残留領域３８を配置しないものであるが、このセクションでは、スーパジャンクション形成領域３６内にも、部分的に（全部残留させないという意味で）、ハードマスク残留領３８を設けるものである。
なお、この例は、基本的部分は、これまでに説明したところとほとんどの部分が同じであるので、以下では、原則として異なる部分のみを説明する。このことは、次セクションに於いても同じである。
図２９は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図８に対応するデバイス断面図である。図３０は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図８に対応するデバイス断面図（トレンチエッチ用下層ハードマスク加工工程）である。図３１は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１０にほぼ対応するデバイス断面図（トレンチエッチ用上層ハードマスク加工工程）である。図３２は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１２に対応する図３３の工程におけるセル領域の平面図（図２のアクティブセル切り出し領域Ｒ２に対応）である。図３３は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１３に対応するデバイス断面図（トレンチエッチ用上層ハードマスク除去工程）である。図３４は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１４に対応するデバイス断面図（埋め込みエピタキシャル成長工程）である。図３５は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１５に対応するデバイス断面図（第１のＣＭＰ工程）である。図３６は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１６に対応するデバイス断面図（トレンチエッチ用下層ハードマスク除去工程）である。図３７は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明するための図１７に対応するデバイス断面図（第２のＣＭＰ工程）である。これらに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例１（ストライプハードマスク間引き方式）に関するウエハプロセス等を説明する。
セクション２において、図６および図７に関して説明した処理の後、図２９に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、塗布等により、トレンチエッチ用下層ハードマスク加工用レジスト膜３１を成膜する。次に、例えば、通常のリソグラフィ等により、トレンチエッチ用下層ハードマスク加工用レジスト膜３１をパターニングし、それをマスクとして、たとえば、フルオロカーボン系エッチングガス等を用いて、異方性ドライエッチングを施すことにより、トレンチエッチ用下層ハードマスク１１ｆをパターニングする。その後、不要になったトレンチエッチ用下層ハードマスク加工用レジスト膜３１を、たとえば、アッシング等により、除去する。
次に、図３０に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＣＶＤ等により、トレンチエッチ用上層ハードマスク１１ｓとして、たとえば、酸化シリコン膜を成膜する。このように、この例に於いては、トレンチエッチ用下層ハードマスク１１ｆとトレンチエッチ用上層ハードマスク１１ｓとで、トレンチエッチ用ハードマスク１１（ハードマスク膜）を構成している。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、塗布等により、トレンチエッチ用上層ハードマスク加工用レジスト膜３３を成膜する。次に、例えば、通常のリソグラフィ等により、トレンチエッチ用上層ハードマスク加工用レジスト膜３３をパターニングする。
次に、図３１に示すように、パターニングされたトレンチエッチ用上層ハードマスク加工用レジスト膜３３をマスクとして、たとえば、フルオロカーボン系エッチングガス等を用いて、異方性ドライエッチングを施すことにより、トレンチエッチ用上層ハードマスク１１ｓをパターニングする。その後、不要になったトレンチエッチ用上層ハードマスク加工用レジスト膜３３を、たとえば、アッシング等により、除去する。次に、パターニングされたトレンチエッチ用ハードマスク１１を耐エッチングマスクとして、たとえば、ハロゲン系エッチングガス等を用いて、異方性ドライエッチングを施すことにより、ウエハ１の表面１ａに、Ｐ型カラム領域埋め込み用トレンチ１２を形成する。
次に、図３２および図３３に示すように、トレンチエッチ用上層ハードマスク１１ｓを、たとえば、弗酸系エッチング液等によるウエットエッチングにより、除去する。これにより、セル領域４にも、ハードマスク除去領域４０とチップ領域２内のハードマスク残留領域３８ａ（第１のハードマスク残留領域）が形成される。ここで、ストライプ間引き間隔Ｌｓとしては、たとえば、１５マイクロメートル程度（範囲としては、１０から１００マイクロメートル程度）を好適なものとして例示することができる。ここでは、トレンチ１２の間の領域について、一つ置きに、ハードマスク残留領域３８ａを配置する例を示したが、複数個おきに、ハードマスク残留領域３８ａを配置するようにしてもよい。
このように、ストライブ状の第１のハードマスク膜残留領域の間隔は、１０マイクロメートルから１００マイクロメートル程度であり、セル領域等（スーパジャンクション形成領域）の寸法よりも十分に短いので、セル領域等（スーパジャンクション形成領域）内における平坦性の確保に有効である。
ここに示したように、ウエハ全体を見ると、格子状（セル領域等はストライプ状）に、ＣＭＰストップ膜が残存することとなるので、セル領域等も含めて、オーバグロス量のばらつきを後のＣＭＰ処理によって、吸収することが可能となる。また、ハードマスク膜が二重構造であり、異なる性質の膜（主に窒化シリコン系絶縁膜と酸化シリコン系絶縁膜）で形成されているので、途中のエッチング処理が簡単になるメリットを有する。更に、残存するハードマスク膜がアライメントマーク領域のほぼ全域を被覆しているので、埋め込みエピタキシャル成長等の過程に於いても、アライメントマークの完全性を保持することができる。
次に、図３４に示すように、ウエハ１の表面１ａ側のほぼ全面に対して、埋め込みエピタキシャル成長を実行することにより、埋め込みエピタキシ層１４を形成する。このとき、オーバグロス量は、たとえば、５マイクロメートル程度を好適なものとして例示することができる。
次に、図３５に示すように、トレンチエッチ用ハードマスク１１（１１ｆ）をＣＭＰストップ膜として、ウエハ１の表面１ａ側に対して、第１のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を実行する。この際の研磨量は、たとえば、４．５マイクロメートル程度である。
次に、図３６に示すように、例えば、熱燐酸等の窒化シリコン膜エッチング液等を用いたウエットエッチング（もちろん、ドライエッチングでも良い）により、トレンチエッチ用ハードマスク１１（１１ｆ）を除去する。この時点で、ウエハの上面１ａの段差は、たとえば、０．５マイクロメートル程度または、それよりも小さな値となる。これは、セル領域等にもＣＭＰストップ膜があり、当該部分に於いて、マクロ的に一様に存在する（ほぼ周期的に分布されていることに対応する）からである。
次に、図３７に示すように、第２のＣＭＰ処理を実行することにより、埋め込みエピタキシ層１４および基板上エピタキシ層１ｅの両方を研磨し、表面を平坦化する。これによって、Ｐ型カラム領域６とＮ型カラム領域７が形成される。この際の研磨量は、たとえば、１．５マイクロメートル程度または、それよりも少ない量で十分である可能性が高い。このように、第２のＣＭＰ処理の研磨量は、第１のＣＭＰの研磨量よりも少ない。これは、第２のＣＭＰ処理においては、第１のＣＭＰ後の残存段差の３倍程度の研磨量で、平坦化が達成されるからである。
これ以降は、セル領域４（図３７のアクティブセル切り出し領域Ｒ２）のみを例にとり、プロセスを説明する。
以後は、セクション２に於いて、図１８から図２４に関して説明したところと全く同じである。
５．本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例２（アイランドハードマスク敷き詰め方式）および変形例３（アイランドハードマスク間引き方式）の説明（主に図３８および図３９）
セクション４で説明したストライプハードマスク間引き方式（例えば、図３２）、および、以下で説明する各変形例は、セクション１および２で説明した基本例、並びに、セクション３、６，７等で説明する各変形例にも適用できることは言うまでもない。
なお、この例は、基本的部分は、これまでに説明したところ（たとえば、セクション４で説明した部分）とほとんどの部分が同じであるので、以下では、原則として異なる部分のみを説明する。
図３８は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例２（アイランドハードマスク敷き詰め方式）を説明するための図１２に対応するトレンチエッチ工程におけるセル領域の平面図（図２のアクティブセル切り出し領域Ｒ２に対応）である。図３９は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例３（アイランドハードマスク間引き方式）を説明するための図１２に対応するトレンチエッチ工程におけるセル領域の平面図（図２のアクティブセル切り出し領域Ｒ２に対応）である。これらに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるセル領域内ハードマスクレイアウトに関する変形例２（アイランドハードマスク敷き詰め方式）および変形例３（アイランドハードマスク間引き方式）を説明する。
（１）アイランドハードマスク敷き詰め方式の説明（主に図３８）：
図３２の例では、ストライプ状の領域に関して、１本ごとに、チップ領域のハードマスク残留領域３８ａ（第１のハードマスク残留領域）を設ける部分を間引いている。これに対して、この例に於いては、図３８に示すように、各ストライプ状の領域に関して、その内部で、縦方向に、例えば、一定の区間ごとに、チップ領域のハードマスク残留領域３８ａ（第１のハードマスク残留領域）を設ける部分を間引いている。ここで、アイランド間引き間隔Ｌｂは、たとえば、１５マイクロメートル程度（範囲としては、１０から１００マイクロメートル程度）を好適なものとして例示することができる。このように、アイランド状の第１のハードマスク膜残留領域の間隔は、１０マイクロメートルから１００マイクロメートル程度であり、セル領域等（スーパジャンクション形成領域）の寸法よりも十分に短いので、セル領域等（スーパジャンクション形成領域）内における平坦性の確保に有効である。
また、アイランド長さＬｉは、たとえば、２００マイクロメートル程度（範囲としては、１００から５００マイクロメートル程度）を好適なものとして例示することができる。
（２）アイランドハードマスク間引き方式の説明（主に図３９）：
この例は、図３９に示すように、図３２の例と図３８の例を合わせたものである。すなわち、１本ごとに、チップ領域のハードマスク残留領域３８ａ（第１のハードマスク残留領域）を設ける部分を間引くと同時に、各ストライプ状の領域に関して、その内部で、縦方向に、例えば、一定の区間ごとに、チップ領域のハードマスク残留領域３８ａ（第１のハードマスク残留領域）を設ける部分を間引いている。
ここで、ストライプ間引き間隔Ｌｓとしては、たとえば、１５マイクロメートル程度（範囲としては、１０から１００マイクロメートル程度）を好適なものとして例示することができる。このように、ストライブ状の第１のハードマスク膜残留領域の間隔は、１０マイクロメートルから１００マイクロメートル程度であり、セル領域等（スーパジャンクション形成領域）の寸法よりも十分に短いので、セル領域等（スーパジャンクション形成領域）内における平坦性の確保に有効である。ここでは、トレンチ１２の間の領域について、一つ置きに、ハードマスク残留領域３８ａを配置する例を示したが、複数個おきに、ハードマスク残留領域３８ａを配置するようにしてもよい。
更に、アイランド間引き間隔Ｌｂは、たとえば、１５マイクロメートル程度（範囲としては、１０から１００マイクロメートル程度）を好適なものとして例示することができる。このように、アイランド状の第１のハードマスク膜残留領域の間隔は、１０マイクロメートルから１００マイクロメートル程度であり、セル領域等（スーパジャンクション形成領域）の寸法よりも十分に短いので、セル領域等（スーパジャンクション形成領域）内における平坦性の確保に有効である。
また、アイランド長さＬｉは、たとえば、２００マイクロメートル程度（範囲としては、１００から５００マイクロメートル程度）を好適なものとして例示することができる。
６．本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造に関する変形例（ＬＤＭＯＳＦＥＴ）の説明（主に図４０）
ここまでは、主に、縦型パワーＭＯＳＦＥＴに対する適用を説明したが、このセクションでは、横型パワーＭＯＳＦＥＴに対する適用例を説明する。
図４０は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造に関する変形例（ＬＤＭＯＳＦＥＴ）を説明するためのデバイス要部斜視図である。これに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法におけるデバイス構造に関する変形例（ＬＤＭＯＳＦＥＴ）を説明する。ＬＤＭＯＳＦＥＴは、通常、Ｐ型基板上に形成されるので、ＣＭＯＳ集積回路と同一のチップに集積するのに適している。
先ず、デバイス構造の概要を説明する。図４０に示すように、ＬＤＭＯＳＦＥＴを形成したチップ２（分割前は、ウエハ１のチップ領域）は、たとえば、Ｐ型シリコン単結晶基板部１ｐ（基板層）上に形成されている。Ｐ型シリコン単結晶基板部１ｐの表面１ａ側には、Ｎ型シリコンエピタキシ層１ｅ（基板上エピタキシ層）が形成されており、その表面上には、ゲート絶縁膜１９を介して、たとえば、ポリシリコン膜２１（ゲート電極）が設けられている。ゲート電極２１下および、その一方の側のＮ型シリコンエピタキシ層１ｅには、Ｐ型ボディ領域１６（Ｐ型チャネル領域）が設けられており、その表面領域には、ゲート電極２１に沿うように、Ｎ＋型ソース領域２３が設けられている。このＰ型ボディ領域１６とＮ＋型ソース領域２３が、たとえば、いわゆる二重拡散構造を構成している。更に、Ｎ＋型ソース領域２３に沿って、これに接するように、Ｐ型ボディ領域１６の表面には、Ｐ＋型ボディコンタクト領域２７が設けられている。
一方、ゲート電極２１の他方の側のＮ型シリコンエピタキシ層１ｅの下部には、柱状のＮ型バッファ領域４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅが設けられており、Ｎ型バッファ領域４１ｅ上のＮ型シリコンエピタキシ層１ｅの表面には、Ｎ＋型ドレイン領域３５が設けられている。Ｎ＋型ドレイン領域３５とＰ型ボディ領域１６の間のＮ型シリコンエピタキシ層１ｅの表面には、柱状のＰ型カラム領域６およびＮ型カラム領域７から構成されたスーパジャンクション構造が設けられており、この領域が、スーパジャンクション形成領域３６となっている。
このデバイスの製造プロセスの一例を簡単に説明すると以下の通りである。すなわち、先ず、Ｐ型単結晶シリコンウエハ１ｐを準備する。次に、Ｐ型単結晶シリコンウエハ１ｐの表面側のほぼ全体に、Ｎ型基板上エピタキシ層１ｅを途中まで形成し、選択的なイオン注入等により、各Ｎ型バッファ領域４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅの不純物濃度を調整する。その後、Ｎ型基板上エピタキシ層１ｅを上部まで形成する。次に、たとえば、図１１等に示したように、Ｐ型カラム領域埋め込み用トレンチ１２を形成し、そこに、たとえば、図１４から図１７と同様に、Ｐ型カラム領域６を埋め込む。次に、図２０とほぼ同様に、ゲート電極２１を加工して、これをマスクとして、二重拡散方式により、Ｐ型ボディ領域１６およびＮ＋型ソース領域２３を導入する。なお、たとえば、Ｎ＋型ドレイン領域３５は、たとえば、Ｎ＋型ソース領域２３と同時に導入する。また、Ｐ＋型ボディコンタクト領域２７は、これらの導入と相前後して導入する。
なお、ここでは、Ｐ型カラム領域６の埋め込みに関しては、セクション１および２で説明した方法を中心に具体的に説明したが、その他の部分で説明した方法を用いてもよいことは言うまでもない。
７．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図４１および図４２）
図４１は本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法のアウトラインを説明するためのプロセスブロックフロー図である。図４２はウエハ全面スーパジャンクション形成方式に関する補足的説明をするための図４のチップ周辺全体切り出し領域Ｒ３に対応するウエハの上面図である。これらに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
（１）埋め込みエピタキシャル成長法によるスーパジャンクション構造形成技術における技術課題：
埋め込みエピタキシャル成長法によるスーパジャンクション構造形成法は、通常、全面マスク残存方式と全面マスク除去方式に大別される。埋め込みエピタキシャル成長の膜厚ばらつきを研磨で吸収するためには、ＣＭＰストップ膜が有用である。一方、ＣＭＰストップ膜は、埋め込みエピタキシャル成長時においては、結晶欠陥の原因となる。
全面マスク残存方式に関して、本願発明者らが検討したところによると、埋め込みエピタキシ層のオーバグロス（Ｏｖｅｒｇｒｏｗｔｈ）量が大きくなると、ハードマスク膜（ＣＭＰストップ膜）とシリコンとの熱膨張係数の差異により、表面近傍に結晶欠陥が生じる。また、この欠陥の深さは、オーバグロス量に比例して深くなることが明らかとなった。また、この結晶欠陥は、デバイス特性に関して、ソースドレイン間の耐圧の劣化を招くため、除去するためのシリコン表面（埋め込みエピタキシ層のみでなく）の研磨が必要であるため、本来の目的である平坦化に必要な程度を超えた厚さの研磨が必要となる。
一方、全面マスク除去方式に関して、本願発明者らが検討したところによると、埋め込みエピタキシャル成長の際に、ハードマスク膜（ＣＭＰストップ膜）がないため、結晶欠陥は発生しないものの、埋め込みエピタキシャル成長の膜厚ばらつきを研磨で吸収することは、困難となる。
（２）本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法のアウトライン等の説明（主に図４１）：
そこで、本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法のアウトラインは、以下のごとくである。すなわち、スクライブ領域等にトレンチ形成用ハードマスク膜を残すことで、セル領域等における結晶欠陥の発生を回避しつつ、残留するハードマスク膜をＣＭＰストップ膜とする第１のＣＭＰ処理により、埋め込みエピタキシャル成長の膜厚ばらつきを吸収し、残留するハードマスク膜を除去した後の第２のＣＭＰ処理により、最終的平坦化と欠陥の除去を可能とするものである。
このプロセスを具体的に説明すると、図４１に示すように、まず、同一導電型の基板エピタキシ層を有するウエハ１（例えば、図６参照）を準備する（同一導電型エピタキシ基板準備工程１０１）。次に、ウエハ１（例えば、図６参照）の第１の主面１ａ上に、トレンチエッチ用ハードマスク１１（例えば、図９参照）を成膜する（ハードマスク膜成膜工程１０２）。次に、ハードマスク１１（例えば、図１０参照）をパターニングする（ハードマスク膜加工工程１０３）。次に、パターニングされたハードマスク１１を用いて、トレンチ１２（例えば、図１１参照）を形成する（トレンチ形成工程１０４）。次に、スクライブ領域３２（例えば、図１３参照）のハードマスク残留領域３８（例えば、図４参照）にハードマスク１１を残すように、ハードマスク１１を部分的に除去する（ハードマスク膜部分除去工程１０５）。次に、埋め込みエピタキシャル成長を実行することで、トレンチ１２内等に埋め込みエピタキシ層１４（例えば、図１４参照）を形成する（埋め込みエピタキシャル成長工程１０６）。次に、残存するハードマスク１１をＣＭＰストップ膜（例えば、図１５参照）として、ウエハ１の第１の主面１ａ側に対して、第１のＣＭＰ処理を実行する（第１のＣＭＰ工程１０７）。次に、残存するハードマスク１１（例えば、図１６参照）を除去する（ＣＭＰストップ膜除去工程１０８）。次に、ウエハ１の第１の主面１ａ側に対して、第２のＣＭＰ処理（例えば、図１７参照）を実行する（第２のＣＭＰ工程１０９）。なお、図４１に於いて、破線で結んだブロック間に於いては、論理的にまたは技術的に規定される場合を除き、相互の前後関係は任意であることを示す。
（３）本願の前記一実施の形態のパワーＭＯＳＦＥＴの製造方法の他のアウトライン等の説明（主に図４を参照）：
セクション１およびセクション２で説明した例は、以下のようにも説明することができる。すなわち、図４に示すように、スーパジャンクション形成領域３６をチップ領域２の一部とし、チップ領域２の一部とスクライブ領域３２のほぼ全域を含むスーパジャンクション非形成領域３７のほぼ全域をハードマスク残留領域３８とするものである。
（４）セクション４および５の各例のアウトライン等の説明（主に図３２、図３８および図３９を参照）：
サブセクション（３）と同様に、セクション４および５の各例の包括的なアウトライン等を説明する。すなわち、スーパジャンクション形成領域３６の内部に於いて、ハードマスクを形成した領域を、ほぼ一定の周期構造に従って、ハードマスク残留領域３８とハードマスク除去領域４０に振り分けるものである。
（５）ウエハ全面スーパジャンクション形成方式に関する補足的説明（主に図４２）：
セクション３のサブセクション（４）で図２８（チップ領域全面および外部周辺限定スーパジャンクション形成方式）に関して説明したように、スーパジャンクション形成領域３６は、チップ領域２の外部まで広げることができるが、これを極限まで拡張すると、ウエハのほぼ全体をスーパジャンクション形成領域３６とすることも可能である。この例（ウエハ全面スーパジャンクション形成方式）に対応するのが図４２である。この場合は、実質的に、スーパジャンクション非形成領域３７が存在しないので、セクション４および５で説明した例および、それらの変形例が適用できる。このようなレイアウトは、埋め込み特性等をウエハ全体で均一に、そのことによって、チップの端部でも均一性を確保したいときに有効である。
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、プレーナ型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、トレンチ型ゲート構造にも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのゲートのレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＰエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス、すなわち、ダイオード等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
１ ウエハ（半導体基板）
１ａ ウエハの表側主面（デバイス主面、すなわち第１の主面）
１ｂ ウエハの裏側主面
１ｅ Ｎ型シリコンエピタキシ層（基板上エピタキシ層）
１ｐ Ｐ型シリコン単結晶基板部（基板層）
１ｓ Ｎ＋型シリコン単結晶基板部（基板層）
２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ チップ領域
４ セル領域
５ アライメントマーク領域
６ Ｐ型カラム領域
７ Ｎ型カラム領域
８ アライメントマーク
８ｘ Ｘ方向アライメントマーク
８ｙ Ｙ方向アライメントマーク
９ ノッチ
１０ ガードリング
１１ トレンチエッチ用ハードマスク
１１ｆ トレンチエッチ用下層ハードマスク
１１ｓ トレンチエッチ用上層ハードマスク
１２ Ｐ型カラム領域埋め込み用トレンチ
１４ 埋め込みエピタキシ層
１５ アライメントマーク形成用レジスト膜
１６ Ｐ型ボディ領域（Ｐ型チャネル領域）
１７ Ｐ型ボディ領域導入用レジスト膜
１８ Ｐ型ボディ領域導入用酸化シリコン膜
１９ ゲート絶縁膜
２０ チップ周辺領域
２１ ポリシリコン膜（ゲート電極）
２２ ゲート電極加工用レジスト膜
２３ Ｎ＋型ソース領域
２４ 層間絶縁膜
２５ コンタクト溝形成用レジスト膜
２６ コンタクト溝（コンタクトホール）
２７ Ｐ＋型ボディコンタクト領域
２８ タングステンプラグ
２９ メタルソース電極
３０ 裏面メタル電極
３１ トレンチエッチ用下層ハードマスク加工用レジスト膜
３２ スクライブ領域
３２ｘ Ｘ方向スクライブ領域
３２ｙ Ｙ方向スクライブ領域
３３ トレンチエッチ用上層ハードマスク加工用レジスト膜
３４ ファイナルパッシベーション膜
３５ Ｎ＋型ドレイン領域
３６ スーパジャンクション形成領域
３７ スーパジャンクション非形成領域
３８ ハードマスク残留領域
３８ａ チップ領域のハードマスク残留領域（第１のハードマスク残留領域）
３８ｂ スクライブ領域のハードマスク残留領域（第２のハードマスク残留領域）
３９ セル領域外部周辺スーパジャンクション形成領域
４０ ハードマスク除去領域
４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ Ｎ型バッファ領域
４２ 緩衝領域
４３ ソースパッド開口
１０１ 同一導電型エピタキシ基板準備工程
１０２ ハードマスク膜成膜工程
１０３ ハードマスク膜加工工程
１０４ トレンチ形成工程
１０５ ハードマスク膜部分除去工程
１０６ 埋め込みエピタキシャル成長工程
１０７ 第１のＣＭＰ工程
１０８ ＣＭＰストップ膜除去工程
１０９ 第２のＣＭＰ工程
Ｌｂ アイランド間引き間隔
Ｌｉ アイランド長さ
Ｌｓ ストライプ間引き間隔
Ｒ１ チップコーナ周辺切り出し領域
Ｒ２ アクティブセル切り出し領域
Ｒ３ チップ周辺全体切り出し領域
Ｒ４ アライメントマーク領域周辺切り出し領域
Ｒ５ アライメントマーク領域コーナ部切り出し領域

Claims (17)

  1. 以下の工程を含むパワーＭＯＳＦＥＴの製造方法：
    （ａ）第１の主面側に第１導電型の基板上エピタキシ層を有し、第２の主面側に前記第１導電型の基板層を有する半導体ウエハを準備する工程；
    （ｂ）前記半導体ウエハの前記第１の主面上に、ハードマスク膜を成膜する工程；
    （ｃ）前記ハードマスク膜をパターニングする工程；
    （ｄ）パターニングされた前記ハードマスク膜をマスクとして、前記半導体ウエハの前記第１の主面に、多数のトレンチを形成する工程；
    （ｅ）前記工程（ｄ）の後、前記第１の主面上に、格子状に配置された多数のチップ領域の各々に隣接するスクライブ領域ではアライメントマーク領域の少なくとも一部の領域に前記ハードマスク膜がＣＭＰストップ膜として残され、前記多数のチップ領域ではセル領域の少なくとも一部の領域の前記ハードマスク膜が除去されるようにパターニングし、前記ハードマスク膜を除去してハードマスク膜残留領域を形成する工程；
    （ｆ）前記ＣＭＰストップ膜が前記スクライブ領域にある状態で、前記半導体ウエハの前記第１の主面に対して、埋め込みエピタキシャル成長により、前記第１導電型と反対導電型の第２導電型を有する埋め込みエピタキシ層を堆積する工程；
    （ｇ）前記工程（ｆ）の後、前記ＣＭＰストップ膜をＣＭＰのストッパとして、前記半導体ウエハの前記第１の主面に対して、第１のＣＭＰ処理を実行する工程；
    （ｈ）前記工程（ｇ）の後、前記ＣＭＰストップ膜を除去する工程；
    （ｉ）前記工程（ｈ）の後、前記半導体ウエハの前記第１の主面に対して、第２のＣＭＰ処理を実行する工程。
  2. 請求項１に記載のパワーＭＯＳＦＥＴの製造方法において、前記工程（ｂ）は、以下の下位工程を含む：
    （ｂ１）前記半導体ウエハの前記第１の主面上に、第１の絶縁膜を成膜する工程；
    （ｂ２）前記第１の絶縁膜を前記ハードマスク膜残留領域に残留絶縁膜として残すように、前記第１の絶縁膜を除去する工程；
    （ｂ３）前記下位工程（ｂ２）の後、前記半導体ウエハの前記第１の主面上に、前記残留絶縁膜とともに前記ハードマスク膜を構成する第２の絶縁膜を成膜する工程。
  3. 請求項２に記載のパワーＭＯＳＦＥＴの製造方法において、前記第１の絶縁膜は、窒化シリコン系絶縁膜であり、前記第２の絶縁膜は、酸化シリコン系絶縁膜である。
  4. 請求項３に記載のパワーＭＯＳＦＥＴの製造方法において、前記第２のＣＭＰ処理の研摩量は、前記第１のＣＭＰ処理の研摩量よりも少ない。
  5. 請求項４に記載のパワーＭＯＳＦＥＴの製造方法において、前記第２のＣＭＰ処理では、前記基板上エピタキシ層と前記埋め込みエピタキシ層の両方を研摩する。
  6. 以下の工程を含むパワーＭＯＳＦＥＴの製造方法：
    （ａ）第１の主面側に第１導電型の基板上エピタキシ層を有し、第２の主面側に前記第１導電型の基板層を有する半導体ウエハを準備する工程；
    （ｂ）前記半導体ウエハの前記第１の主面上に、ハードマスク膜を成膜する工程；
    （ｃ）前記ハードマスク膜をパターニングする工程；
    （ｄ）パターニングされた前記ハードマスク膜をマスクとして、前記半導体ウエハの前記第１の主面に、多数のトレンチを形成する工程；
    （ｅ）前記工程（ｄ）の後、前記第１の主面上に、格子状に配置された多数のチップ領域の各々の内部の第１のハードマスク膜残留領域および、これらのチップ領域の各々に隣接するスクライブ領域においてアライメントマーク領域の少なくとも一部を含む第２のハードマスク膜残留領域に、前記ハードマスク膜がＣＭＰストップ膜として残され、前記多数のチップ領域においてセル領域の少なくとも一部の領域の前記ハードマスク膜が除去されるように、前記ハードマスク膜を除去する工程；
    （ｆ）前記ＣＭＰストップ膜が各チップ領域および前記スクライブ領域にある状態で、前記半導体ウエハの前記第１の主面に対して、埋め込みエピタキシャル成長により、前記第１導電型と反対導電型の第２導電型を有する埋め込みエピタキシ層を堆積する工程；
    （ｇ）前記工程（ｆ）の後、前記ＣＭＰストップ膜をＣＭＰのストッパとして、前記半導体ウエハの前記第１の主面に対して、第１のＣＭＰ処理を実行する工程；
    （ｈ）前記工程（ｇ）の後、前記ＣＭＰストップ膜を除去する工程；
    （ｉ）前記工程（ｈ）の後、前記半導体ウエハの前記第１の主面に対して、第２のＣＭＰ処理を実行する工程。
  7. 請求項６に記載のパワーＭＯＳＦＥＴの製造方法において、前記第１のハードマスク膜残留領域は、各チップ領域内の前記セル領域にも設けられている。
  8. 請求項７に記載のパワーＭＯＳＦＥＴの製造方法において、前記工程（ｂ）は、以下の下位工程を含む：
    （ｂ１）前記半導体ウエハの前記第１の主面上に、第１の絶縁膜を成膜する工程；
    （ｂ２）前記第１の絶縁膜を前記第１のハードマスク膜残留領域および前記第２のハードマスク膜残留領域に残留絶縁膜として残すように、前記第１の絶縁膜を除去する工程；
    （ｂ３）前記下位工程（ｂ２）の後、前記半導体ウエハの前記第１の主面上に、前記残留絶縁膜とともに前記ハードマスク膜を構成する第２の絶縁膜を成膜する工程。
  9. 請求項８に記載のパワーＭＯＳＦＥＴの製造方法において、前記第１の絶縁膜は、窒化シリコン系絶縁膜であり、前記第２の絶縁膜は、酸化シリコン系絶縁膜である。
  10. 請求項９に記載のパワーＭＯＳＦＥＴの製造方法において、前記第２のＣＭＰ処理の研摩量は、前記第１のＣＭＰ処理の研摩量よりも少ない。
  11. 請求項１０に記載のパワーＭＯＳＦＥＴの製造方法において、前記第１のハードマスク膜残留領域は、前記セル領域内に於いて、ストライブ状を呈する。
  12. 請求項１０に記載のパワーＭＯＳＦＥＴの製造方法において、前記第１のハードマスク膜残留領域は、前記セル領域内に於いて、アイランド状を呈する。
  13. 請求項１１に記載のパワーＭＯＳＦＥＴの製造方法において、前記ストライブ状の前記第１のハードマスク膜残留領域の間隔は、１０マイクロメートルから１００マイクロメートル程度である。
  14. 請求項１２に記載のパワーＭＯＳＦＥＴの製造方法において、前記アイランド状の前記第１のハードマスク膜残留領域の間隔は、１０マイクロメートルから１００マイクロメートル程度である。
  15. 以下の工程を含むパワーＭＯＳＦＥＴの製造方法：
    （ａ）第１の主面側に第１導電型の基板上エピタキシ層を有し、前記第１導電型と反対導電型の第２導電型の基板層を、第２の主面側に有する半導体ウエハを準備する工程；
    （ｂ）前記半導体ウエハの前記第１の主面上に、ハードマスク膜を成膜する工程；
    （ｃ）前記ハードマスク膜をパターニングする工程；
    （ｄ）パターニングされた前記ハードマスク膜をマスクとして、前記半導体ウエハの前記第１の主面に、複数のトレンチを形成する工程；
    （ｅ）前記工程（ｄ）の後、前記第１の主面上に、格子状に配置された複数のチップ領域の各々に隣接するスクライブ領域ではアライメントマーク領域の少なくとも一部の領域に前記ハードマスク膜がＣＭＰストップ膜として残され、前記複数のチップ領域ではセル領域の少なくとも一部の領域の前記ハードマスク膜を除去してハードマスク膜残留領域を形成する工程；
    （ｆ）前記ＣＭＰストップ膜が前記スクライブ領域にある状態で、前記半導体ウエハの前記第１の主面に対して、埋め込みエピタキシャル成長により、前記第２導電型を有する埋め込みエピタキシ層を堆積する工程；
    （ｇ）前記工程（ｆ）の後、前記ＣＭＰストップ膜をＣＭＰのストッパとして、前記半導体ウエハの前記第１の主面に対して、第１のＣＭＰ処理を実行する工程；
    （ｈ）前記工程（ｇ）の後、前記ＣＭＰストップ膜を除去する工程；
    （ｉ）前記工程（ｈ）の後、前記半導体ウエハの前記第１の主面に対して、第２のＣＭＰ処理を実行する工程。
  16. 請求項１５に記載のパワーＭＯＳＦＥＴの製造方法において、前記工程（ｂ）は、以下の下位工程を含む：
    （ｂ１）前記半導体ウエハの前記第１の主面上に、第１の絶縁膜を成膜する工程；
    （ｂ２）前記第１の絶縁膜を前記ハードマスク膜残留領域に残留絶縁膜として残すように、前記第１の絶縁膜を除去する工程；
    （ｂ３）前記下位工程（ｂ２）の後、前記半導体ウエハの前記第１の主面上に、前記残留絶縁膜とともに前記ハードマスク膜を構成する第２の絶縁膜を成膜する工程。
  17. 請求項１６に記載のパワーＭＯＳＦＥＴの製造方法において、前記第１の絶縁膜は、窒化シリコン系絶縁膜であり、前記第２の絶縁膜は、酸化シリコン系絶縁膜である。
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