JP6951308B2

JP6951308B2 - 半導体装置の製造方法

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Publication number: JP6951308B2
Application number: JP2018173333A
Authority: JP
Inventors: 壮男窪田
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2018-02-27
Filing date: 2018-09-18
Publication date: 2021-10-20
Anticipated expiration: 2038-09-18
Also published as: JP2019149537A

Description

本発明の実施形態は、半導体装置の製造方法に関する。

半導体基板上にシリコンを成長させる工程と、このシリコンを研磨する工程と、を含む半導体装置の製造方法がある。半導体装置の製造方法において、歩留まりは高いことが望ましい。

特許第６１９６５８９号公報

本発明が解決しようとする課題は、歩留まりを向上できる半導体装置の製造方法を提供することである。

実施形態に係る半導体装置の製造方法は、第１領域と、前記第１領域の周りに位置する第２領域と、を有し、前記第１領域の一部及び前記第２領域を覆う第１層が設けられ、前記第１領域の別の一部に互いに離間した複数の第１開口が形成された半導体基板に対して、前記第１領域の上に前記第１層を覆う第２層を形成し、前記第２層をマスクとして用いて前記第２領域上の前記第１層を除去し、前記第２領域の上面を露出させ、前記第２領域に、リン、ヒ素、及びアンチモンからなる群より選択された少なくとも１つのｎ形不純物を含む不純物領域を形成し、前記第２層を除去し、前記複数の第１開口の内側及び前記第２領域の上に、それぞれ複数のシリコン層を成長させ、前記第１層をストッパとして用いて、それぞれの前記シリコン層の一部を研磨する。

半導体装置の一部を表す斜視断面図である。実施形態に係る製造方法を表す工程断面図である。実施形態に係る製造方法を表す工程断面図である。実施形態に係る製造方法を表す工程断面図である。実施形態に係る製造方法を表す工程断面図である。実施形態の変形例に係る製造方法を表す工程断面図である。

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ^＋、ｎ⁻及びｐ、ｐ⁻の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。また、これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。

図１は、半導体装置の一部を表す斜視断面図である。
実施形態に係る半導体装置の製造方法を用いて、例えば図１に表した半導体装置１００が製造される。

半導体装置１００は、ＭＯＳＦＥＴである。半導体装置１００は、ｎ⁻形ドリフト領域１０１、ｐ⁻形ピラー領域１０２、ｐ形ベース領域１０３、ｎ^＋形ソース領域１０４、ｎ^＋形ドレイン領域１０５、ゲート電極１０７、ドレイン電極１０８、及びソース電極１０９を有する。

実施形態の説明では、ＸＹＺ直交座標系を用いる。ｎ⁻形ドリフト領域１０１からｐ形ベース領域１０３に向かう方向をＺ方向とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向及びＹ方向とする。また、説明のために、ｎ⁻形ドリフト領域１０１からｐ形ベース領域１０３に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ｎ⁻形ドリフト領域１０１とｐ形ベース領域１０３との相対的な位置関係に基づき、重力の方向とは無関係である。

ドレイン電極１０８は、半導体装置１００の下面に設けられている。ｎ^＋形ドレイン領域１０５は、ドレイン電極１０８の上に設けられ、ドレイン電極１０８と電気的に接続されている。ｎ⁻形ドリフト領域１０１は、ｎ^＋形ドレイン領域１０５の上に設けられている。ｐ⁻形ピラー領域１０２は、ｎ⁻形ドリフト領域１０１中に設けられている。例えば、ｐ⁻形ピラー領域１０２は、Ｘ方向において複数設けられている。複数のｐ⁻形ピラー領域１０２とｎ⁻形ドリフト領域１０１の一部とが、Ｘ方向において交互に並んでいる。

ｐ形ベース領域１０３は、ｎ⁻形ドリフト領域１０１及びｐ⁻形ピラー領域１０２の上に設けられている。ｎ^＋形ソース領域１０４は、ｐ形ベース領域１０３の上に選択的に設けられている。ゲート電極１０７は、Ｘ方向において、ｎ⁻形ドリフト領域１０１の一部、ｐ形ベース領域１０３、及びｎ^＋形ソース領域１０４の少なくとも一部と、ゲート絶縁層１０７ａを介して対向している。

ソース電極１０９は、ｐ形ベース領域１０３及びｎ^＋形ソース領域１０４の上に設けられ、これらの半導体領域と電気的に接続されている。ゲート電極１０７とソース電極１０９は、電気的に分離されている。

半導体装置１００の各構成要素の材料の一例を説明する。
ｎ⁻形ドリフト領域１０１、ｐ⁻形ピラー領域１０２、ｐ形ベース領域１０３、ｎ^＋形ソース領域１０４、及びｎ^＋形ドレイン領域１０５は、半導体材料として、例えばシリコンを含む。これらの半導体領域の導電形は、反転していても良い。ｎ形不純物としては、ヒ素、リン、またはアンチモンが用いられ、ｐ形不純物としては、ボロンが用いられる。ゲート電極１０７は、ポリシリコンなどの導電材料を含む。ゲート絶縁層１０７ａは、酸化シリコンなどの絶縁材料を含む。ドレイン電極１０８及びソース電極１０９は、アルミニウムなどの金属を含む。

図２〜図５は、実施形態に係る製造方法を表す工程断面図である。
まず、ｎ形の半導体基板１０を用意する。半導体基板１０は、ｎ^＋形の半導体領域１５と、ｎ⁻形の第１半導体領域１１と、を有する。第１半導体領域１１は、半導体領域１５の上に設けられている。また、半導体基板１０は、第１領域Ｒ１と、第１領域Ｒ１の周りに位置する第２領域Ｒ２と、を有する。半導体領域１５から第１半導体領域１１に向かう方向は、第１領域Ｒ１から第２領域Ｒ２に向かう方向に対して垂直である。例えば、第１領域Ｒ１は、有効チップが作製される領域に対応し、第２領域Ｒ２は、無効チップが作製される領域に対応する。

図２（ａ）に表したように、半導体基板１０の第１領域Ｒ１及び第２領域Ｒ２を覆う第１層２１を形成する。第１層２１は、例えば、酸化シリコン層であり、ＣＶＤ(Chemical Vapor Deposition)法を用いて形成される。フォトリソグラフィ法及びＲＩＥ(Reactive Ion Etching)法を用いて、図２（ｂ）に表したように、第１層２１の一部を除去して第１層２１をパターニングする。これにより、第１領域Ｒ１の一部が露出する。パターニングされた第１層２１をマスクとして用いて、図２（ｃ）に表したように、露出した第１領域Ｒ１の一部に、複数の第１開口ＯＰ１を形成する。複数の第１開口ＯＰ１は、例えば、Ｘ方向において互いに離間し、Ｙ方向に延びている。

図２（ｄ）に表したように、第１領域Ｒ１及び第２領域Ｒ２の上に、第１層２１を覆う第２層２２を形成する。例えば、複数の第１開口ＯＰ１は、第２層２２により埋め込まれる。第２層２２は、例えば、フォトレジスト層である。

図２（ｅ）に表したように、第２領域Ｒ２上の第２層２２を除去する。図３（ａ）に表したように、第２層２２をマスクとして用いて、第２領域Ｒ２上の第１層２１を除去する。これにより、第２領域Ｒ２の上面が露出する。

図３（ｂ）に表したように、第２領域Ｒ２の上に、不純物層２４を形成する。不純物層２４は、ｎ形不純物を含む。ｎ形不純物は、リン、ヒ素、及びアンチモンからなる群より選択された少なくとも１つである。半導体基板１０を熱処理する。これにより、図３（ｃ）に表したように、不純物層２４から第２領域Ｒ２にｎ形不純物が拡散し、第２領域Ｒ２の上面にｎ形の不純物領域１１ｎが形成される。

または、第２領域Ｒ２の上に、ポリシリコン層などの別の層を形成し、この別の層の上に不純物層２４を形成しても良い。半導体基板１０を熱処理することで、当該別の層を介して第２領域Ｒ２にｎ形不純物が拡散し、不純物領域１１ｎが形成される。または、第１層２１及び第２層２２をマスクとして用いて、第２領域Ｒ２の上面にｎ形不純物をイオン注入することで、不純物領域１１ｎを形成しても良い。あるいは、第１層２１及び第２層２２をマスクとして用いて、ｎ形不純物を含むガスを用いた気相拡散により、第２領域Ｒ２の上面に不純物領域１１ｎを形成しても良い。

不純物層２４及び第２層２２を除去する。図３（ｄ）に表したように、複数の第１開口ＯＰ１の内側及び不純物領域１１ｎの上に、例えばエピタキシャル成長により、ｐ形不純物を含む複数のシリコン層２６を形成する。例えば、シリコン層２６を形成する際に半導体基板１０に加えられる熱により、不純物領域１１ｎのｎ形不純物が活性化する。図３（ｅ）に表したように、ＣＭＰ(Chemical Mechanical Polishing)により、複数のシリコン層２６を研磨する。このとき、第１層２１は、ＣＭＰに対するストッパとして機能する。

第１層２１を除去し、複数のシリコン層２６の上面を研磨して平坦化する。このとき、例えば、不純物領域１１ｎの上に設けられたシリコン層２６は除去される。図４（ａ）に表したように、第１領域Ｒ１及び第２領域Ｒ２の上に、複数のシリコン層２６を覆うフォトレジスト２８を形成する。フォトレジスト２８をパターニングし、シリコン層２６同士の間の第１領域Ｒ１の上面を露出させる。フォトレジスト２８をマスクとして用いて、図４（ｂ）に表したように、第１領域Ｒ１の上面に複数の第２開口ＯＰ２を形成する。それぞれの第２開口ＯＰ２は、シリコン層２６同士の間に位置し、Ｙ方向に延びている。

フォトレジスト２８を除去する。半導体基板１０を熱酸化することで、半導体基板１０の上面に沿って酸化層３０を形成する。図４（ｃ）に表したように、酸化層３０の上に導電層３２を形成する。複数の第２開口ＯＰ２は、導電層３２により埋め込まれる。

導電層３２の上面を後退させ、複数の導電層３３を形成する。複数の導電層３３は、それぞれ、複数の第２開口ＯＰ２の内側に設けられ、互いに分離されている。導電層３３は、ゲート電極１０７に対応する。半導体基板１０と導電層３３との間の酸化層３０は、ゲート絶縁層１０７ａに対応する。図４（ｄ）に表したように、第１領域Ｒ１及び第２領域Ｒ２の上に、複数の導電層３３を覆うフォトレジスト３４を形成する。

複数のシリコン層２６及び複数の導電層３３の上に位置するフォトレジスト３４の一部を除去する。図４（ｅ）に表したように、フォトレジスト３４をマスクとして用いて、第１領域Ｒ１の上面にｐ形不純物をイオン注入し、ｐ形の複数の第２半導体領域１２を形成する。

フォトレジスト３４を除去し、第１領域Ｒ１及び第２領域Ｒ２の上に、複数の導電層３３を覆うフォトレジスト３６を形成する。複数のシリコン層２６の上に位置するフォトレジスト３６の一部を除去する。フォトレジスト３６をマスクとして用いて、斜め方向からｎ形不純物を第２半導体領域１２の上面にイオン注入する。これにより、図５（ａ）に表したように、ｎ形の複数の第３半導体領域１３が形成される。第２半導体領域１２及び第３半導体領域１３は、それぞれ、ｐ形ベース領域１０３及びｎ^＋形ソース領域１０４に対応する。第２半導体領域１２の下のシリコン層２６は、ｐ⁻形ピラー領域１０２に対応する。

フォトレジスト３６を除去する。複数の第２半導体領域１２及び複数の導電層３３を覆う酸化層３８を形成する。酸化層３８の上にフォトレジスト４０を形成する。図５（ｂ）に表したように、シリコン層２６の上に位置するフォトレジスト４０の一部を除去し、フォトレジスト４０をパターニングする。

パターニングされたフォトレジスト４０をマスクとして用いて、酸化層３８の一部を除去する。これにより、第２半導体領域の上面及び第３半導体領域の上面が露出する。フォトレジスト４０を除去し、図５（ｃ）に表したように、複数の酸化層３８を覆う金属層４２を形成する。この金属層４２をパターニングすることで、ソース電極１０９が形成される。

図５（ｄ）に表したように、半導体領域１５が所定の厚みになるまで半導体基板１０の下面を研磨する。半導体基板１０の下面に金属層４４を形成する。この金属層４４は、ドレイン電極１０８に対応する。その後、半導体基板１０を複数のチップに分断することで、図１に表した半導体装置１００が得られる。

実施形態に係る製造方法の効果を説明する。
半導体装置の製造工程では、図２（ｃ）に表したように複数の第１開口ＯＰ１を形成した後、図３（ｄ）に表したようにそれぞれの第１開口ＯＰ１内にシリコン層２６を成長させる場合がある。発明者らは、シリコン層２６を成長させる際に、第１層２１（マスク）が長く連続的に設けられていると、特に半導体基板１０の第２領域Ｒ２において、第１層２１上にもシリコンが堆積することを発見した。第１層２１上にシリコンが堆積すると、後の工程でシリコン層２６を研磨する際に、ごみの発生の原因となる。従って、第１層２１上におけるシリコンの堆積量は、少ないことが望ましい。

第１層２１上におけるシリコンの堆積を抑制するためには、第２領域Ｒ２上の第１層２１を除去した後に、第１開口ＯＰ１内にシリコン層を成長させることが有効である。第２領域Ｒ２上の第１層２１を除去することで、第１開口ＯＰ１から半導体基板１０の外周に向かう方向における第１層２１の長さを短くできる。これにより、第１層２１上にシリコンが堆積することを抑制できる。
一方、第２領域Ｒ２上の第１層２１を除去すると、第２領域Ｒ２の上面が露出する。従って、図３（ｄ）に表したように、第２領域Ｒ２にもシリコン層２６が形成される。この場合、後の工程でシリコン層２６を研磨する際、第２領域Ｒ２には、ストッパとして機能する第１層２１が無い。このため、シリコン層２６が研磨されて無くなった後に第２領域Ｒ２が研磨されると、第２領域Ｒ２の上面が過剰に研磨され、第２領域Ｒ２の上面の位置が第１領域Ｒ１の上面の位置に比べて低くなる。

フォトリソグラフィ工程では、例えば、フォトレジストを露光する前に、半導体基板１０に斜め方向から光を照射し、その反射光を測定することで、焦点距離を検出している。上記のように第２領域Ｒ２と第１領域Ｒ１とで高さが異なると、デフォーカスが発生し、焦点距離を正確に検出できなくなる。この結果、後のフォトレジストの露光において、半導体基板１０の上面に適切にフォーカスされず、フォトレジストを正常にパターニングできなくなる。

この課題について、発明者は、あらかじめ第２領域Ｒ２の上面にｎ形不純物を含む不純物領域１１ｎを形成しておくことで、シリコン層２６を研磨する際に、第２領域Ｒ２における研磨速度を低減できることを発見した。従って、この方法によれば、第２領域Ｒ２における形状変化を抑制し、後のフォトリソグラフィ工程において、適切に半導体基板１０にフォーカスできるようになる。この結果、半導体装置の製造方法の歩留まりを向上できる。

また、不純物領域１１ｎを形成することで、図３（ｅ）に表した工程の後、シリコン層２６の上面を平坦化する際にも、第２領域Ｒ２の上面が過剰に研磨されることを抑制できる。

表１は、不純物領域１１ｎにおけるリンのピーク濃度Ｃ［ａｔｏｍｓ／ｃｍ^３］と、それぞれの濃度Ｃにおける研磨レートＲ［μｍ／ｍｉｎ］を表している。
表１から、リンのピーク濃度が１×１０^２１［ａｔｏｍｓ／ｃｍ^３］台になると、リンのピーク濃度が６×１０^２０［ａｔｏｍｓ／ｃｍ^３］である場合に比べて、研磨レートが大きく低下している。従って、不純物領域１１ｎにおけるリンのピーク濃度は、１×１０^２１［ａｔｏｍｓ／ｃｍ^３］以上であることが望ましい。

不純物領域１１ｎは、リン以外の他の不純物を含んでいても良い。例えば、不純物領域１１ｎにおけるリンのピーク濃度が上記範囲にあれば、不純物領域１１ｎは、他のｎ形不純物またはｐ形不純物をさらに含んでいても良い。また、不純物領域１１ｎに含まれるリンは、活性化していても良いし、不活性でも良い。

（変形例）
図６は、実施形態の変形例に係る半導体装置の製造方法を表す工程断面図である。
図２〜図５に表した製造方法の例では、不純物領域１１ｎを第２領域Ｒ２の上面に形成した。すなわち、不純物領域１１ｎにおけるｎ形不純物のピーク濃度は、第２領域Ｒ２の上面（不純物領域１１ｎの上面）に存在する。この例に限らず、不純物領域１１ｎを第２領域Ｒ２の上面から離れた位置に形成しても良い。換言すると、不純物領域１１ｎにおけるｎ形不純物のピーク濃度が第２領域Ｒ２の上面から離れたところに位置するように、不純物領域１１ｎを形成しても良い。

まず、図２（ａ）〜図３（ａ）に表した工程と同様の工程を行い、第２領域Ｒ２の上面を露出させる。その後、第１層２１及び第２層２２をマスクとして用いて第２領域Ｒ２にｎ形不純物をイオン注入し、不純物領域１１ｎを形成する。このとき、図６（ａ）に表したように、不純物領域１１ｎが第２領域Ｒ２の上面から離れた位置に形成されるように、イオン注入を行う。

第２層２２を除去する。図６（ｂ）に表したように、複数の第１開口ＯＰ１の内側及び不純物領域１１ｎの上に、例えばエピタキシャル成長により、ｐ形不純物を含む複数のシリコン層２６を形成する。このとき、第１開口ＯＰ１内に設けられたシリコン層２６中には、例えばボイドＶが形成される。

第１層２１を除去し、図６（ｃ）に表したように、複数のシリコン層２６の上面を研磨して平坦化する。このとき、不純物領域１１ｎの上に設けられたシリコン層２６及び第１半導体領域１１の一部が除去される。シリコン層２６にボイドＶが含まれる場合は、ボイドＶが露出し、シリコン層２６の上面が平坦になるように、研磨を行う。

図６（ｄ）に表したように、第１領域Ｒ１及び第２領域Ｒ２の上に、複数のシリコン層２６を覆うフォトレジスト２８を形成する。その後、図４（ｂ）〜図５（ｅ）に表した工程と同様の工程を行うことで、半導体装置１００が得られる。

第１開口ＯＰ１内にシリコン層２６を設けた際、図６（ｂ）に表したように、シリコン層２６中にボイドＶが形成される場合がある。この場合、シリコン層２６の上面の平坦性を高めるため、シリコン層２６の研磨工程において、シリコン層２６のボイドＶが形成されていた部分を除去することが望ましい。

シリコン層２６のボイドＶが形成されていた部分を除去するためには、シリコン層２６の上面をより深い位置まで後退させなければならない。このとき、不純物領域１１ｎが第２領域Ｒ２の上面に設けられていると、研磨後において、シリコン層２６の上面のＺ方向における位置が、第２領域Ｒ２の上面のＺ方向における位置よりも低くなる。シリコン層２６の上面の位置が、不純物領域１１ｎの上面の位置と異なると、フォトリソグラフィ工程において、焦点距離を正確に検出できない可能性がある。

この点について、本変形例に係る製造方法では、不純物領域１１ｎを第２領域Ｒ２の上面から離れた位置に形成する。すなわち、不純物領域１１ｎにおけるｎ形不純物のピーク濃度が、第２領域Ｒ２の上面から離れた位置であって、第１開口ＯＰ１の少なくとも一部と同じ深さに位置するように、不純物領域１１ｎを形成する。例えば、不純物領域１１ｎは、予測される研磨後のシリコン層２６の上面の位置と同じ深さに形成される。

この方法によれば、研磨において、シリコン層２６の上面の後退に応じて、第２領域Ｒ２の上面も不純物領域１１ｎが設けられた位置まで後退する。このため、研磨後のシリコン層２６の上面のＺ方向における位置と、不純物領域１１ｎの上面のＺ方向における位置と、の差を小さくできる。これにより、後のフォトリソグラフィ工程において、適切に半導体基板１０にフォーカスでき、半導体装置の製造方法の歩留まりをさらに向上できる。

以上で説明した実施形態について、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。また、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域における不純物濃度については、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することも可能である。

以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１０半導体基板、１１第１半導体領域、１１ｎ不純物領域、１２第２半導体領域、１３第３半導体領域、１５半導体領域、２１第１層、２２第２層、２４不純物層、２６シリコン層、２８フォトレジスト、３０酸化層、３２、３３導電層、３４、３６フォトレジスト、３８酸化層、４０フォトレジスト、４２、４４金属層、１００半導体装置、１０１ｎ⁻形ドリフト領域、１０２ｐ⁻形ピラー領域、１０３ｐ形ベース領域、１０４ｎ^＋形ソース領域、１０５ｎ^＋形ドレイン領域、１０７ゲート電極、１０７ａゲート絶縁層、１０８ドレイン電極、１０９ソース電極、ＯＰ１第１開口、ＯＰ２第２開口、Ｒ１第１領域、Ｒ２第２領域

Claims

第１領域と、前記第１領域の周りに位置する第２領域と、を有し、前記第１領域の一部及び前記第２領域を覆う第１層が設けられ、前記第１領域の別の一部に互いに離間した複数の第１開口が形成された半導体基板に対して、前記第１領域の上に前記第１層を覆う第２層を形成し、
前記第２層をマスクとして用いて前記第２領域上の前記第１層を除去し、前記第２領域の上面を露出させ、
前記第２領域に、リン、ヒ素、及びアンチモンからなる群より選択された少なくとも１つのｎ形不純物を含む不純物領域を形成し、
前記第２層を除去し、
前記複数の第１開口の内側及び前記第２領域の上に、それぞれ複数のシリコン層を成長させ、
前記第１層をストッパとして用いて、それぞれの前記シリコン層の一部を研磨する半導体装置の製造方法。
前記不純物領域を、前記第２領域の前記上面に形成する請求項１記載の半導体装置の製造方法。
前記第２領域の前記上面にｎ形不純物を含む不純物層を形成し、前記半導体基板を熱処理して前記不純物層から前記第２領域の前記上面にｎ形不純物を拡散させることで、前記不純物領域を形成する請求項２記載の半導体装置の製造方法。
前記不純物領域におけるｎ形不純物のピーク濃度が前記第２領域の前記上面よりも離れた位置であって、それぞれの前記第１開口の少なくとも一部と同じ深さに位置するように、前記不純物領域を形成する請求項１記載の半導体装置の製造方法。
前記半導体基板は、第１導電形の第１半導体領域を有し、
前記研磨の後に、前記第１領域の前記複数のシリコン層同士の間に複数の第２開口を形成し、
それぞれの前記第２開口内にゲート絶縁層を介してゲート電極を形成し、
前記ゲート電極同士の間の前記第１半導体領域の上面に、第２導電形の第２半導体領域を形成し、
前記第２半導体領域の上面に第１導電形の第３半導体領域を形成する請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
前記不純物領域は、リンを含み、
前記不純物領域におけるリンのピーク濃度は、１．０×１０^２１ａｔｏｍｓ／ｃｍ^３以上である請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
前記複数のシリコン層は、ｐ形不純物を含み、エピタキシャル成長により形成される請求項１〜６のいずれか１つに記載の半導体装置の製造方法。