JP2007227541A - パワー半導体装置の製造方法及びパワー半導体装置 - Google Patents

Abstract

【課題】アスペクト比が高いドリフト領域を備える半導体装置を、容易に製造する。
【解決手段】ＳＯＩの酸化層膜（ＢＯＸ酸化膜層）３０上に、第１導電型半導体材料（Ｎ型Ｓｉ）３２からなるトレンチ３６を形成する。続いて、トレンチ３６の底面３６ａを除いてトレンチ３６の壁を覆う第２導電型+半導体層（Ｐ型Ｓｉ）３８を形成し、更に、第２導電型半導体層３８を覆う第１導電型半導体層４０を形成し、第１導電型半導体層４０を覆う第２導電型半導体層４２を形成する工程を繰り返す。これにより、半導体基板３０上に、半導体基板と平行な方向に広がる半導体層が形成されることなく、トレンチ３６内部に異なる導電型の半導体層を交互に形成することが可能となる。したがって、Ｎ型半導体層とＰ型半導体層との間での相互拡散を引起こす、半導体基板３０と平行な方向に広がる半導体層１５を熱処理する工程が不要となる。
【選択図】図１

Description

本発明は、スーパージャンクション構造を有するパワー半導体装置に関するものである。

近年の省エネ、装置の小型、軽量化の要求から、スイッチング素子を使用した各種のパワー半導体装置の需要が拡大している。パワー半導体素子の一つであるパワーＭＯＳＦＥＴは、従来、スイッチング速度が高速である反面、高耐圧、大容量の素子を得ることが困難であるという欠点を有していたが、以下の「スーパージャンクション構造」を採用することで、かかる欠点の解消を図っている。
スーパージャンクション構造を有するパワーＭＯＳＦＥＴ１０は、図４に示されるように、半導体基板と直交する方向に広がるＮ型領域、Ｐ型領域が交互に配置されて構成されたドリフト領域１２を備えている。そして、各領域のコラム長Ｌがより長いほど高耐圧が得られ、コラム幅Ｗが狭いほど低損失となる。この、コラム長Ｌとコラム幅Ｗとの比（アスペクト比）を高めることが望まれており、種々の製造方法が開発されている。

図５には、その製造手順の一例が示されている。まず、図５（ａ）に示されるように、Ｎ^＋型半導体基板１４の上に、Ｐ型半導体層１６を形成し、Ｐ型半導体層１６にトレンチ１８（半導体素子上に掘られた溝）を形成する。続いて、エピタキシャル成長方法により、図５（ｂ）に示されるように、トレンチ１８内を均一にＮ型半導体層２０で覆う。続いて、Ｎ型半導体層２０をＰ型半導体層２２で覆う。更に、Ｐ型半導体層２２をＮ型半導体層２４で覆い、Ｎ型半導体層２４をＰ型半導体層２６で覆い、トレンチ１８の内部に異なる導電型の半導体層を交互に形成する。ここで、Ｎ^＋型半導体基板１４の上を覆う、半導体基板と平行な方向に広がる半導体層は、エミッタ−コレクタ間の電流を阻止してしまう不必要な層であることから、熱処理によって、Ｎ^＋型半導体基板１４からの不純物を上方に拡散し、Ｎ^＋型基板領域を上方に拡張する。更に、図５（ｄ）に示されるように、ＣＭＰによる研磨を行うことで、表面の平坦化を行う。その後、図４に示されるように、ドリフト領域１２上にボディ領域２８を形成することで、スーパージャンクション構造を有するパワーＭＯＳＦＥＴ１０が製造される（例えば、特許文献１参照。）。

特開２００４−３１１６７３号公報（〔００７７〕〜〔００８６〕）

このように、図５に示された製造方法によれば、高いアスペクト比のドリフト領域１２を備えるパワーＭＯＳＦＥＴ１０を得ることが出来る。しかしながら、この製造方法は、Ｎ^＋型半導体基板１４の上を覆う半導体基板と平行な方向に広がる不要な半導体層１５を除去する必要があり（図５（ｂ）から（ｃ））、この熱処理の際に、各Ｎ型半導体層と各Ｐ型半導体層との間で相互拡散を引起こし、所望の特性を得ることができないといった問題があった。
本発明は、スーパージャンクション構造を有するパワーＭＯＳＦＥＴ等の半導体装置の製造方法の欠点を解消し、従来、製造が困難であったアスペクト比が高いドリフト領域を備える半導体装置を、容易に得ることを目的とするものである。

上記課題を解決するための、本発明に係るパワー半導体装置の製造方法は、半導体基板と直交する方向に広がる第１導電型半導体層領域及び第２導電型半導体層領域が、基板と平行な方向に交互に配置されて構成されたドリフト領域を備えるパワー半導体装置の製造方法であって、半導体基板に第１導電型半導体材料からなるトレンチを形成し、前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返すことを特徴とするものである。

本発明によれば、半導体基板に第１導電型半導体材料からなるトレンチを形成し、前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返すことで、半導体基板上に、半導体基板と平行な方向に広がる半導体層が形成されることなく、前記トレンチ内部に異なる導電型の半導体層を交互に形成することが可能となる。したがって、従来問題となっていた、Ｎ型半導体層とＰ型半導体層との間での相互拡散を引起こす、半導体基板と平行な方向に広がる半導体層を熱処理する工程が不要となる。

本発明においては、前記第１導電型半導体材料からなるトレンチを、ＳＯＩの酸化膜層上に形成することが望ましい。若しくは、前記第１導電型半導体材料からなるトレンチの底面に酸素を注入し、その後に不活性雰囲気でアニール処理し、トレンチの底面に酸化膜層を形成することとしても良い。

又、選択エピタキシャル成長方法を用い、前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、該第２導電型半導体層を覆う第１導電型半導体層を形成し、更に、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返すこととする。
しかも、選択エピタキシャル製造方法に使用されるガス中に、塩酸を含めることが望ましい。

なお、本発明において、前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返し、前記トレンチ内部を、交互に形成した異なる導電型の半導体層で閉塞し、表面に形成された半導体基板と平行な半導体層を除去することとする。

又、前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返し、前記トレンチ内部を、交互に形成した異なる導電型の半導体層で閉塞する前に、表面に形成された半導体基板と平行な半導体層を除去し、その後、トレンチ内部を閉塞し、なおかつ、一方の導電型の半導体層で表面を覆うこととしても良い。
この場合、必要に応じ、前記表面の、一方の導電型の半導体層を、ボディ領域に要求される不純物濃度に調整することとする。

又、上記課題を解決するための、本発明に係るパワー半導体装置は、半導体基板と直交する方向に広がる第１導電型半導体層領域及び第２導電型半導体層領域が、基板と平行な方向に交互に配置されて構成されたドリフト領域を備えるパワー半導体装置であって、半導体基板に第１導電型半導体材料からなるトレンチを形成し、前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返し、前記トレンチ内部に異なる導電型の半導体層を交互に形成してなることを特徴とするものである。

本発明によれば、半導体基板に第１導電型半導体材料からなるトレンチを形成し、前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返すことで、半導体基板と平行な方向に広がる半導体層が形成されることなく、前記トレンチ内部に異なる導電型の半導体層を交互に形成することが可能となる。したがって、従来問題となっていた、Ｎ型半導体層とＰ型半導体層との間での相互拡散を引起こす、半導体基板と平行な方向に広がる半導体層を熱処理する工程が不要となる。

本発明においては、前記第１導電型半導体材料からなるトレンチを、ＳＯＩの酸化膜層上に形成する。若しくは前記第１導電型半導体材料からなるトレンチの底面に酸素を注入し、その後に不活性雰囲気でアニール処理し、トレンチの底面に酸化膜層を形成してなるものであっても良い。

又、選択エピタキシャル成長方法を用い、前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返すこととする。
しかも、選択エピタキシャル製造方法に使用されるガス中に、塩酸を含めることが望ましい。

なお、本発明において、前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返し、前記トレンチ内部を、交互に形成した異なる導電型の半導体層で閉塞し、表面に形成された半導体基板と平行な半導体層を除去することとする。

又、前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返し、前記トレンチ内部を、交互に形成した異なる導電型の半導体層で閉塞する前に、表面に形成された半導体基板と平行な半導体層を除去し、その後、トレンチ内部を閉塞し、なおかつ、一方の導電型の半導体層で表面を覆ってなる物であっても良い。
この場合、必要に応じ、前記表面の、一方の導電型の半導体層を、ボディ領域に要求される不純物濃度に調整してなるものとする。

本発明はこのように構成したので、従来、製造が困難であったアスペクト比が高いドリフト領域を備える半導体装置を、容易に得ることが可能となる。

以下、本発明を実施するための最良の形態を添付図面に基づいて説明する。ここで、従来技術と同一部分、若しくは相当する部分については同一符号で示し、詳しい説明を省略する。

図１には、本発明の第１の実施の形態に係る、スーパージャンクション構造を有するパワーＭＯＳＦＥＴの製造方法が示されている。以下、各工程を（ａ）〜（ｊ）で表すと共に、図１中の該当する各工程にも同一符号を付している。
（ａ）先ず、半導体基板であるＳＯＩの酸化層膜（ＢＯＸ酸化膜層）３０上に、ドリフト領域１２のコラム長Ｌ（図４参照）として求められる厚さとなるように、Ｎ型Ｓｉ層（第１導電型半導体層）３２を形成する。そして、Ｎ型Ｓｉ層３２の表面に、マスク材３４により、ドリフト領域１２のコラム幅Ｗ（図４参照）として求められる幅の、トレンチマスクパターンを形成する。
（ｂ）トレンチマスクパターンに沿ってＮ型Ｓｉ層３２にエッチング等を施すことで、ＳＯＩの酸化膜層３０上に、トレンチ３６を形成する。
（ｃ）マスク材３４を除去する。

（ｄ）選択エピタキシャル成長方法を用い、トレンチ３６の底面３６ａを除いてトレンチ３６の壁（Ｎ型Ｓｉ層３２）を覆うＰ型Ｓｉ層（第２導電型半導体層）３８を形成する。Ｐ型Ｓｉ層３８の膜厚は、トレンチマスクパターンと同じであるように調整され、この膜圧が、ドリフト領域１２のコラム幅Ｗ（図４参照）となる。Ｐ型Ｓｉ層３８の選択エピタキシャル成長に用いられるガスは、ジボラン、シラン又はジクロロシラン、水素及び塩酸である。このように、塩酸を含むことで、酸化層膜３０上のＰ型Ｓｉ層の形成を抑制した、選択エピタキシャル成長が可能である。
（ｅ）更に、Ｐ型Ｓｉ層３８を覆うＮ型Ｓｉ層４０を形成し、Ｎ型Ｓｉ層４０を覆うＰ型Ｓｉ層４２を形成する。そして、Ｐ型、Ｎ型の各Ｓｉ層を形成する工程を繰り返す。なお、Ｎ型Ｓｉ層４０の選択エピタキシャル成長に用いられるガスは、ホスフィン又はアルシン、シラン又はジクロロシラン、水素及び塩酸である。Ｎ型Ｓｉ層の形成時にも、ガス中に塩酸を含むことで、酸化層膜３０上のＮ型Ｓｉ層の形成を抑制した、選択エピタキシャル成長が可能である。
（ｆ）更に、Ｐ型Ｓｉ層４２を覆うＮ型Ｓｉ層４４を形成し、Ｎ型Ｓｉ層４４を覆うＰ型Ｓｉ層４６を形成し、トレンチ３６が閉塞されるまで、Ｐ型及びＮ型のＳｉ層を交互に積層させていく。なお、図示の例では、最終的にＮ型Ｓｉ層４８によってトレンチ３６が完全に閉塞されているが、トレンチ３６の幅、各層の膜厚によっては、交互に各Ｓｉ層が堆積された結果、Ｐ型Ｓｉ層が最表面に表れる場合もある。又、Ｐ型及びＮ型の層の段数も、トレンチ３６の幅、各層の膜厚によって変化するものである。

（ｇ）ＣＭＰ（化学機械研磨）やエッチングを用い、最初にトレンチ３６を形成したＮ型Ｓｉ層３２の高さＬ（（ｂ）参照）に合せて、不要なＳｉ層５０（表面に形成された半導体基板と平行な半導体層）を除去することで、ドリフト領域１２を形成する。
（ｈ）続いて、ウェットエッチング等の手法を用い、酸化膜層３０とドリフト領域１２とを切り離す。
（ｉ）ドリフト領域１２の裏面（下面）全体をＮ型Ｓｉとするために、Ｐ型Ｓｉからなるコラムに対し集中的に、かつ、全体の不純物濃度を高濃度にするように、ボロン等をイオンインプラントする（図中、概略的に矢印で示す）。
（ｊ）フラッシュランプアニールやレーザーアニールなどの、最表面活性化手法を用いることにより、ドリフト領域１２の裏面から必要な厚みの部分に、Ｎ型Ｓｉ層５２を形成する。従って、Ｎ型Ｓｉ層５２の厚みの分だけ、ドリフト領域１２の長さは減少する。
なお、本実施の形態においても、適当な時点で、図４に示されるように、ドリフト領域１２上にボディ領域２８を形成する。

上記構成をなす、本発明の第１の実施の形態によれば、次のような作用効果を得ることが可能となる。まず、半導体基板であるＳＯＩの酸化層膜（ＢＯＸ酸化膜層）３０上に、第１導電型半導体材料（Ｎ型Ｓｉ）３２からなるトレンチ３６を形成し、トレンチ３６の底面３６ａを除いてトレンチ３６の壁を覆う第２導電型半導体層（Ｐ型Ｓｉ）３８を形成し、更に、第２導電型半導体層３８を覆う第１導電型半導体層４０を形成し、第１導電型半導体層４０を覆う第２導電型半導体層４２を形成する工程を繰り返す。これにより、半導体基板３０上に、半導体基板と平行な方向に広がる半導体層１５（図５（ｂ）参照）が形成されることなく、トレンチ３６内部に異なる導電型の半導体層を交互に形成することが可能となる。したがって、従来問題となっていた、Ｎ型半導体層とＰ型半導体層との間での相互拡散を引起こす、半導体基板３０と平行な方向に広がる半導体層１５を熱処理する工程（図５（ｂ）から（ｃ）参照）が不要となる。

上記工程において、トレンチ３６内部に異なる導電型（Ｐ型、Ｎ型）の半導体層を交互に形成する手法として、選択エピタキシャル成長方法を用い、なおかつ、選択エピタキシャル製造方法に使用されるガス中に塩酸を含めることで、酸化層膜３０上のＰ型、Ｎ型の各Ｓｉ層の成長を抑制した、選択エピタキシャル成長が可能となる。
しかも、本実施の形態では、ＳＯＩの酸化層膜（ＢＯＸ酸化膜層）３０上にドリフト領域１２を形成していることから、ウェットエッチング等の手法を用い、酸化膜層３０とドリフト領域１２とを切り離すことのみによって、安定的にドリフト領域１２の薄膜化が可能となる。したがって、例えば、研磨による薄膜化を行う場合に想定される欠陥等の発生を回避することが可能となる。

そして、本発明の実施の形態では、異なる導電型（Ｐ型、Ｎ型）の半導体層を交互に形成する工程を繰り返すことで、トレンチ３６内部を交互に形成した異なる導電型の半導体層で閉塞した後（図１（ｄ）〜（ｆ））、表面に形成された半導体基板と平行な半導体層５０を除去して（図１（ｇ））ドリフト領域１２を形成し、ドリフト領域１２上にボディ領域２８（図４参照）を形成することで、スーパージャンクション構造を有するパワーＭＯＳＦＥＴ１０が得られる。

しかも、上記工程を経て製造された、本発明の第１の実施の形態に係るパワーＭＯＳＦＥＴは、図１（ｊ）に示されたＮ型Ｓｉ層５２が、フラッシュランプアニールやレーザーアニールなどの、最表面活性化手法を用いることにより、ドリフト領域１２の裏面から必要な厚みの部分に形成されている。よって、Ｎ型Ｓｉ層５２とドリフト領域１２との間に生じるコラムの相互拡散は、極わずかな厚みに抑えられ、図５に例示した従来の製造方法によるものとは、構造的にも明確に区別することが可能である。

続いて、図２を参照しながら、本発明の実施の形態に係る本発明の第２の実施の形態に係る、パワー半導体装置の製造方法を説明する。なお、本実施の形態においては、各工程を（ａ’）〜（ｈ’）で表すと共に、図２中の該当する各工程にも同一符号を付している。
（ａ’）Ｎ型Ｓｉで構成されたバルク基板５４の表面に、マスク材５６によりトレンチマスクパターンを形成する。そして、トレンチマスクパターンに沿ってバルク基板５４にエッチング等を施すことで、トレンチ５８を形成する。トレンチ５８の深さは、ドリフト領域１２のコラム長Ｌ（図４参照）として求められる厚さと一致するように形成される。
（ｂ’）トレンチ加工時のマスク材５６を残したまま、トレンチの底面５８ａに酸素６０を注入する。酸素の注入量は、例えば１０^１８atoms/cm^２程度が望ましい。
（ｃ’）マスク材３４を除去する。

（ｄ’）不活性雰囲気中（Ｈｅ、Ａｒ雰囲気等）でアニール処理し、酸素注入がされているトレンチの底面５８ａにのみ酸化膜層６２を形成する。
（ｅ’）選択エピタキシャル成長方法を用い、トレンチ５８の底面５８ａを除いてトレンチ５８の壁（Ｎ型Ｓｉで構成されたバルク基板５４）を覆うＰ型Ｓｉ層（第２導電型半導体層）６４を形成する。Ｐ型Ｓｉ層６４の膜厚は、トレンチマスクパターンと同じとなるように調整され、この膜圧が、ドリフト領域１２のコラム幅Ｗ（図４参照）となる。更に、Ｐ型Ｓｉ層６４を覆うＮ型Ｓｉ層６６を形成する。Ｐ型Ｓｉ層６４の選択エピタキシャル成長に用いられるガスは、第１の実施の形態と同様に、ジボラン、シラン又はジクロロシラン、水素及び塩酸である。又、Ｎ型Ｓｉ層６６の選択エピタキシャル成長に用いられるガスも、第１の実施の形態と同様に、ホスフィン又はアルシン、シラン又はジクロロシラン、水素及び塩酸である。これによって、酸化層膜６２上のＰ型、Ｎ型の各Ｓｉ層の形成を抑制した、選択エピタキシャル成長が可能である。
（ｆ’）トレンチ５８が閉塞されるまで、Ｐ型及びＮ型のＳｉ層を交互に積層させていく。なお、本実施の形態でも、最終的にＮ型Ｓｉ層によってトレンチ５８が完全に閉塞されているが、トレンチ５８の幅、各層の膜厚によっては、交互に各Ｓｉ層が堆積された結果、Ｐ型Ｓｉ層が最表面に表れる場合もある。又、Ｐ型及びＮ型の層の段数も、トレンチ５８の幅、各層の膜厚によって変化するものである。

（ｇ’）ＣＭＰ（化学機械研磨）やエッチングを用い、最初に形成されたＮ型Ｓｉ層からなるトレンチ５８の高さＬ（（ａ’）参照）に合せて、不要なＳｉ層６８（表面に形成された半導体基板と平行な半導体層）を除去し、ドリフト領域１２を形成する。
（ｈ’）続いて、研磨、エッチング等の手法を用い、ドリフト領域１２の底部の酸化膜層６２が除去されるまで、薄板加工を施す。
この後、本発明の第１の実施の形態における（ｉ）の工程と同様に、ドリフト領域１２の裏面（下面）全体をＮ型Ｓｉとするために、Ｐ型Ｓｉからなるコラムに対し集中的に、かつ、全体の不純物濃度を高濃度にするように、ボロン等をイオンインプラントする。さらに、同（ｊ）の工程と同様に、フラッシュランプアニールやレーザーアニールなどの、最表面活性化手法を用いることにより、ドリフト領域１２の裏面から必要な厚みの部分に、Ｎ型Ｓｉ層を形成する。なお、本実施の形態においても、適当な時点で、図４に示されるように、ドリフト領域１２上にボディ領域２８を形成する。

上記構成をなす本発明の第２の実施の形態によれば、Ｎ型半導体層材料からなるトレンチ５８の底面に酸素６０を注入し、その後に不活性雰囲気でアニール処理し、トレンチの底面５８ａにのみ、酸化膜層６２を形成することで、比較的安価なバルク基板を用い、なおかつ、本発明の第１の実施の形態のごとくＳＯＩを用いる場合と同様に、選択エピタキシャル成長方法によるドリフト領域１２の形成が可能となる。
又、ドリフト領域１２のコラム長を、バルク基板５４に施すトレンチエッチングにより、容易に制御することが出来るので、第１の実施の形態のごとくＳＯＩを用いる場合に比べ、ウェーハ面内のコラム長のバラツキを低減させることが容易となる。
その他、本発明の第１の実施の形態と同様の作用効果については、詳しい説明を省略する。

続いて、図３を参照しながら、本発明の実施の形態に係る本発明の第３の実施の形態に係る、パワー半導体装置の製造方法を説明する。本実施の形態においては、各工程を（ａ”）〜（ｅ”）で表すと共に、図３中の該当する各工程にも同一符号を付している。
まず、本実施の形態においても、第１の実施の形態に係る（ａ）〜（ｅ）工程、第２の実施の形態に係る（ａ’）〜（ｅ’）工程と同様に、トレンチ内部に異なる導電型の半導体層を交互に形成する。なお、図３の例では、第１の実施の形態と同様に、半導体基板であるＳＯＩの酸化層膜（ＢＯＸ酸化膜層）３０上に、Ｎ型Ｓｉ層とＰ型Ｓｉ層とを交互に形成していることから、第１の実施の形態と共通する部分に同一の符号を付している。

（ａ”）Ｎ型Ｓｉ層がトレンチ３６の内側に面するようにして、トレンチ３６の内部を、交互に形成した異なる導電型の半導体層で閉塞する前に、選択エピタキシャル成長を止める。そして、ＣＭＰ（化学機械研磨）やエッチングを用い、最初にトレンチ３６を形成したＮ型Ｓｉ層の高さＬに合せて、不要なＳｉ層５０（表面に形成された半導体基板と平行な半導体層）を除去する。この時点で残存するトレンチ３６の幅Ｗ_Ｔは、Ｐ型及びＮ型の各層のコラム幅Ｗよりも幅広となっている。
（ｂ”）低濃度Ｐ型Ｓｉ層７０で、トレンチ３６を閉塞させ、なおかつ、ドリフト領域１２の表面を覆う。低濃度Ｐ型Ｓｉ層７０は、他のコラムのＳｉ層とのチャージバランスが一致するように調整されたものである。
（ｃ”）低濃度Ｐ型Ｓｉ層７０の表面部分を、研磨、エッチング等の手法を用い、ボディ領域２８として必要な膜厚へと整える。
（ｄ”）低濃度Ｐ型Ｓｉ層７０の表面部分（ボディ領域２８）が、ボディ領域に適した不純物濃度ではない場合には、必要な不純物濃度となるように、ボロン等をイオンインプラントする。一方、（ｂ”）の工程で形成された低濃度Ｐ型Ｓｉ層７０が、ボディ領域２８に適した不純物濃度であった場合には、かかる工程は必要ない。
（ｅ”）第１の実施の形態に係る（ｊ）の工程と同様に、フラッシュランプアニールやレーザーアニールなどの、最表面活性化手法を用いることにより、ボディ領域２８を活性化させる。
その後、第１の実施の形態に係る（ｈ）〜（ｊ）工程と同様の工程が行われる。

上記構成をなす本発明の第３の実施の形態によれば、ドリフト領域１２と同時にボディ領域２８を形成することが可能となり、スーパージャンクション構造を有するパワーＭＯＳＦＥＴ１０を得るための作業工程を、短縮することが可能となる。
その他、本発明の第１、第２の実施の形態と同様の作用効果については、詳しい説明を省略する。

本発明の第１の実施の形態に係る、スーパージャンクション構造を有するパワーＭＯＳＦＥＴの製造方法を示す説明図である。 本発明の第２の実施の形態に係る、スーパージャンクション構造を有するパワーＭＯＳＦＥＴの製造方法を示す説明図である。 本発明の第３の実施の形態に係る、スーパージャンクション構造を有するパワーＭＯＳＦＥＴの製造方法を示す説明図である。 スーパージャンクション構造を有するパワーＭＯＳＦＥＴの構造を概略的に示す斜視図である。 スーパージャンクション構造を有するパワーＭＯＳＦＥＴの、従来の製造方法を例示する説明図である。

符号の説明

１０：パワーＭＯＳＦＥＴ、１２：ドリフト領域、２８：ボディ領域、３０：酸化膜層、 ３２、４０、４４、４８、５２：Ｎ型Ｓｉ層、３４：マスク材、３６：トレンチ、 ３８、４２、４６：Ｐ型Ｓｉ層、５４：バルク基板、５６：マスク材、５８：トレンチ、６０：酸素、６２：酸化膜層、６４：Ｐ型Ｓｉ層、６６：Ｎ型Ｓｉ層、６８：不要なＳｉ層、 ７０：低濃度Ｐ型Ｓｉ層

Claims (16)

1. 半導体基板と直交する方向に広がる第１導電型半導体層領域及び第２導電型半導体層領域が、基板と平行な方向に交互に配置されて構成されたドリフト領域を備えるパワー半導体装置の製造方法であって、
   半導体基板に第１導電型半導体材料からなるトレンチを形成し、
   前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、
   更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返すことを特徴とするパワー半導体装置の製造方法。
2. 前記第１導電型半導体材料からなるトレンチを、ＳＯＩの酸化膜層上に形成することを特徴とする請求項１記載のパワー半導体装置の製造方法。
3. 前記第１導電型半導体材料からなるトレンチの底面に酸素を注入し、その後に不活性雰囲気でアニール処理し、トレンチの底面に酸化膜層を形成することを特徴とする請求項１記載のパワー半導体装置の製造方法。
4. 選択エピタキシャル成長方法を用い、前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返すことを特徴とする請求項１から３のいずれか１項記載のパワー半導体装置の製造方法。
5. 選択エピタキシャル製造方法に使用されるガス中に、塩酸を含めることを特徴とする請求項４記載のパワー半導体装置の製造方法。
6. 前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返し、前記トレンチ内部を、交互に形成した異なる導電型の半導体層で閉塞し、表面に形成された半導体基板と平行な半導体層を除去することを特徴とする請求項１から５のいずれか１項記載のパワー半導体装置の製造方法。
7. 前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返し、前記トレンチ内部を、交互に形成した異なる導電型の半導体層で閉塞する前に、表面に形成された半導体基板と平行な半導体層を除去し、その後、トレンチ内部を閉塞し、なおかつ、一方の導電型の半導体層で表面を覆うことを特徴とする請求項請求項１から５のいずれか１項記載のパワー半導体装置の製造方法。
8. 前記表面の、一方の導電型の半導体層を、ボディ領域に要求される不純物濃度に調整することを特徴とする請求項７記載のパワー半導体装置の製造方法。
9. 半導体基板と直交する方向に広がる第１導電型半導体層領域及び第２導電型半導体層領域が、基板と平行な方向に交互に配置されて構成されたドリフト領域を備えるパワー半導体装置であって、
   半導体基板に第１導電型半導体材料からなるトレンチを形成し、
   前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、
   更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返し、前記トレンチ内部に異なる導電型の半導体層を交互に形成してなるパワー半導体装置。
10. 前記第１導電型半導体材料からなるトレンチを、ＳＯＩの酸化膜層上に形成してなる請求項９記載のパワー半導体装置。
11. 前記第１導電型半導体材料からなるトレンチの底面に酸素を注入し、その後に不活性雰囲気でアニール処理し、トレンチの底面に酸化膜層を形成してなる請求項９記載のパワー半導体装置。
12. 選択エピタキシャル成長方法を用い、前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成することを特徴とする請求項９から１１のいずれか１項記載のパワー半導体装置。
13. 選択エピタキシャル製造方法に使用されるガス中に、塩酸を含めることを特徴とする請求項１２記載のパワー半導体装置。
14. 前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返し、前記トレンチ内部を、交互に形成した異なる導電型の半導体層で閉塞し、表面に形成された半導体基板と平行な半導体層を除去してなる請求項９から１３のいずれか１項記載のパワー半導体装置。
15. 前記トレンチの全底面は覆わずに前記トレンチの壁を覆う第２導電型半導体層を形成し、更に、該第２導電型半導体層を覆う第１導電型半導体層を形成し、該第１導電型半導体層を覆う第２導電型半導体層を形成する工程を繰り返し、前記トレンチ内部を、交互に形成した異なる導電型の半導体層で閉塞する前に、表面に形成された半導体基板と平行な半導体層を除去し、その後、トレンチ内部を閉塞し、なおかつ、一方の導電型の半導体層で表面を覆ってなる請求項９から１３のいずれか１項記載のパワー半導体装置。
16. 前記表面の、一方の導電型の半導体層を、ボディ領域に要求される不純物濃度に調整してなる請求項１４記載のパワー半導体装置。