JP2011040556A - 並列pn接合構造を有する半導体基板の製造方法 - Google Patents
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Abstract
【解決手段】エピタキシャル成長させるシリコン単結晶基板を準備する工程と、準備したシリコン単結晶基板上に第1導電型半導体をエピタキシャル成長させることにより、第1導電型半導体層を形成する工程と、形成した第1導電型半導体層にトレンチを形成する工程と、トレンチが形成された第1導電型半導体層上に第2導電型半導体をエピタキシャル成長させることにより、トレンチ内に第2導電型半導体領域を形成するとともに、第1導電型半導体層上に第2導電型半導体層を形成する工程と、シリコン単結晶基板を除去する工程とを有し、除去されたシリコン単結晶基板側の面をデバイス形成面とする並列pn接合構造を有する半導体基板の製造方法。
【選択図】図1
Description
ここで、エピタキシャル成長を行って半導体基板を作製する場合に、パワーMOSFETや縦型バイポーラトランジスタ等の素子を作り込むために、深さ方向に長い不純物添加領域(以下、縦方向添加領域と称する)を形成して、並列pn接合構造を形成しなければならない場合がある。プレーナ型のMOSFETでは不純物添加領域の面内が電流経路の主体となるのに対し、縦方向添加領域を作りこむことにより、該領域の層厚方向に電流を導通させることができ、素子のON抵抗を低減できる利点がある。
そこで、特許文献2、3、4には、シリコン単結晶基板の主表面にエッチングによりトレンチ(溝)を形成し、このトレンチを埋めるようにエピタキシャル層を成長させて縦方向添加領域を形成する技術が開示されている。この方法では、トレンチ内への例えばp型半導体のエピタキシャル成長が終了すると、半導体基板表面のトレンチ開口部やマスク酸化膜上にシリコンの盛り上がり(1〜数μmの段差)やポリシリコンが形成されており、またマスク酸化膜も残っているため、基板表面を研磨して、マスク酸化膜やポリシリコンを除去するとともに、平坦化する必要がある。
MOSFET等のデバイスは、平坦化処理によって研磨された半導体基板表面に形成される。そのため、上記のような研磨後の基板表面の汚染が少ないことが重要である。また、研磨により除去する基板表面の厚さ(削り厚さ)を管理する必要があり、製造された半導体基板表面の平坦度が高いことが重要である。
図4に示すように、従来の製造において、まず例えばn型のシリコン単結晶基板101上に第1導電型半導体層102を形成して(図4(a))、その第1導電型半導体層102にマスク酸化膜103を形成してパターニング後トレンチ104を形成し(図4(b))、トレンチ104内に埋め込みエピタキシャル成長させて第2導電型半導体領域105を形成する(図4(c))。この際生じるエピタキシャル層の盛り上がりを除去して平坦化するために、研磨ストッパ膜として残したマスク酸化膜103が露出するまで研磨する(図4(d))。そして、デバイス形成面を露出するためにマスク酸化膜103をエッチング等で除去する(図4(e))。
以上より、本発明の並列pn接合構造を有する半導体基板の製造方法によれば、結晶性が良く、平坦度の高いデバイス形成面を有する半導体基板を汚染を防止しながら製造することができる。
このように、シリコン単結晶基板上にエッチストップ層を形成することで、シリコン単結晶基板除去の際に、エッチングによりデバイス形成面となる面の平坦度を維持しながら確実かつ容易に基板を除去することができる。
このように、エッチストップ層としてn型エピタキシャル層を形成し、シリコン単結晶基板を除去する工程において、少なくともエッチストップ層を露出させる際に電気化学的エッチングを行うことで、n型エピタキシャル層で確実にエッチングを止めることができるため、より確実に平坦度の高いデバイス形成面を得ることができる。また、エッチストップ層として形成したn型エピタキシャル層上に第1導電型半導体をエピタキシャル成長させるため、平坦度が高く、結晶性が良い第1導電型半導体層を形成できる。
このように、シリコン単結晶基板を厚さ10〜30μmになるまで研削して、その後電気化学的エッチングを行ってエッチストップ層を露出させることで、シリコン単結晶基板除去を効率的に行うことができ、またエッチストップ層を露出させるのは電気化学的エッチングによるため平坦度の維持も確実かつ容易である。
このように、予め第2導電型半導体層を保護膜で覆うことで、電気化学的エッチングの際に第2導電型半導体層の表面がエッチングされて荒れたり、汚染されることを防止できるため、より高品質の半導体基板を製造できる。
図1は、本発明の並列pn接合構造を有する半導体基板の製造方法の実施態様の一例を示すフロー図である。
このとき、準備するシリコン単結晶基板10としては、特に限定されないが、後工程において、シリコン単結晶基板10の除去の際に電気化学的エッチングを用いる場合には、p型基板を準備する。
このように、エッチストップ層を形成することで、後工程でのシリコン単結晶基板除去の際に表面の平坦度を高く維持しながらエッチングで除去することが容易にできる。また、このときエッチストップ層11を厚さ1〜5μmで形成することで、デバイス形成面を露出する際に容易に除去できる。
このとき形成される第1導電型半導体層12としては、特に限定されず、作製されるデバイスの耐圧特性等から、例えば厚さ20〜60μm、抵抗率0.5〜3.0Ωcmのp型エピタキシャル層を形成することができる。
トレンチ13の形成方法としては、例えば、熱酸化法やCVD(化学気相成長)法により第1導電型半導体層の表面に厚さ1μm程度の酸化膜をマスクとして形成する。そして、フォトリソグラフィー技術により、トレンチ形成領域の酸化膜を除去して、トレンチ形成用酸化膜パターンを形成した後、プラズマエッチング、RIE(反応性イオンエッチング)、異方性ウェットエッチング等の異方性エッチングによりトレンチを形成することができる。このときのマスクとしては酸化膜に限定されず、例えば窒化膜を形成することもできる。この際、本発明では、トレンチ形成時のマスクを後工程での研磨ストッパ膜等として用いる必要がなく、良好なエピタキシャル成長を行うために、トレンチ形成後にはマスクを除去するのが好ましい。
例えば850〜1100℃の範囲で成長温度を調整しながら、トレンチ13内が第2導電型半導体で充填されて第2導電型半導体領域17が形成された後も、エピタキシャル成長を継続し、第1導電型半導体層12上に第2導電型半導体層19を所定厚さになるまで成長させる。このとき形成される第2導電型半導体層19の厚さとしては、特に限定されず、第1導電型半導体層12を覆う程度以上に成長させればよい。
除去する方法としては、特に限定されず、例えば、予め第2導電型半導体層19側に機械的強度を補強するための保持基板18を接着させて貼り付け、その後シリコン単結晶基板10を研削、研磨、エッチング等により除去することができる。この保持基板18は、第2導電型半導体層19を厚く形成した場合等には貼り合わせる必要はないが、第2導電型半導体層19を厚くエピタキシャル成長させる時間等を考慮すると、第2導電型半導体層19を薄く形成して保持基板18を貼り合わせる方が、生産効率が良い。
このように、上記厚さになるまで研削してからエッチングを行うことで、作業効率が格段に良くなり、また、最後はエッチングによりエッチストップを起こさせて基板を除去するため、デバイス形成面となる面の平坦度を悪化させることもない。
このように、電気化学的エッチングであれば、エッチストップ層で確実にエッチングを停止させることができ、これにより露出される面は、シリコン単結晶基板とn型エピタキシャル層の界面の形状を反映しているため平坦度は非常に高い。
これにより、第2導電型半導体層がエッチングされることを確実に防止できるため、エッチングのための作業がより容易になって複数枚同時にバッチ処理することで生産性がより向上し、さらに製造する半導体基板の品質も向上する。
このように、本発明によれば、従来のように最終的に得られるデバイス形成面を平坦化するために、凹凸面を研削、研磨、エッチングしたり、異種材質の酸化膜とシリコン部分、p型とn型等を同時に研磨等する必要が無く、さらに、シリコン単結晶基板の平坦度を反映しているため、デバイス形成面の平坦度が非常に高い半導体基板を効率的かつ確実に製造することができる。また、研磨、エッチング等を用いた基板除去の際にはデバイス形成面は露出していないため、研磨等によりデバイス形成面が汚染されることは無い。
(実施例)
図1に示す工程で半導体基板を製造した。
まず、p型シリコン単結晶基板10を準備して(図1(a))、その上に厚さ3μmのn型シリコンエピタキシャル層11を形成し(図1(b))、さらにその上に厚さ40μm、抵抗率2Ωcmのp型シリコンエピタキシャル層12を形成した(図1(c))。
次に、n型シリコンエピタキシャル層19を形成するとともに、トレンチ内に埋め込みエピタキシャル成長してn型半導体領域17を形成した(図1(e))。
次に、n型シリコンエピタキシャル層19側に保持基板18を接着して貼り付け、さらに保護膜16を形成した後、厚さ20μmになるまでシリコン単結晶基板10を研削し、その後研削面をKOH溶液中に浸漬させて電気化学的エッチングを行い、シリコン単結晶基板10を除去した(図1(f))。
図2に、実施例で製造されたデバイス形成用半導体基板の断面SEM写真(図2(a))とその拡大図(図2(b))、及び選択エッチングを行って結晶欠陥を観察した断面SEM写真(図2(c))を示す。
図4に示す工程で半導体基板を製造した。
まず、p型シリコン単結晶基板101を準備して、その上にn型エピタキシャル層102を形成した(図4(a))。その後、実施例と同様にマスク酸化膜103を形成してトレンチ104を形成した(図4(b))。その後n型シリコンをエピタキシャル成長させてトレンチ104を埋め込んで、n型半導体領域105を形成した(図4(c))。次に、マスク酸化膜103が露出するまでn型半導体領域105の盛り上がりを研磨し(図4(d))、その後マスク酸化膜103をHFで除去した。
図3に、比較例で製造されたデバイス形成用半導体基板の断面SEM写真(図3(a))とその拡大図(図3(b))、及び選択エッチングを行って結晶欠陥を観察した断面SEM写真(図3(c))を示す。
一方、図3(a)、(b)に示すように、比較例で製造された半導体基板はマスク酸化膜の厚みの段差ができており、図3(c)に示す選択エッチングを行った後には、エピタキシャル成長時の温度によるマスク酸化膜とシリコンの応力に起因する転位が表面付近に多数発生していた。
12…第1導電型半導体層、 13…トレンチ、 14…デバイス形成面、
15…半導体基板、 16…保護膜、 17…第2導電型半導体領域、
18…保持基板、 19…第2導電型半導体領域。
Claims (5)
- 第1導電型半導体領域と第2導電型半導体領域が交互に繰り返し接合された並列pn接合構造を有する半導体基板を製造する方法であって、少なくとも、
エピタキシャル成長させるシリコン単結晶基板を準備する工程と、
前記準備したシリコン単結晶基板上に第1導電型半導体をエピタキシャル成長させることにより、第1導電型半導体層を形成する工程と、
前記形成した第1導電型半導体層にトレンチを形成する工程と、
前記トレンチが形成された第1導電型半導体層上に第2導電型半導体をエピタキシャル成長させることにより、前記トレンチ内に第2導電型半導体領域を形成するとともに、前記第1導電型半導体層上に第2導電型半導体層を形成する工程と、
前記シリコン単結晶基板を除去する工程とを有し、
前記除去されたシリコン単結晶基板側の面をデバイス形成面とすることを特徴とする並列pn接合構造を有する半導体基板の製造方法。 - 前記第1導電型半導体層を形成する工程の前に、前記シリコン単結晶基板上にエッチストップ層を形成して、該エッチストップ層上に前記第1導電型半導体層を形成することを特徴とする請求項1に記載の並列pn接合構造を有する半導体基板の製造方法。
- 前記準備するシリコン単結晶基板としてp型基板を準備し、前記エッチストップ層としてn型エピタキシャル層を形成し、前記シリコン単結晶基板を除去する工程において、少なくとも前記エッチストップ層を露出させる際に電気化学的エッチングを行うことを特徴とする請求項2に記載の並列pn接合構造を有する半導体基板の製造方法。
- 前記シリコン単結晶基板を除去する工程において、前記シリコン単結晶基板を厚さ10〜30μmになるまで研削して、その後前記電気化学的エッチングを行って前記エッチストップ層を露出させることを特徴とする請求項3に記載の並列pn接合構造を有する半導体基板の製造方法。
- 前記電気化学的エッチングを行う前に、予め前記第2導電型半導体層を保護膜で覆うことを特徴とする請求項3又は請求項4に記載の並列pn接合構造を有する半導体基板の製造方法。
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