CN113808913A - 利用薄化和切分的半导体器件制造 - Google Patents

利用薄化和切分的半导体器件制造 Download PDF

Info

Publication number
CN113808913A
CN113808913A CN202110659838.1A CN202110659838A CN113808913A CN 113808913 A CN113808913 A CN 113808913A CN 202110659838 A CN202110659838 A CN 202110659838A CN 113808913 A CN113808913 A CN 113808913A
Authority
CN
China
Prior art keywords
layer
semiconductor device
semiconductor
semiconductor substrate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110659838.1A
Other languages
English (en)
Inventor
F·J·H·恩斯特
B·戈勒
I·莫德尔
I·穆里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN113808913A publication Critical patent/CN113808913A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02013—Grinding, lapping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

公开了利用薄化和切分的半导体器件制造。描述了制造半导体器件的方法。提供半导体衬底。半导体衬底包括半导体衬底层和半导体器件层。方法包括：将半导体器件层的区域转变成可以通过蚀刻移除的切分区域；以及通过使用蚀刻移除半导体衬底层和切分区域。

Description

利用薄化和切分的半导体器件制造
技术领域
本公开一般涉及制造半导体器件的领域，并且特别是涉及晶片薄化和晶片切分的领域。
背景技术
半导体器件是通过将半导体晶片切分成多个半导体芯片(在本领域中还被称为管芯)来制造的。可以通过各种技术(例如锯切、激光切割或蚀刻)来执行切分。已经知道这些技术在处理时间、边缘损坏风险、半导体材料的损失等方面示出不同的特性。
半导体器件制造的另一方面目的在于提供薄的半导体芯片。考虑到半导体晶片薄化、半导体晶片处置和半导体晶片切分，薄半导体芯片的生产是有挑战性的。进一步地，包含薄半导体芯片的产品的功能和可靠性可能敏感地取决于半导体芯片的总厚度变化(TTV)。因此，在晶片薄化期间的高均匀性应当是可实现的。
发明内容
根据本公开的一方面，描述了一种制造半导体器件的方法。方法包括提供半导体衬底。半导体衬底包括半导体衬底层和半导体器件层。方法进一步包括：将半导体器件层的区域转变成可以通过蚀刻移除的切分区域；以及通过使用蚀刻来移除半导体衬底层和切分区域。
根据本公开的一方面，一种半导体器件包括半导体器件芯片。半导体器件芯片包括半导体器件层，半导体器件层包括集成器件，其中半导体器件层的切分边缘已经被通过掺杂剂选择性化学蚀刻形成。
附图说明
附图中的元素未必相对于彼此成比例。同样的参考标号指明对应的类似部分。各种所图示的实施例的特征可以被组合(除非它们彼此排斥)和/或可以被选择性地省略(如果未被描述为必需要求的话)。在附图中描绘了实施例，并且在下面的描述中示例性地详述了实施例。
图1A是包括半导体衬底层和半导体器件层的示例性半导体衬底的示意性横截面视图。
图1B是在其中半导体器件层的区域被转变成切分区域的制造阶段图1A的示例性半导体衬底的示意性横截面视图。
图1C是通过利用蚀刻移除半导体衬底层和半导体器件层的区域从而从图1B中示出的示例性半导体衬底生成的半导体器件芯片的示意性横截面视图。
图2A是示例性半导体衬底的示意性横截面视图，示例性半导体衬底包括半导体衬底层、半导体器件层以及布置在半导体衬底层和半导体器件层之间的半导体蚀刻停止层。
图2B是在其中半导体器件层的区域和半导体蚀刻停止层的区域被转变成切分区域的制造阶段图2A的示例性半导体衬底的示意性横截面视图。
图2C是通过利用蚀刻移除半导体衬底层和切分区域从而从图2B中示出的示例性半导体衬底生成的半导体器件芯片的示意性横截面视图。
图2D是在从半导体器件芯片移除蚀刻停止层之后图2C的半导体器件芯片的示意性横截面视图。
图3A是示例性半导体衬底的示意性横截面视图，示例性半导体衬底包括半导体衬底层、半导体器件层、布置在半导体衬底层和半导体器件层之间的半导体蚀刻停止层以及布置在半导体蚀刻停止层和半导体器件层之间的半导体接触层。
图3B是在其中半导体器件层的区域、半导体接触层的区域和半导体蚀刻停止层的区域被转变成切分区域的制造阶段图3A的示例性半导体衬底的示意性横截面视图。
图3C是通过利用蚀刻移除半导体衬底层和切分区域从而从图3B中示出的示例性半导体衬底生成的半导体器件芯片的示意性横截面视图。
图3D是在从半导体器件芯片移除蚀刻停止层之后图3C的半导体器件芯片的示意性横截面视图。
图4A是根据图1B的示例性半导体衬底的示意性横截面视图，其中在半导体器件层中形成集成器件。
图4B是安装在载体上的图4A的示例性半导体衬底的示意性横截面视图，其中半导体器件层面向载体。
图4C是在部分移除半导体衬底层之后图4B的示例性半导体衬底的示意性横截面视图。
图4D是通过利用蚀刻完全移除半导体衬底层和半导体器件芯片之间的切分区域从而从图4C中示出的示例性半导体衬底生成的半导体器件芯片的示意性横截面视图。
图5A至图5H是通过如下来制造半导体器件的示例性阶段的示意性横截面视图：根据第一实施例在半导体器件层中形成高掺杂切分区域以及通过掺杂剂选择性化学蚀刻移除高掺杂半导体衬底层和切分区域。
图6A至图6B是图示在图5A至图5H中示出的第一实施例的示例性阶段的变型的示意性横截面视图。
图7A至图7C是通过如下来制造半导体器件的示例性阶段的示意性横截面视图：根据第二实施例在半导体器件层中形成高掺杂切分区域以及通过掺杂剂选择性化学蚀刻移除高掺杂半导体衬底层和切分区域。
图8A至图8B是在移除切分区域之后进一步处理半导体衬底的第一示例的示例性阶段的示意性横截面视图。
图9A至图9B是在移除切分区域之后进一步处理半导体衬底的第二示例的示例性阶段的示意性横截面视图。
图10是在竖向维度上具有倒圆角的半导体芯片边缘的示例性半导体器件的示意性横截面视图。
图11是在水平维度上具有倒圆角的半导体芯片边缘的示例性半导体器件的平面视图。
具体实施方式
要理解的是，除非另外具体注明，否则在此描述的各种示例性实施例和示例的特征可以被彼此组合。
如在本说明书中使用的那样，术语“沉积”、“布置于…上”或“施加”或类似的术语不意味着意指元件或层必须直接接触在一起；可以分别在“沉积”、“布置于…上”或“施加”的元件之间提供中间元件或层。然而，根据本公开，上面提到的和类似的术语可以可选地还具有如下的特定意义：元件或层直接接触在一起，即没有中间元件或层被分别提供在“沉积”、“布置于…上”或“施加”的元件之间。
进一步地，关于被形成在或位于表面“上方”或“下方”的部分、元件或材料层的用语“上方”或“下方”在此可以被用于意指所述部分、元件或材料层被定位(例如放置、形成、布置、沉积等)为“直接地在所隐含的表面之上”或“直接地在所隐含的表面之下”，例如与所隐含的表面直接接触。然而，关于被形成在或位于表面“上方”或“下方”的部分、元件或材料层的用语“上方”或“下方”在此也可以被用于意指所述部分、元件或材料层被定位(例如放置、形成、布置、沉积等)为“间接地在所隐含的表面上方”或“间接地在所隐含的表面下方”，其中一个或多个附加的部分、元件或层被布置在隐含的表面与部分、元件或材料层之间。
参照图1，半导体衬底100包括半导体衬底层110和半导体器件层130。
半导体衬底100例如可以是半导体晶片。半导体衬底100可以由例如Si、SiC、SiGe、GaAs、GaN、AlGaN、InGaAs、InAlAs等的任何半导体材料制成。在不失一般性的情况下，以下描述示例性地涉及但是不局限于作为硅晶片的半导体衬底100。
参照图1B，半导体器件层130的区域130_1被转变成可以通过蚀刻移除的切分区域180。可以以许多方式执行该转变，例如通过将缺陷或杂质或掺杂剂引入到半导体器件层130的区域130_1中。这样，区域130_1被准备成在随后的处理中充当切分区域180。
半导体器件层130可以是例如外延层。
集成器件(未示出)被指定为形成或已经形成在半导体器件层130的由半导体器件层130的经转变的区域130_1所接界的区域130_2中。换句话说，半导体器件层130的区域130_2可以对应于要被通过沿着切分区域180切分半导体衬底100(例如晶片)而制备的半导体芯片。
一般地，可以在半导体前道工序(FEOL)处理之前、期间或之后——即在半导体器件层130的区域130_2中的电子器件(例如晶体管、电容器、电阻器)的制备之前、期间或之后——执行将半导体器件层130的区域130_1转变成切分区域180的处理。
参照图1C，通过使用蚀刻移除半导体衬底层110和切分区域180。如将在下面进一步更详细地描述的那样，半导体衬底层110可以首先被通过诸如例如研磨的其它处理部分地移除。在该可选的部分移除之后，半导体衬底层110然后可以被通过蚀刻完全移除。在该蚀刻处理的同时，通过蚀刻移除切分区域180。
蚀刻由图1C中的箭头指示。在图1A至图1C中图示的示例中，切分区域180可以与半导体器件层130的已经被转变以被通过蚀刻移除的区域130_1相同。在其它示例中，切分区域180可以包括进一步的层。
进一步地，在图1A至图1C中示出的示例中，半导体器件层130需要是抗蚀刻的。这种抗蚀刻性可以是如将在下面进一步通过示例说明那样的半导体器件层130的材料固有性质(例如半导体器件层130的材料对于蚀刻剂的化学抗性)，或者可以是通过利用被布置在半导体衬底层110和半导体器件层130之间的蚀刻停止层(未示出)保护半导体器件层130来实现的。
参照图1C，半导体衬底层110和切分区域180的移除使半导体芯片190分离开。换言之，通过蚀刻薄化半导体衬底层110的处理同时包括晶片切割处理。
由于芯片分离在研磨终止之后开始(如果使用用于部分地移除半导体衬底层110的研磨的话)，因此在此公开的芯片分离处理可以被称为“研磨后切分”处理(与本领域中已知的研磨前切分(DBG)处理相对)。进一步地，不需要切分到半导体衬底100的前侧中的半切割。换言之，半导体衬底100(例如晶片)的前侧对于芯片分离而言可以保持未被处理。
可以通过化学蚀刻(与例如本领域中已知的各向异性等离子体蚀刻相对)来执行蚀刻。如将在下面进一步详述的那样，化学蚀刻处理可以包括掺杂剂选择性化学蚀刻。可以通过湿法化学蚀刻来执行诸如例如掺杂剂选择性化学蚀刻的化学蚀刻。特别是，可以使用各向同性蚀刻。
在此的以及在这里公开的所有其它实施例中，半导体器件层130可以具有小的厚度，其可以例如等于或小于60μm或50μm或40μm或30μm或20μm或15μm。半导体芯片190的厚度可以具有相同的值。换句话说，本公开包括超薄半导体晶片和半导体芯片190的制备。由于这些和其它原因，半导体衬底100可以被安装到载体(参见图4B)，其中半导体器件层130面向载体。
载体(图2D中未示出)可以在薄化(例如，可选的背面研磨和蚀刻)和通过蚀刻进行的芯片分离期间稳定半导体衬底100。进一步地，载体(未示出)允许在分离之后处置半导体芯片190。载体可以例如是临时载体，在这种情况下半导体器件层130和载体之间的接合是可逆的(可松解的)连接。
图2A图示半导体衬底200。半导体衬底200包括半导体衬底层110、半导体器件层130以及布置在半导体衬底层110和半导体器件层130之间的蚀刻停止层210。除了蚀刻停止层210之外，半导体衬底200可以与半导体衬底100相同，并且为了避免重复，参照以上的描述。
半导体蚀刻停止层210可以是例如外延层。
参照图2B，通过将半导体器件层130的区域130_1和半导体蚀刻停止层210的区域210_1转变成切分区域180来形成切分区域180。换言之，蚀刻停止层210的区域210_1形成切分区域180的一部分。关于在图2B中图示的半导体衬底200的转变处理以及其它特性和特征，参照与图1B结合的以上描述。
图2C图示移除半导体衬底层110和通过蚀刻分离半导体芯片190的组合处理。凭借蚀刻停止层210，保护半导体器件层130的区域130_2不受蚀刻。因此，如果使用各向异性蚀刻处理，则半导体器件层材料可以不需要如图1C的示例中的情况那样对于蚀刻是抗性的。也就是，如果使用各向异性掺杂剂选择性化学蚀刻处理，则与图1A至图2C的示例中相比图2A至图2D中示出的半导体器件层130可以具有更高的掺杂密度。可能发生半导体芯片190的轻微是侧壁蚀刻。
除了由蚀刻停止层210引起的差异之外，图2C的半导体芯片190的处理、特性和处置选项可以与图1C的上下文中的对应的公开内容相同，并且参照对应的描述以避免重复。
图2D图示在芯片分离之后从半导体芯片190(可选地)移除蚀刻停止层210的区域210_2。
如在图3A中示出那样，半导体衬底300可以与半导体衬底200相同，除了半导体接触层310被布置在半导体器件层130和蚀刻停止层210之间。半导体接触层310可以是被指定为在切分之后用作半导体芯片190的背侧电接触的导电层。如果省略蚀刻停止层210(参见例如图1A至图1C)，则半导体接触层310可以被布置在半导体器件层130和半导体衬底层110之间。
参照图3B，参照图2B的描述，除了半导体接触层310的区域310_1附加地形成切分区域180的一部分。如果半导体接触层310的材料是固有地可蚀刻的，则未必需要将该层转变成可蚀刻的区域310_1。然而，在许多情况下，切分区域180的准备还可以包括半导体接触层的区域310_1的转变。关于所有其它特征、特性或处理，参照与图1B和图2B结合的描述。
图3C图示芯片分离处理。芯片分离处理是通过进行蚀刻以移除(例如剩余的)半导体衬底层110并且分离半导体芯片190来完成的，如之前已经结合图1C和图2C描述的那样。可能发生接触层310的轻微的侧壁蚀刻，并且可能地还可能发生半导体芯片190的半导体器件层130的轻微的侧壁蚀刻。
参照图3D，半导体芯片190被提供有半导体接触层310的区域310_2。半导体接触层310的该区域310_2可以用作为半导体芯片190的背侧电接触。例如，可以将背侧金属电极(未示出)施加到半导体接触层310的区域310_2。
图4A至图4D参照半导体衬底400图示特征和处理的变型，其可以被应用于之前描述的所有处理和半导体衬底100、200、300。更具体地，半导体衬底400包括衬底层110和半导体器件层130的区域130_2。在切分区域180中提供半导体器件层130的可以被通过蚀刻移除的区域130_1。
集成器件可以被提供在半导体器件层130的区域130_2中。在图4A中示出的示例中，可以实现晶体管。通过示例的方式，集成器件可以包括栅极焊盘414、源极焊盘416和部分地覆盖栅极焊盘414和源极焊盘416的聚合物材料(例如酰亚胺)418。
进一步地，可以已经在半导体器件层130的经转变的区域130_1上生成惰性层412以覆盖在半导体衬底400(例如晶片)的前侧处的切分区域180。惰性层412可以例如包括如下或者由如下构成：氧化物、氮化物、本征(未掺杂)多晶硅、有机材料或金属。在一些情况下，惰性层412可以是硬钝化层。惰性层412可以是如在图4A中示出那样结构化的。惰性层412对于蚀刻是抗性的，即可以充当结构化的前侧蚀刻停止层。
参照图4B，例如被完全处理的半导体衬底400然后可以被安装在载体420上，其中半导体器件层130(其可以已经被结构化为由区域130_1和区域130_2组成)面向载体420。例如，载体420可以被通过粘接剂层430连接到半导体衬底400。粘接剂层430可以通过具有使载体420从半导体衬底400松解的性质而允许载体420成为临时载体。载体松解可以是例如通过施加能量来执行的。
载体420可以包括机械刚性材料或者可以是机械刚性材料，其被配置为在随后的处理期间支承半导体衬底400。例如，载体420可以包括玻璃或者可以是玻璃。载体420也可以是半导体载体，例如晶片。
在下面的描述中，通过示例性地使用化学蚀刻来描述移除半导体衬底层110和切分区域180的处理。化学蚀刻一般可以包括湿法化学蚀刻和干法化学蚀刻(例如等离子体辅助化学蚀刻)。在不失一般性的情况下，以下描述涉及应用湿法化学蚀刻剂。
进一步地，以下例示的蚀刻处理依赖于掺杂剂选择性蚀刻。在掺杂剂选择性蚀刻中，蚀刻速率强烈地取决于半导体材料的掺杂密度。在此公开了下面在掺杂剂选择性化学蚀刻的上下文中描述的特征、处理和特性，以适用于在此描述的所有实施例。然而，一般而言，其它蚀刻机制也可以是可行的。
半导体衬底层110可以是高掺杂的半导体层，其具有例如在5×1018 cm-3到3×1020cm-3之间的范围内的特别是等于或大于1019 cm-3的掺杂密度。特别是，掺杂密度可以在1~5×1019 cm-3的范围内，或者例如在3~4×1019 cm-3的范围内。半导体衬底层110可以掺杂有用硼、砷和磷。在一些应用中，砷可以有利地作为掺杂剂，因为其扩散较少并且可以获得更尖锐的掺杂分布。高掺杂的半导体衬底层110可以例如具有在大约500μm和1000μm之间的厚度。
半导体器件层130可以具有等于或小于1018 cm-3、5×1017 cm-3或1017 cm-3的掺杂密度。半导体器件层130可以例如掺杂有硼、砷、磷或锑。一般地，半导体器件层130的掺杂剂可以与半导体衬底层110的掺杂剂相同或不同。进一步地，半导体器件层130可以在半导体器件层130的不同深度或不同区域中具有不同的掺杂水平和/或材料，即可以是在掺杂水平和/或掺杂材料和/或掺杂深度和/或掺杂区域方面被结构化的。半导体器件层130可以是外延层。
参照图4C，然后可以通过例如研磨来部分地移除器件半导体衬底400的高掺杂半导体衬底层110。可以移除高掺杂半导体衬底层110的例如600~1000μm的厚度。部分移除可以在高掺杂半导体衬底层110的大约5~60μm、特别是5~15μm或5~10μm的剩余厚度处停止，以用于随后的湿法化学移除。在部分移除(例如研磨)处理之后的总厚度变化(TTV)可以是例如在例如200 mm晶片上的2~3μm。对于一些器件而言，并且尤其是如果要生产超薄半导体芯片190，则该TTV可能太高。
参照图4D，然后可以通过掺杂剂选择性化学蚀刻完全移除高掺杂半导体衬底层110的剩余部分。通过掺杂剂选择性化学蚀刻的移除可以移除例如高掺杂半导体衬底层110的剩余部分的在5~60μm(特别是5~15μm或5~10μm)之间的厚度，并且此外可以移除切分区域180。在图4D中示出的示例中，掺杂剂选择性化学蚀刻在低掺杂的半导体器件层130的区域130_2处停止。在其它示例中，参见例如图2A至图2D和图3A至图3D，掺杂剂选择性化学蚀刻可以在半导体蚀刻停止层210处(或者更具体地，在半导体蚀刻停止层210的未经转变的区域210_2处)停止。半导体蚀刻停止层210可以是外延层。
如已经在上面提到那样，在蚀刻处理的过程中移除切分区域180以提供芯片分离。惰性层412保护粘接剂层430和/或载体420以及例如还有半导体芯片190的前侧不被暴露于蚀刻剂。
对于掺杂剂选择性化学蚀刻处理而言，可以使用掺杂剂选择性湿法化学溶液，其将以例如3~50μm/分钟的速率快速地蚀刻高掺杂半导体衬底层110的剩余部分。掺杂剂选择性化学蚀刻处理将在到达例如高掺杂半导体器件层130之前在低掺杂半导体蚀刻停止层210处停止，或者如果不存在低掺杂半导体蚀刻停止层210的话，将在低掺杂半导体器件层130的区域130_2处停止。
可以使用诸如包括R-COOH的蚀刻剂的掺杂剂选择性蚀刻剂。R组分可以包括烷基，诸如例如甲基或乙基或丙基。蚀刻剂可以是包括R-COOH、氢氟酸(HF)和硝酸(HNO3)的混合物。作为示例，可以使用HNA。HNA是HF、HNO3、乙酸(CH3COOH)和水的混合物。典型的浓度可以是10 wt%的HF、20 wt%的HNO3和50wt%的CH3COOH。HNA混合物例如以20~40μm/分钟的蚀刻速率快速地蚀刻高掺杂硅。低掺杂的材料被例如以大约0.2μm/分钟或更小的速率非常缓慢地蚀刻。由此，蚀刻剂移除高掺杂衬底层110并且在此情况下移除由(可选的)初始研磨处理带来的所有粗糙度和不均匀性。进一步地，蚀刻剂分离半导体芯片190。通过蚀刻的芯片分离使在半导体芯片190的边缘处的细缝最小化。
图5A至图5G图示通过在半导体器件层130中形成高掺杂的切分区域180来制造半导体器件的示例性处理的阶段。该处理依赖于通过掺杂剂扩散将掺杂剂沉积到切分区域中。
在图5A中示出包括衬底层110、蚀刻停止层210和半导体器件层130的半导体衬底500。进一步地，半导体衬底500可以包括布置在(可选的)半导体蚀刻停止层210和半导体器件层130之间的可选的半导体接触层310。参照图3A至图3D的描述，其中已经描述了半导体接触层310。
低掺杂半导体蚀刻停止层210的掺杂密度可以例如等于或小于1017 cm-3、或1016cm-3、或1015 cm-3、或1014 cm-3。低掺杂的半导体蚀刻停止层210可以是外延层。其可以例如具有200 nm至10μm、特别是1~6μm的层厚度。特别注意的是，具有等于或小于1000 nm、800nm、600nm或400 nm的厚度的非常薄的蚀刻停止层210是可行的。
参照图5B，在切分区域180中生成一个或多个沟槽510。沟槽510的生成可以是在FEOL处理之前、期间或之后执行的。
参照图5C，然后可以利用高掺杂填充物材料填充沟槽510。例如，沟槽510可以被填充有高掺杂多晶硅。填充可以包括沟槽510的部分填充或完全填充。
参照图5D，允许高掺杂填充物材料中的掺杂剂扩散到切分区域180中。扩散处理可以是通过特定的退火执行的或者可以是例如在FEOL处理期间自动发生的处理。扩散引起整个切分区域180被高度地掺杂，并且因此易于进行掺杂剂选择性化学蚀刻。
参照图5E，切分区域180(即切口区)可选地被惰性层412覆盖。进一步地，图5E图示例如通过研磨部分地移除衬底层110。
图5F图示进行化学蚀刻以完全移除衬底层110并且分离半导体芯片190。如在上面提到那样，可能发生掺杂剂选择性侧壁蚀刻。
图5G图示蚀刻停止层210的移除。蚀刻停止层210的移除可以包括各向同性蚀刻和/或抛光。蚀刻停止层210的移除暴露半导体接触层310。这样，半导体芯片190配备有导电背侧层。导电背侧层可以例如充当到半导体芯片190的背侧电极——例如功率集成器件的负载电极(例如漏极电极或源极电极)——的接触层。
图5H图示图5C的细节。图5H图示沟槽510的不完全填充，其中沟槽的中心区段可以保持未被填充以形成空隙520。
图6A至图6B图示结合图5A至图5H描述的处理的变型。图6A至图6B中示出的处理还依赖于通过掺杂剂扩散将掺杂剂沉积到切分区域180中。然而，掺杂剂供体没有被引入到沟槽中而是被放置在切分区域180(切口区)的顶部。
更具体地，如在图6A中示出那样，在每个切分区域180的顶部形成高掺杂的掺杂剂供体结构610(替代如在图5C中示出那样通过掺杂剂供体填充沟槽510)。然后允许高掺杂的掺杂剂供体结构610中的掺杂剂扩散到切分区域180中。在图6B中示出对应的掺杂剂扩散区630。掺杂剂扩散区630将半导体器件层130的区域以及可选的半导体接触层310和/或可选的蚀刻停止层210(如果存在的话)的区域转变成可以通过掺杂剂选择性化学蚀刻移除的切分区域。
扩散处理可以是通过退火执行的。进一步地，在退火之前，可以在半导体器件层130和高掺杂的掺杂剂供体结构610上沉积诸如硬钝化层(例如氧化物或氮化物或氧化物/氮化物层)的绝缘层620。
在图7A至图7C中图示在半导体器件层130中形成高掺杂的切分区域180的另一示例。参照图7A，可以根据合期望的切口图案来沉积和结构化光致抗蚀剂层710。可选地，可以已经在之前施加了附加的氧化物层(未示出)并且根据光致抗蚀剂层710对附加的氧化物层进行结构化。这样，使半导体衬底700的切分区域180暴露。
然后通过掺杂剂注入处理将掺杂剂沉积到切分区域180中。掺杂剂的注入由箭头715指示。可以使用高注入剂量以在切分区域180中获得所要求的掺杂密度。如在图7A中示出那样，可以利用不同的能量执行多个掺杂剂注入步骤，以确保切分区域180跨其整个深度具有足够高的掺杂密度。进一步地，如从图7A显见的那样，掺杂剂注入不仅可以转变半导体器件层130而且还转变蚀刻停止层210(如果存在的话)，以用于通过随后的掺杂剂选择性蚀刻处理来进行移除。虽然在图7A中未示出，但是半导体衬底700可以附加地配备有半导体接触层310(参见图3A至图3C、图5A至图5G、图6)，其可以可选地也被转变成高掺杂的切口区域310_1。
参照图7B，通过掺杂剂选择性蚀刻移除衬底层110和高掺杂的切分区域180，同时保持蚀刻停止层的低掺杂区域210_2。如可以在图7B中看到的那样，半导体器件层130可以例如具有多个弯曲的横截面形状，其指示多个掺杂剂注入处理。一般而言，为了进行切口掺杂而使用一个或多个注入处理允许以高度的设计可变性来对半导体器件层130的边缘区(即半导体芯片190的边缘)进行构形。
参照图7C，然后可以通过各向同性蚀刻和/或抛光移除蚀刻停止层210_1的低掺杂区域210_2。在该处理期间，切口区(即切分区域180)也被轻微地蚀刻。半导体器件层130的区域130_2的切分边缘的多个弯曲的横截面形状可以被略微倒圆角或者是平直的(参见例如图10、图11)。然而，半导体芯片190的边缘保持它们的由如在此描述的制备处理确定的特性形状。
在图5A至图5G和图7A至图7C中示出的实施例是将半导体器件层130的区域转变成可以通过蚀刻移除的切分区域(切口)的示例。虽然在图5A至图5G和图7A至图7C中未描绘，但是这两个实施例都可以使用在处理期间将半导体衬底500、700的前侧连接到载体420的构思。例如，半导体衬底500可以在沟槽填充之后(图5C)接合到载体420，并且半导体衬底700可以在掺杂剂注入(图7A)和光致抗蚀剂层710的移除之后接合到载体420。
图8A至图8B图示在移除切分区域180后进一步处理半导体衬底的第一示例。例如，半导体衬底400被示例性地用于以下的公开内容，同时其它的半导体衬底100~300、500、700同样可以被以下面描述的方式处理。
图8A图示半导体衬底400的背侧金属化。在背侧金属化处理期间施加金属层810。可选地，切口(之前的切分区域180)可以被由切口填充物材料820填充。切口填充物材料820可以是聚合物材料，例如环氧树脂。金属层810可以是覆盖半导体芯片190背侧的被结构化的金属层。金属层810可以被构形为不覆盖切口(之前的切分区域180)。
参照图8B，例如通过活化(例如化学改性)可松解的粘接剂430来从载体420卸除(松解)半导体芯片190。然后可以通过切割通过切口填充物材料820来执行最终的芯片分离。该切割处理可以是通过激光切割执行的。
图9A至图9B图示在移除切分区域180之后进一步处理半导体衬底400的第二示例。在此，半导体衬底400的包括切口区(之前的切分区域180)的整个背侧被金属化。金属化包括在半导体器件层130的区域130_2的背侧上以及在切口区中这两者沉积金属层810。
图9B图示通过金属层810的填充切口区的金属材料的切割步骤。切割造成最终的芯片分离。
虽然图8B中的半导体芯片190被提供有聚合物侧壁保护层，但是图9B中的半导体芯片190被提供有金属侧壁层。
参照图10，包含半导体芯片190的示例性半导体器件可以在竖向维度上具有倒圆角的半导体芯片边缘。替换地或附加地，如在图11中示出那样，含有半导体芯片190的示例性半导体器件可以在水平维度上具有倒圆角的半导体芯片边缘。可以通过以对应的方式适配切口中的掺杂分布来自由地选择芯片边缘的这些和其它设计。这可以减少在半导体芯片190的边缘处出现细缝。
一般而言，如在此公开的通过组合的衬底和切口蚀刻进行芯片分离的构思允许减小切口区的宽度，从而可以利用更大比例的晶片表面。进一步地，与标准的DBG芯片分离处理相比，可以降低处理成本。
以下示例涉及本公开的进一步的方面。
示例1是一种制造半导体器件的方法，该方法包括：提供包括半导体衬底层和半导体器件层的半导体衬底；将半导体器件层的区域转变成可以通过蚀刻移除的切分区域；以及通过使用蚀刻移除半导体衬底层和切分区域。
在示例2中，示例1的主题可以可选地包括，其中转变包括将掺杂剂沉积到切分区域中。
在示例3中，示例2的主题可以可选地包括，通过掺杂剂注入将掺杂剂沉积到切分区域中。
在示例4中，示例2的主题可以可选地包括，通过掺杂剂扩散将掺杂剂沉积到切分区域中。
在示例5中，示例4的主题可以可选地包括，其中通过掺杂剂扩散将掺杂剂沉积到切分区域中包括：在每个切分区域中生成一个或多个沟槽；利用高掺杂填充物材料填充切分区域的一个或多个沟槽；以及允许高掺杂填充物材料中的掺杂剂扩散到切分区域中。
在示例6中，示例4的主题可以可选地包括，其中通过掺杂剂扩散将掺杂剂沉积到切分区域中包括：在每个切分区域的顶部形成高掺杂的掺杂剂供体结构；以及允许高掺杂的掺杂剂供体结构中的掺杂剂扩散到切分区域中。
在示例7中，任何前述示例的主题可以可选地包括，其中半导体衬底层是高掺杂的层。
在示例8中，任何前述示例的主题可以可选地包括，其中蚀刻是掺杂剂选择性化学蚀刻。
在示例9中，任何前述示例的主题可以可选地包括，其中半导体衬底进一步包括布置在半导体衬底层和半导体器件层之间的半导体蚀刻停止层。
在示例10中，示例9的主题可以可选地包括，转变半导体蚀刻停止层的区域以形成可以通过蚀刻移除的切分区域的一部分。
在示例11中，示例9或示例10的主题可以可选地包括，其中半导体蚀刻停止层是低掺杂的半导体层。
在示例12中，示例9至示例11中的任何一项的主题可以可选地包括，其中半导体衬底进一步包括布置在半导体蚀刻停止层和半导体器件层之间的半导体接触层。
在示例13中，任何前述示例的主题可以可选地包括，在半导体器件层之上生成结构化的前侧蚀刻停止层以覆盖切分区域。
在示例14中，示例13的主题可以可选地包括，其中结构化的前侧蚀刻停止层包括硬钝化电介质材料或聚合物材料或金属。
在示例15中，任何前述示例的主题可以可选地包括，处理半导体衬底以在半导体器件层中形成集成器件；以及此后将半导体衬底安装在载体上，其中半导体器件层面向载体。
在示例16中，示例15的主题可以可选地包括，其中处理半导体衬底是在将半导体器件层的区域转变成切分区域之后完成的。
在示例17中，示例15或示例16的主题可以可选地包括，其中通过使用蚀刻移除半导体衬底层和切分区域是在将半导体衬底安装在载体上之后完成的。
在示例18中，任何前述示例的主题可以可选地包括，其中移除半导体衬底层和切分区域包括：通过研磨来部分地移除半导体衬底层；接着通过蚀刻完全移除剩余的半导体衬底层和切分区域。
示例19是一种包括半导体器件芯片的半导体器件，该半导体器件芯片包括：包括集成器件的半导体器件层，其中半导体器件层的切分边缘已经被通过掺杂剂选择性化学蚀刻形成。
在示例20中，示例19的主题可以可选地包括，其中半导体器件层的切分边缘具有指示多个掺杂剂注入处理的多个弯曲的横截面形状。
在示例21中，示例19或示例20的主题可以可选地包括，支承半导体器件层的金属支承层，其中金属支承层提供半导体器件层的侧壁保护。
在示例22中，示例19或示例20的主题可以可选地包括，支承半导体器件层的金属支承层；以及包括聚合物材料的半导体器件层的侧壁保护。
在示例23中，示例19至示例22中的任何一项的主题可以可选地包括，其中半导体器件层的厚度等于或小于60μm或50μm或40μm或30μm或20μm或15μm。
在示例24中，示例19至示例23中的任何一项的主题可以可选地包括，其中集成器件包括功率器件。
虽然已经在此图示和描述了具体的实施例，但是本领域普通技术人员将领会，在不脱离本发明的范围的情况下，各种各样的替换和/或等同的实现可以代替所示出和描述的具体实施例。本申请意图覆盖在此讨论的具体实施例的任何适配或变化。因此，意图的是本发明仅受权利要求及其等同物限制。

Claims (24)

1.一种制造半导体器件的方法，所述方法包括：
提供半导体衬底，半导体衬底包括：
半导体衬底层，以及
半导体器件层；
将半导体器件层的区域转变成可以通过蚀刻移除的切分区域；以及
通过使用蚀刻移除半导体衬底层和切分区域。
2.根据权利要求1所述的方法，其中进行转变包括：
将掺杂剂沉积到切分区域中。
3.根据权利要求2所述的方法，其中将掺杂剂沉积到切分区域中包括：
通过掺杂剂注入将掺杂剂沉积到切分区域中。
4.根据权利要求2所述的方法，其中将掺杂剂沉积到切分区域中包括：
通过掺杂剂扩散将掺杂剂沉积到切分区域中。
5.根据权利要求4所述的方法，其中通过掺杂剂扩散将掺杂剂沉积到切分区域中包括：
在每个切分区域中生成一个或多个沟槽；
利用高掺杂的填充物材料填充切分区域的所述一个或多个沟槽；以及
允许高掺杂填充物材料中的掺杂剂扩散到切分区域中。
6.根据权利要求4所述的方法，其中通过掺杂剂扩散将掺杂剂沉积到切分区域中包括：
在每个切分区域的顶部形成高掺杂的掺杂剂供体结构；以及
允许高掺杂的掺杂剂供体结构中的掺杂剂扩散到切分区域中。
7.根据前述权利要求之一所述的方法，其中半导体衬底层是高掺杂层。
8.根据前述权利要求之一所述的方法，其中蚀刻是掺杂剂选择性化学蚀刻。
9.根据前述权利要求之一所述的方法，其中半导体衬底进一步包括布置在半导体衬底层和半导体器件层之间的半导体蚀刻停止层。
10.根据权利要求9所述的方法，进一步包括：
使半导体蚀刻停止层的区域转变以形成可以通过蚀刻移除的切分区域的一部分。
11.根据权利要求9或10所述的方法，其中半导体蚀刻停止层是低掺杂的半导体层。
12.根据权利要求9至11之一所述的方法，其中半导体衬底进一步包括布置在半导体蚀刻停止层和半导体器件层之间的半导体接触层。
13.根据前述权利要求之一所述的方法，进一步包括：
在半导体器件层之上生成结构化的前侧蚀刻停止层以覆盖切分区域。
14.根据权利要求13所述的方法，其中结构化的前侧蚀刻停止层包括硬钝化电介质材料或聚合物材料或金属。
15.根据前述权利要求之一所述的方法，进一步包括：
处理半导体衬底以在半导体器件层中形成集成器件；并且此后，
将半导体衬底安装在载体上，其中半导体器件层面向载体。
16.根据权利要求15所述的方法，其中处理半导体衬底是在将半导体器件层的区域转变成切分区域之后完成的。
17.根据权利要求15或16所述的方法，其中通过使用蚀刻移除半导体衬底层和切分区域是在将半导体衬底安装在载体上之后完成的。
18.根据前述权利要求之一所述的方法，其中移除半导体衬底层和切分区域包括：
通过研磨来部分地移除半导体衬底层；之后，
通过蚀刻来完全移除剩余的半导体衬底层和切分区域。
19.一种包括半导体器件芯片的半导体器件，半导体器件芯片包括：
半导体器件层，其包括集成器件，其中半导体器件层的切分边缘已经被通过掺杂剂选择性化学蚀刻形成。
20.根据权利要求19所述的半导体器件，其中半导体器件层的切分边缘具有指示多个掺杂剂注入处理的多个弯曲的横截面形状。
21.根据权利要求19或20所述的半导体器件，进一步包括：
金属支承层，其支承半导体器件层，其中金属支承层提供半导体器件层的侧壁保护。
22.根据权利要求19或20所述的半导体器件，进一步包括：
金属支承层，其支承半导体器件层；以及
半导体器件层的侧壁保护包括聚合物材料。
23.根据权利要求19至22之一所述的半导体器件，其中半导体器件层的厚度等于或小于60μm或50μm或40μm或30μm或20μm或15μm。
24.根据权利要求19至23之一所述的半导体器件，其中集成器件包括功率器件。
CN202110659838.1A 2020-06-15 2021-06-15 利用薄化和切分的半导体器件制造 Pending CN113808913A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102020115687.1A DE102020115687B4 (de) 2020-06-15 2020-06-15 Herstellung von halbleitervorrichtungen durch dünnen und zerteilen
DE102020115687.1 2020-06-15

Publications (1)

Publication Number Publication Date
CN113808913A true CN113808913A (zh) 2021-12-17

Family

ID=78718866

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110659838.1A Pending CN113808913A (zh) 2020-06-15 2021-06-15 利用薄化和切分的半导体器件制造

Country Status (3)

Country Link
US (1) US20210391218A1 (zh)
CN (1) CN113808913A (zh)
DE (1) DE102020115687B4 (zh)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3991872B2 (ja) * 2003-01-23 2007-10-17 松下電器産業株式会社 半導体装置の製造方法
DE10328876A1 (de) 2003-06-26 2005-02-03 Infineon Technologies Ag Verfahren zum Vereinzeln von Halbleiterchips aus einem Wafer
WO2007055010A1 (ja) 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
US7625776B2 (en) 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US7482251B1 (en) 2006-08-10 2009-01-27 Impinj, Inc. Etch before grind for semiconductor die singulation
US8071429B1 (en) 2010-11-24 2011-12-06 Omnivision Technologies, Inc. Wafer dicing using scribe line etch
JP5713043B2 (ja) 2012-05-07 2015-05-07 株式会社デンソー 半導体基板の製造方法
US20150037915A1 (en) 2013-07-31 2015-02-05 Wei-Sheng Lei Method and system for laser focus plane determination in a laser scribing process
US9356422B2 (en) * 2014-02-26 2016-05-31 Applied Optoelectronics, Inc. Scribe etch process for semiconductor laser chip manufacturing
DE102016120771B3 (de) * 2016-10-31 2018-03-08 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen und Halbleitervorrichtung, die wasserstoff-korrelierte Donatoren enthält
DE102017102127B4 (de) 2017-02-03 2023-03-09 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung einer Epitaxie und Halbleitervorrichtungen mit einer lateralen Struktur
US10847625B1 (en) * 2019-11-19 2020-11-24 Opnovix Corp. Indium-gallium-nitride structures and devices

Also Published As

Publication number Publication date
DE102020115687B4 (de) 2024-05-16
US20210391218A1 (en) 2021-12-16
DE102020115687A1 (de) 2021-12-16

Similar Documents

Publication Publication Date Title
KR101912482B1 (ko) 박형 규소 태양 전지 및 제조 방법
US7446018B2 (en) Bonded-wafer superjunction semiconductor device
US10128142B2 (en) Semiconductor structures including carrier wafers and attached device wafers, and methods of forming such semiconductor structures
US7985661B2 (en) Semiconductor die singulation method
CN108389787B (zh) 半导体器件及其制造方法
CN110047946B (zh) 薄硅太阳能电池的金属箔辅助制造
US20090278238A1 (en) Tsvs having chemically exposed tsv tips for integrated circuit devices
EP1081748A2 (en) Etch stops and alignment marks for bonded wafers
US8383489B2 (en) SOI wafer and method for forming the same
KR20140019350A (ko) 핸들 웨이퍼에 고 비저항 영역을 갖는 실리콘-온-인슐레이터 구조체 및 그러한 구조체를 제조하는 방법
US20110174376A1 (en) Monocrystalline Thin Cell
US9954065B2 (en) Method of forming a semiconductor device and semiconductor device
TW201103859A (en) Method of fabricating integrated semiconductor device and structure thereof
WO2013045985A1 (en) Methods of transferring layers of material in 3d integration processes and related structures and devices
KR101116944B1 (ko) 집적 회로의 제조 방법
CN109256334B (zh) 用于制造侧向绝缘的集成电路芯片的方法
US6100162A (en) Method of forming a circuitry isolation region within a semiconductive wafer
CN113808914A (zh) 将半导体衬底减薄至高均匀性的方法以及半导体衬底
KR100366748B1 (ko) 스텐실 마스크 및 스텐실 마스크의 형성 방법
US20210391218A1 (en) Semiconductor device manufacturing by thinning and dicing
CN114823576A (zh) 一种基于复合衬底的场效应晶体管及其制作方法
US20140167211A1 (en) Method for amnufacturing a semiconductor device
US20180144982A1 (en) Semiconductor devices and methods for manufacturing semiconductor devices
KR20140129116A (ko) 결정질 반도체 재료의 박층 제공방법 및 관련 구조 및 장치
EP1605503A2 (en) Transfer method for the manufacturing of electronic devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination