KR100366748B1 - 스텐실 마스크 및 스텐실 마스크의 형성 방법 - Google Patents

스텐실 마스크 및 스텐실 마스크의 형성 방법 Download PDF

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Abstract

본 발명은, 마스크 패턴 형성층과, 상기 마스크 패턴 형성층 하부의 소정 위치에 연속하여 형성된 지지대를 포함하는 스텐실 마스크에 있어서, 상기 지지대의 하단으로부터 상방을 향해, 특정 에칭액에 대한 에칭 레이트가 비교적 높은 실리콘층부터 비교적 낮은 실리콘층으로 적층되는 3층 이상의 실리콘층; 및 상기 3층이상의 실리콘층 상에 적층되는 다른 실리콘층을 포함하고, 적어도 하단부터 2층은 상기 지지대를 구성하고, 적어도 최상부의 층은 상기 마스크 패턴을 구성하는 것을 특징으로 한다.

Description

스텐실 마스크 및 스텐실 마스크의 형성 방법{STENCIL MASK AND METHOD OF FORMING THE SAME}
본 발명은, 반도체 디바이스의 미세 가공을 위한 전자 빔 노광이나 이온 빔노광, X 선 노광 등으로 이용되는 스텐실 마스크 및 그 스텐실 마스크의 형성 방법에 관한 것이다.
스텐실 마스크는, 금속 박막이나 실리콘 기판에 제작하고 싶은 패턴의 형상으로 부분적으로 홀을 설치한 마스크이고, 전자 빔 노광이나 이옴 빔 노광, X 선 노광 등에 이용된다. 그 사용에 있어서는, 전자 빔이나 이온 빔을 스텐실 마스크에 조사하여 개구부에 입사되는 입자를 투과시키고, 투과시킨 빔을 기판 상의 레지스트 등에 조사함으로써 노광이 행해진다.
이 스텐실 마스크로서는, 패턴 형성측이 되는 실리콘 기판과 지지대측이 되는 실리콘 기판을 접합시킨 접합 웨이퍼로부터 제작되는 것이 있다. 또한, 하나의 실리콘 기판 상에 불순물을 도핑한 실리콘층을 에피택셜 성장시킨 웨이퍼로부터 제작하는 것도 이용된다. 현재, 일반적으로는 접합 웨이퍼를 이용하는 것이 주류이다. 어느 경우에도 스텐실 마스크용의 웨이퍼는 패턴 형성측이 되는 실리콘층과 지지대측이 되는 실리콘층을 구비한다. 여기서 지지대측은, 스텐실 마스크의 변형에 대한 강도를 높이고, 스텐실 마스크의 노광 장치에의 장착시에 통상 하측(이면측)에 위치하여 패턴 형성측을 변형시키지 않고 지지하는 지지대가 형성되는 측이다. 또한, 지지대측이 되는 실리콘층의 에칭시에 그 에칭을 억제하는 층이 상기 2층사이에 개재하여 제작되는 경우가 많다. 이러한 내부에 개재하는 층을 SiO2등의 무기막으로 하는 스텐실 마스크 내지 그 형성 방법(종래 기술1이라고 함.)이 특개평5-216216에 따른 발명으로서 제안되고 있다. 또한, 특개평5-216216에서의 종래 기술의 항에는, 이러한 내부에 개재하는 층을 고이온 주입층으로 하는 스텐실 마스크 내지 그 형성 방법(종래 기술2라고 함.)이 개시되어 있다. 이들 종래 기술에 대해 특개평5-216216에는 이하와 같은 설명이 이루어져 있다.
[종래 기술1]
도 2에, 종래 기술1의 스텐실 마스크 형성 방법의 공정 단면도를 나타낸다.
특개평5-216216에는, 종래 기술1에 대해 이하와 같은 기재가 인정된다.
제1 반도체 실리콘 기판(111) 상에, 무기막(112)으로서 실리콘 산화막을 1㎛두께로 퇴적되고[도 2의 (a)], 이 무기막 상에 제2 반도체 실리콘 기판(113)을 접촉시키고, 1100℃, 2 시간의 열 처리를 행하고, 두장의 실리콘 기판을 접합시킨다[도 2의 (b)]. 다음에, 접합시킨 실리콘 기판(113)을 폴리싱 기술에 의해 에칭하여, 실리콘 기판을 약 30㎛로 박막화시킨다. 이 반도체 실리콘 기판의 양면에 보호 무기막(114)으로서 실리콘 산화막을 500㎚두께로 형성하고, 실리콘 기판 이면의 무기막 상에 리소그래피 기술을 이용하여 레지스트 패턴을 형성하고, 이 레지스트막 패턴을 마스크로 하여 무기막의 에칭을 행하고, 제1 반도체 실리콘 기판(111)의 이면을 선택적으로 노출시킨다. 또한, 이 패턴을 마스크로 하여, 에틸렌디아민·피로카테콜 용액을 이용하여 제1 반도체 실리콘 기판(111)을 이면으로부터 에칭하여, 실리콘 산화막(112)의 이면을 노출시킨다[도 2의 (c) 백 에칭 공정].
그 후, 보호 무기막(114)을 전부 제거하고, 제2 반도체 실리콘 기판(113)의 표면 상에 리소그래피 기술을 이용하여 레지스트 패턴(115)을 형성한다[도 2의 (d)]. 또한, 이 레지스트 패턴을 마스크로 하여 제2 반도체 실리콘 기판(113), 및실리콘 산화막(112)을 에칭하여 패턴을 관통시키고, 관통부(200)를 형성함으로써, 용이하게, 기계적 강도의 뛰어난, 열안정성이 높은, 스텐실 마스크를 형성할 수 있다[도 2의 (e)].
종래 기술1에 관한 기재에 따르면, 이상과 같이, 반도체 실리콘 기판을 산화하고, 두장의 실리콘 기판을 접합시킴에 따라, 스텐실 마스크 작성 공정을 대폭 간략화할 수 있는 것으로 되어 있다. 또한, 용이하게 반도체 실리콘 기판의 이면 에칭에 있어서의 스토퍼를 형성할 수 있고, 전자 빔의 가속 전압이 50㎸의 경우라도, 전자를 차폐(遮閉)할 수 있는, 막 두께 균일성이 좋은 실용적인 전자 빔 축소 전사 리소그래피용 스텐실 마스크를 형성할 수 있다. 또, 여기서는 제1 반도체 실리콘 기판(111) 상에 형성하는 무기막(112)이, 실리콘 산화막이었지만, 실리콘 질화막이라도 좋다.
[종래 기술2]
도 3에, 종래 기술2의 스텐실 마스크 형성 방법의 공정 단면도를 도시한다.
종래 기술2에 있어서는, 반도체 실리콘 기판(111)에 가속 전압 50∼100㎸, 도우즈량 1×1020㎝-2로 붕소 이온(142)의 주입을 행하고, 이온 주입층(141)을 형성한다[도 3의 (a)]. 이 상부에 실리콘의 에피택셜층(143)을 형성하고, 또한 이 에피택셜층 상과, 반도체 실리콘 기판(111)의 이면에 보호막으로서 실리콘 질화막(144)을 퇴적시킨다[도 3의 (b)]. 그 후, 리소그래피 기술과 드라이에칭 기술을 이용하여 반도체 실리콘 기판(111) 이면의 실리콘 질화막(144)을 선택적으로제거하고, 실리콘 질화막(144)을 마스크로 하여 반도체 실리콘 기판(111)의 이면을 에틸렌디아민·피로카테콜 용액으로 붕소 주입층(141)까지 에칭하고, 보호막을 전부 제거한다[도 3의 (c) : 백 에칭 공정]. 다음에, 에피택셜층 상에, 전자 빔 리소그래피 기술을 이용하여 레지스트 패턴(145)의 형성을 행한다[도 3의 (d)]. 이 레지스트 패턴(145)을 마스크로 하여, 에피택셜층 및 이온 주입층의 에칭을 행하고, 마스크 패턴을 형성한다[도 3의 (e)].
종래 기술2에 관한 기재된 것에 따르면, 이상과 같은 방법에 따라, 전자 빔 축소 전사 리소그래피에 있어서 이용되는 스텐실 마스크를 형성할 수 있다. 여기서, 고이온 주입층을 형성하는 것은, 반도체 실리콘 기판을 이면으로부터 에칭하는 경우, 에칭의 스토퍼로서 이용하기 위해서이다.
이상의 종래 기술1에 이용되는 접합 웨이퍼의 단면 구성은, 실리콘층-SiO2층-실리콘층으로 이루어지고, 종래 기술2에 이용되는 웨이퍼의 단면 구성은, 실리콘층-고농도 불순물 실리콘층-저농도 불순물 실리콘층으로 이루어진다.
이상의 종래 기술에 있어서는, 백 에칭 공정에서의 에칭 레이트의 불균일함에 기인하는 문제점이 있었다.
백 에칭 공정에서 이상적인 것은, 에칭의 진행 방향과 수직인 면에서 에칭 레이트가 균일한 것이다. 웨이퍼 표면에 수직으로 에칭은 진행하는 것이기 때문에, 다시 말하면, 웨이퍼 표면과 평행한 웨이퍼의 임의의 단면 내(이하, 웨이퍼면 내라고 함.)에 있어서 에칭 레이트가 균일한 것이다. 즉, 에칭이 진행해가는 과정에서 각 부의 에칭 심도가 횡적으로 동일하다는 것이다. 그리고 웨이퍼의 내부에서 에칭을 멈추는 경우에는, 에칭 공정 종료 후 얻어지는 에칭 마무리면에 오버 에칭, 언더 에칭 등의 기복이 생기지 않아 평탄한 면을 얻을 수 있는 것이 이상적이다.
따라서, 이상적이 아닌 경우에는, 에칭 공정 내의 웨이퍼면 내에 있어서 에칭 레이트가 균일하지 않아, 각 부의 에칭 심도에 변동이 있다는 것이다. 그리고 웨이퍼의 내부에서 에칭을 멈추는 경우, 에칭 공정 종료 후 얻어지는 에칭 마무리면에 오버 에칭, 언더 에칭 등의 기복이 생기는 것은 이상적이지 않다.
에칭 공정 중 웨이퍼면 내에서 에칭 레이트에 변동이 있는 경우, 에칭에 따른 응력이 웨이퍼면 내에서 치우쳐서 작용한다. 국소적으로 급경사인 응력이 작용하면, 그 응력의 발생 부분은, 휘어짐, 비틀림, 신축 등의 왜곡을 생기게 하고, 결과물인 스텐실 마스크의 패턴 형성 부분을 불균일하게 변형시키고, 스텐실 마스크의 패턴을 왜곡되게 한다. 상술된 바와 같이, 에칭 과정에서, 웨이퍼 내의 불순물 농도의 변동에 따라 웨이퍼가 왜곡되므로, 왜곡된 웨이퍼에 패터닝해도 본래의 패턴과의 오차가 생겨 버린다. 즉, 패턴 위치 정밀도의 저하라는 문제가 발생한다. 이것은 에칭 과정에 기인한 문제점으로서, 종래 기술1 및 종래 기술2에서는, 이러한 문제를 해결할 수 없다.
종래 기술1 및 종래 기술2에 있어서, 웨이퍼면 내에서 에칭 레이트가 변동되는 원인은, 실리콘층(111) 내의 불순물 농도의 변동이다. 예를 들면, 불순물을 붕소(B)로 하고, 에칭액을 KOH(수산화 칼륨) 용액 등의 알칼리 용액으로 하는 경우, 실리콘층 내의 불순물 농도가 높아질수록 에칭 레이트가 늦어지는 것이 알려져 있다. 또한, 불순물을 인(P)으로 하고, 에칭액을 불산 용액으로 하는 경우, 실리콘층 내의 불순물 농도가 높아질수록 에칭 레이트가 빨라지는 것이 알려져 있다.
따라서, 균일한 불순물 농도의 실리콘 웨이퍼를 이용하면, 상기 문제점은 해결할 수 있게 된다.
그러나, 균일한 불순물 농도의 실리콘 웨이퍼는 비싸다. 디바이스 활성 영역에는, 비싸더라도 균일한 불순물 농도의 실리콘 웨이퍼를 이용할 필요가 있다.
이에 대해, 스텐실 마스크의 지지대측의 웨이퍼인 경우, 스텐실 마스크가 완성되면, 불순물 농도의 불균일성에 따른 특성 악화 등의 악영향이 없기 때문에, 염가인 CZ 웨이퍼(인상 결정)를 이용하는 편이 바람직하다. 균일한 불순물 농도의 실리콘 웨이퍼를 사용하면, 상술된 기술적 문제를 해결할 수 있는 반면, 과도하게 비용을 들게 됨에 따라, 유효한 해결 수단은 될 수 없다.
또한, 에칭의 마무리 정밀도에 기인하는 문제점이 있다. 특히, 종래 기술2에 있어서 현저하다. 종래 기술2의 고농도 불순물 실리콘층은 에칭 레이트가 느리다는 것 뿐으로, 완전히 에칭 스토퍼는 되지 않고, 약간 용해된다. 또한, 종래 기술1의 SiO2층은, 종래 기술2의 고농도 불순물 실리콘층에 비교하면, 용해량은 적지만, 전혀 용해하지 않은 것은 아니다. 이들에 기인하여, 에칭 공정 종료 후 얻어지는 에칭 마무리면에 오버 에칭이 있는 경우에는, 패턴 결함을 발생시킨다. 또한, 에칭 마무리면에 오버 에칭, 언더 에칭 등의 기복이 생겨, 패턴 형성부에 두께의 변동이 있으면, 스텐실 마스크가 전자 빔을 받아 가열된 경우 등에 응력이 생기면, 스텐실 마스크를 불균일하게 변형시키고, 스텐실마스터의 패턴을 왜곡되게 한다. 그 결과, 본래의 패턴과의 오차가 생겨 버린다. 즉, 패턴 위치 정밀도의 저하라는 문제가 발생한다.
본 발명은 이상의 종래 기술에 있어서의 문제에 감안하여 이루어진 것으로, 스텐실 마스크의 이면으로부터의 에칭(백 에칭) 시의 에칭 레이트의 웨이퍼면 내 균일성을 향상시키고, 패턴 위치 정밀도가 높은 스텐실 마스크를 제공하는 것을 과제로 한다.
상기 과제를 해결하는 본 출원 제1 발명은, 마스크 패턴 형성층과, 상기 마스크 패턴 형성층 하부의 소정 위치에 연속하여 형성된 지지대를 구비하는 스텐실 마스크에 있어서,
상기 지지대의 하단으로부터 상층을 향하여, 특정 에칭액에 대한 에칭 레이트가 비교적 높은 실리콘층부터 비교적 낮은 실리콘층으로 적층되는 3층 이상의 실리콘층과, 상기 3층 이상의 실리콘층 상에 적층되는 다른 실리콘층을 구비하고, 적어도 하단부터 2층은 상기 지지대를 구성하고, 적어도 최상부의 층은 상기 마스크 패턴을 구성하는 것을 특징으로 하는 스텐실 마스크이다.
따라서, 본 출원 제1 발명의 스텐실 마스크를 형성할 때에는, 상기 특정 에칭액을 사용하여 백 에칭하고, 처음에는 에칭 레이트가 비교적 높은 실리콘층을 에칭하고, 웨이퍼면 내의 에칭 레이트가 변동되는 경향이 있어도, 순차적으로 에칭 레이트가 비교적 낮은 실리콘층으로 에칭을 진행하여, 에칭 레이트의 변동이 억제되는 경향이 있다. 따라서, 에칭 레이트의 웨이퍼면 내 균일성을 에칭 공정의 종반이 될수록 향상시키고, 상술된 백 에칭 공정에서의 에칭 레이트의 불균일함에 기인하는 악영향을 억제할 수 있다. 이에 따라, 본 출원 제1 발명의 스텐실 마스크에 따르면, 높은 패턴 위치 정밀도가 확보된다.
실리콘층의 에칭 레이트의 고저를 제어하기 위해서는, 실리콘 내의 불순물 농도를 제어하면 된다. 불순물 농도를 높이면 에칭 레이트가 높아지는 (빨라지는) 경우와, 불순물 농도를 높이면 에칭 레이트가 낮아지는 (늦어지는) 경우가 있다. 에칭 레이트의 웨이퍼면내 균일성을 향상시키기 위해서는, 실리콘 웨이퍼에 대해 적극적으로 에칭 레이트를 억제하는 것이 바람직하다.
그래서 본 출원 제2 발명은, 마스크 패턴 형성층과, 상기 마스크 패턴 형성층 하부의 소정 위치에 연속하여 형성된 지지대를 구비하는 스텐실 마스크에 있어서,
상기 지지대의 하단으로부터 상방을 향해, 불순물의 농도가 비교적 낮은 실리콘층부터 비교적 높은 실리콘층으로 적층되는 3층 이상의 실리콘층과, 상기 3층 이상의 실리콘층 상에 적층되는 다른 실리콘층을 구비하고, 상기 불순물은 특정 에칭액에 대한 실리콘층의 에칭 레이트를 고농도가 될수록 저하시키는 성질을 지니고, 적어도 하단부터 2층은 상기 지지대를 구성하여, 적어도 최상부의 층은 상기 마스크 패턴을 구성하는 것을 특징으로 하는 스텐실 마스크이다.
불순물의 농도가 다른 실리콘층을 형성하는 방법에는, 에피택셜 성장법과, 이온 주입법이 있다. 에피택셜 성장법을 이용하는 경우에는, 결정 구성 물질 내의 불순물 공급 비율을 제어함으로써, 불순물의 농도가 다른 실리콘층을 다층 형성할 수 있다. 이온 주입법을 이용하는 경우에는, 이온화된 불순물 원소의 가속 전압 및 주입량을 제어함으로써, 불순물의 농도가 다른 실리콘층을 다층 형성할 수 있다. 하나의 실리콘 웨이퍼에 에피택셜 성장 또는 이온 주입을 반복하여 행함에 따라, 불순물의 농도가 다른 실리콘층을 다층 형성하는 것도 가능하다. 그러나, 다른 조건으로 에피택셜 성장 또는 이온 주입을 실시한 2층의 실리콘 웨이퍼를 접합시킴에 따라, 더욱 유리하게 불순물의 농도가 다른 실리콘층을 다층 형성할 수 있다.
에피택셜 성장법 또는 이온 주입법에 따라 형성된 고농도 불순물 실리콘층은 벌크층에 대해 농도의 균일성이 향상된다. 또한, 가장 에칭 레이트가 낮은 실리콘층으로서, 산화 실리콘, 질화 실리콘 등의 실리콘 절연물층(실리콘 절연막)을 개재시켜서 에칭의 마무리 정밀도가 향상된다.
그래서 본 출원 제3 발명은, 마스크 패턴 형성층과, 상기 마스크 패턴 형성층 하부의 소정 위치에 연속하여 형성된 지지대를 구비하는 스텐실 마스크에 있어서,
상기 지지대의 하단으로부터 상방을 향해, 이하의 ①로부터 ④의 순서로 적층하는 실리콘층을 구비하고, 하기 불순물은 특정 에칭액에 대한 실리콘층의 에칭 레이트를 고농도가 될수록 저하시키는 성질을 지니고, 상기 에칭 용액은 실리콘 절연물을 용해하는 것은 거의 불능이고, 적어도 하단부터 2층은 상기 지지대를 구성하고, 적어도 최상부층은 상기 마스크 패턴을 구성하는 것을 특징으로 하는 스텐실 마스크이다.
① 불순물 농도가 비교적 낮은 실리콘 벌크층
② 불순물 농도가 비교적 높은 실리콘 에피택셜층 혹은 이온 주입층(2층 이상 설치하는 경우에는 상부층만큼 불순물 농도를 높게 설정함.)
③ 실리콘 절연물층
④ 다른 실리콘층
특정 에칭액을 KOH(수산화칼륨) 용액으로 하는 경우, 특정 에칭액에 대한 실리콘층의 에칭 레이트를 고농도가 될수록 저하시키는 성질을 갖는 불순물에는, 붕소(B)가 해당된다. 또한, 고농도 붕소 실리콘층보다도, 실리콘 절연물층이, KOH 용액에 대한 에칭 레이트가 훨씬 낮다.
그래서, 본 출원 제4 발명은, 본 출원 제2 발명 또는 본 출원 제3 발명의 스텐실 마스크에 있어서, 불순물을 붕소로 하는 것을 특징으로 한다.
본 출원 제3 발명의 스텐실 마스크에 있어서, 불순물을 붕소로 하는 발명은, 이하와 같이 표현할 수 있다. 즉,
마스크 패턴 형성층과, 상기 마스크 패턴 형성층 하부의 소정 위치에 연속하여 형성된 지지대를 구비하는 스텐실 마스크에 있어서,
상기 지지대의 하단으로부터 상방을 향해, 붕소 농도가 비교적 낮은 실리콘층부터 비교적 높은 실리콘층으로 적층되는 2층이상의 실리콘층과, 상기 2층이상의 실리콘층 상에 적층되는 실리콘 절연물층과, 상기 실리콘 절연물층 상에 적층되는 다른 실리콘층을 포함하고, 적어도 하단부터 2층은 상기 지지대를 구성하고, 적어도 최상부의 층은 상기 마스크 패턴을 구성하는 것을 특징으로 하는 스텐실 마스크이다.
실리콘 절연물층으로는, 산화 실리콘층이나, 질화 실리콘층을 이용하는 것이 바람직하다. 이 경우, CVD법 등에 따라 산화 실리콘이나, 질화 실리콘을 실리콘 기판 상에 퇴적·피착시키던지, 또는 열 산화법 등에 의한 것을 실리콘 기판 자체를 산화 혹은 질화시킴에 따라, 산화 실리콘층이나, 질화 실리콘층을 형성한다.
이어서, 상기 과제를 해결하는 스텐실 마스크의 형성 방법에 대해 개시한다.
상기 과제를 해결하는 본 출원 제5 발명은,
제1 실리콘 기판에 절연막을 성막하고,
제2 실리콘 기판에, 특정 에칭액에 대한 에칭 레이트가 제2 실리콘 기판보다 낮은 실리콘층(이하, 저 에칭 레이트 실리콘층이라고 함.)을 형성하고,
상기 절연막의 표면과 저 에칭 레이트 실리콘층의 표면을 접합시켜 SOI 기판을 구성하는 공정과,
상기 SOI 기판을 구성하는 제1 실리콘 기판의 실리콘층 또는 실리콘층 및 상기 절연막을 선택 에칭하여 마스크 패턴을 형성하는 제1 공정과,
상기 특정 에칭액에 의해, 상기 SOI 기판을 구성하는 제2 실리콘 기판을 선택 에칭하여 스텐실 마스크의 지지대를 형성하는 제2 공정을 구비하는 것을 특징으로 하는 스텐실 마스크의 형성 방법이다.
제1 공정에서, 제1 실리콘 기판의 실리콘층(절연막을 제외한 부분)만을 선택 에칭하여 마스크 패턴을 형성하는 경우에는, 제2 공정 후에, 상기 절연막을 선택 에칭하여 스텐실 마스크의 지지대를 형성하는 공정이 들어가게 된다. 그 결과, 남겨진 절연막은 지지대의 기단부를 구성한다.
제1 공정에서, 제1 실리콘 기판의 실리콘층 및 상기 절연막을 선택 에칭하여 마스크 패턴을 형성하는 경우에는, 제1 공정보다 전에 제2 공정을 행한다. 제2 공정(백 에칭 공정)에 있어서, 절연막을 에칭 스토퍼로 하여, 에칭을 억제하는 기능을 갖게 하기 위해서이다.
따라서 본 출원 제5 발명의 스텐실 마스크의 형성 방법에 따르면, 상기 특정 에칭액에 의해, 상기 SOI 기판을 구성하는 제2 실리콘 기판을 선택 에칭하여 스텐실 마스크의 지지대를 형성하는 공정을 실시할 때에는, 처음에는 에칭 레이트가 비교적 높은 실리콘층을 에칭하고, 웨이퍼면 내의 에칭 레이트가 변동되는 경향이 되어도, 순차적으로 저 에칭 레이트 실리콘층으로 에칭이 진행되고, 에칭 레이트의 변동이 억제되는 경향이 된다. 따라서, 에칭 레이트의 웨이퍼면내 균일성을 에칭 공정의 종반이 될수록 향상시키고, 상술된 백 에칭 공정에서의 에칭 레이트의 불균일함에 기인하는 악영향을 억제할 수 있으므로, 높은 패턴 위치 정밀도를 얻을 수 있는 효과가 있다.
저 에칭 레이트 실리콘층은 하나라도 좋지만, 에칭 레이트의 보다 낮은 저 에칭 레이트 실리콘층을 순차 적층함으로써 2층이상 형성해도 된다. 그러나, 저 에칭 레이트 실리콘층은 하나로 하는 편이, 공정수가 적어도 되고, 비용면에서 유리하다.
상술된 바와 같이, 실리콘층의 에칭 레이트의 고저를 제어하기 위해서는, 실리콘 내의 불순물 농도를 제어하면 된다. 불순물 농도를 높이면 에칭 레이트이 높아지는 (빨라지는) 경우와, 불순물 농도를 높이면 에칭 레이트가 낮아지는 (늦어지는) 경우가 있다. 그러나, 에칭 레이트의 웨이퍼면내 균일성을 향상시키기 위해서는, 실리콘 웨이퍼에 대해 적극적으로 에칭 레이트를 억제하는 것이 바람직하다.
그래서 본 출원 제6 발명은,
제1 실리콘 기판에 절연막을 성막하고,
제2 실리콘 기판에, 제2 실리콘 기판보다 불순물 농도가 높은 실리콘층을 형성하고,
상기 절연막의 표면과 상기 불순물 농도가 높은 실리콘층의 표면을 접합시켜 SOI 기판을 구성하는 공정과,
상기 SOI 기판을 구성하는 제1 실리콘 기판의 실리콘층 또는 실리콘층 및 상기 절연막을 선택 에칭하여 마스크 패턴을 형성하는 제1 공정과,
상기 특정 에칭액에 의해, 상기 SOI 기판을 구성하는 제2 실리콘 기판을 선택 에칭하여 스텐실 마스크의 지지대를 형성하는 제2 공정을 구비하고, 상기 불순물은 특정 에칭액에 대한 실리콘층의 에칭 레이트를 고농도가 될수록 저하시키는 성질을 갖는 것을 특징으로 하는 스텐실 마스크의 형성 방법이다.
또한 상술된 바와 같이, 에피택셜 성장법 또는 이온 주입법에 따라 형성된 고농도 불순물 실리콘층은 벌크층에 대하여 농도의 균일성이 향상한다.
그래서 본 출원 제7 발명은,
제1 실리콘 기판에 절연막을 성막하고,
제2 실리콘 기판에, 제2 실리콘 기판보다 불순물 농도가 높은 실리콘층을 에피택셜 성장 또는 이온 주입에 의해 형성하고,
상기 절연막의 표면과 상기 불순물 농도가 높은 실리콘층의 표면을 접합시켜SOI 기판을 구성하는 공정과,
상기 SOI 기판을 구성하는 제1 실리콘 기판의 실리콘층 또는 실리콘층 및 상기 절연막을 선택 에칭하여 마스크 패턴을 형성하는 제1 공정과,
상기 특정 에칭액에 의해, 상기 SOI 기판을 구성하는 제2 실리콘 기판을 선택 에칭하여 스텐실 마스크의 지지대를 형성하는 제2 공정을 구비하고, 상기 불순물은 특정 에칭액에 대한 실리콘층의 에칭 레이트를 고농도가 될수록 저하시키는 성질을 갖는 것을 특징으로 하는 스텐실 마스크의 형성 방법이다.
또한 본 출원 제8 발명은, 본 출원 제6 발명 또는 본 출원 제7 발명의 스텐실 마스크 형성 방법에 있어서, 특정 에칭액을 수산화칼륨 용액으로 하고, 불순물을 붕소로 하는 것을 특징으로 한다.
도 1은 본 발명의 일 실시예의 스텐실 마스크의 형성 방법의 공정 단면도.
도 2는 종래의 스텐실 마스크 형성 방법의 공정 단면도.
도 3은 종래의 다른 스텐실 마스크 형성 방법의 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 패턴 형성측 실리콘 기판
2 : 지지대측 실리콘 기판
3 : 마스크 패턴
4 : 지지대
11 : 실리콘 절연막
21 : 고농도 붕소 실리콘층
22 : 저농도 붕소 실리콘층
이하에 본 발명의 하나의 실시예의 스텐실 마스크 및 스텐실 마스크의 형성 방법에 대해, 도 1을 참조하여 설명한다.
도 1은 본 실시예의 스텐실 마스크의 형성 방법의 공정 단면도이다.
도 1에 도시된 바와 같이, 본 실시예의 스텐실 마스크의 형성에 이용되는 웨이퍼는, 패턴 형성측이 되는 제1 실리콘 기판(패턴 형성측 실리콘 기판: 1)과, 지지대측이 되는 제2 실리콘 기판(지지대측 실리콘 기판 : 2)으로 구성된다. 지지대측 실리콘 기판(2)은 불순물로서 붕소를 포함하는 것을 선택한다. 지지대측 실리콘 기판(2)에는, CZ 웨이퍼(상승 결정)를 이용하면 비용이 싸져서 좋다.
우선, 스텐실 마스크의 형성 방법에 대해 설명한다.
[절연막 형성 공정·불순물 주입 공정(도 1의 (a))]
(절연막 형성 공정)
패턴 형성측 실리콘 기판(1)의 접합면에는 SiO2등의 실리콘 절연막(11)을 성막한다. 성막은 CVD법 등에 따라 SiO2등의 화합물을 실리콘 기판 상에 퇴적·피착시키던지 또는 열 산화법 등에 의해 실리콘 기판 자체를 산화시키던지 하여 행한다.
(불순물 주입 공정)
지지대측 실리콘 기판(2)의 접합면에는 붕소를 이온 주입하고, 고농도 붕소 실리콘층(21)을 형성한다. 이 때 벌크층을 저농도 붕소 실리콘층(22)으로 한다.
[기판 접합 공정·기판 연마 공정(도 1의 (b))]
(기판 접합 공정)
이어서, 실리콘 절연막(11)의 표면과 고농도 붕소 실리콘층(21)을 접합하여, 열 처리를 행하여, 패턴 형성측 실리콘 기판(1)과 지지대측 실리콘 기판(2)을 접합시켜 SOI 기판을 얻는다.
(기판 연마 공정)
이어서, 패턴 형성측 실리콘 기판(1)의 표면을 연마 가공하여 박막화한다. 연마 가공은 기계 연마, 화학 기계 연마 등의 일반의 폴리싱 기술에 의해 행한다.
[마스크 패턴 형성 공정(도 1의 (c))]
패턴 형성측 실리콘 기판(1) 표면 상에 리소그래피 기술을 이용하여 레지스트 패턴(도시하지 않음)을 형성한다. 또한, 이 레지스트 패턴을 마스크로 하여, 드라이 에칭법에 따라 패턴 형성측 실리콘 기판(1)의 실리콘층(패턴 형성측 실리콘 기판(1) 중 실리콘 절연막(11)을 제외한 층 : 10)을 에칭하여 패턴을 형성하고, 마스크 패턴(3)을 정밀도 좋게 가공한다.
[백 에칭 공정(도 1의 (d))]
이 SOI 기판의 양면에 SiN 등의 보호막(도시하지 않음)을 형성하고, 지지대측 실리콘 기판(2)의 이면의 보호층 상에 리소그래피 기술을 이용하여 레지스트 패턴을 형성한다. 이 레지스트 패턴을 마스크로 하여 이면의 보호막의 에칭을 행하고, 지지대측 실리콘 기판(2)의 이면을 선택적으로 노출시킨다.
또한, 이 패턴이 새겨진 이면의 보호막을 마스크로 하여, 지지대측 실리콘 기판(2)을 KOH 용액 등의 알칼리 용액으로 이면으로부터 에칭하여 실리콘 절연막(11)의 이면을 노출시킨다. 이 때, 우선 처음에 저농도 붕소 실리콘층(22)이 에칭되고, 더욱 고농도 붕소 실리콘층(21)이 에칭된다.
저농도 붕소 실리콘층(22)의 붕소 농도가 비교적 불균일하기 때문에 에칭 레이트에 변동이 생겨도, 고농도 붕소 실리콘층(21)의 작용에 의해 에칭 레이트의 변동이 억제되고, 균일화를 꾀할 수 있다. 실리콘 절연막(11)은 KOH 용액 등의 알칼리 용액에 의한 에칭을 억제하는 기능을 갖는다.
[절연막 에칭 공정(도 1의 (e))]
이어서, 실리콘 절연막을 에칭하여, 마스크 패턴(3)을 관통시킨다.
그 후, 양면의 보호막을 전부 제거하고, 도 l의 (e)에 도시된 바와 같은 본실시예의 스텐실 마스크를 얻을 수 있다.
본 실시예의 스텐실 마스크는, 도 1의 (e)에 도시된 바와 같이, 지지대(4)의 하단부터 상방을 향해 순서대로, 저농도 붕소 실리콘층(22), 고농도 붕소 실리콘층(21), 실리콘 절연막(11), 마스크 패턴을 형성하는 실리콘층(10)과 적층하고 있다. 지지대(4)는 실리콘 절연막(11), 고농도 붕소 실리콘층(21) 및 저농도 붕소 실리콘층(22)에 의해 구성된다.
이상의 스텐실 마스크 및 스텐실 마스크 형성 방법은 본 발명의 일례에 불과하다. 상기 마스크 패턴 형성 공정보다 먼저, 백 에칭 공정을 행하고, 마스크 패턴 형성 공정에서, 패턴 형성측 실리콘 기판(1)의 실리콘층 및 실리콘 절연막(11)을 에칭하여 패턴을 관통시켜도 된다. 이 경우, 상기 절연막 에칭 공정은 불필요해진다. 또한 이 경우, 지지대(4)는 고농도 붕소 실리콘층(21) 및 저농도 붕소 실리콘층(22)에 의해 구성된다.
또한, 절연막 형성 공정을 대신하여, 패턴 형성측 실리콘 기판(1)의 접합면에, 붕소를 이온 주입하고, 고농도 붕소 실리콘층(21)보다도 대폭 고농도의 붕소 주입층을 형성하는 공정을 행하고, 이러한 붕소 주입층을 실리콘 절연막(11)을 대신해서 기능시켜도 좋다.
상술된 바와 같이 본 발명은, 스텐실 마스크의 백 에칭에서의 에칭 레이트의 웨이퍼 면내 균일성을 향상시키고, 스텐실 마스크의 패턴 위치 정밀도를 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 마스크 패턴 형성층과, 상기 마스크 패턴 형성층 하부의 소정 위치에 연속하여 형성된 지지대를 포함하는 스텐실 마스크에 있어서,
    상기 지지대의 하단으로부터 상방을 향해, 특정 에칭액에 대한 에칭 레이트가 비교적 높은 실리콘층부터 비교적 낮은 실리콘층으로 적층되는 3층 이상의 실리콘층; 및
    상기 3층 이상의 실리콘층 상에 적층되는 다른 실리콘층
    을 포함하고,
    적어도 하단부터 2층은 상기 지지대를 구성하고, 적어도 최상부의 층은 상기 마스크 패턴을 구성하는 것을 특징으로 하는 스텐실 마스크.
  2. 마스크 패턴 형성층과, 상기 마스크 패턴 형성층 하부의 소정 위치에 연속하여 형성된 지지대를 포함하는 스텐실 마스크에 있어서,
    상기 지지대의 하단으로부터 상방을 향해, 불순물의 농도가 비교적 낮은 실리콘층부터 비교적 높은 실리콘층으로 적층되는 3층 이상의 실리콘층; 및
    상기 3층 이상의 실리콘층 상에 적층되는 다른 실리콘층
    을 포함하고,
    상기 불순물은 특정 에칭액에 대한 실리콘층의 에칭 레이트를 고농도가 될수록 저하시키는 성질을 갖고,
    적어도 하단부터 2층은 상기 지지대를 구성하고, 적어도 최상부의 층은 상기 마스크 패턴을 구성하는 것을 특징으로 하는 스텐실 마스크.
  3. 마스크 패턴 형성층과, 상기 마스크 패턴 형성층 하부의 소정 위치에 연속하여 형성된 지지대를 포함하는 스텐실 마스크에 있어서,
    상기 지지대의 하단으로부터 상방을 향해, 이하에 기재한
    ① 불순물 농도가 비교적 낮은 실리콘 벌크층
    ② 불순물 농도가 비교적 높은 실리콘 에피택셜층 혹은 이온 주입층(2층 이상 형성하는 경우에는 위의 층으로 갈수록 불순물 농도를 높게 설정함)
    ③ 실리콘 절연물층
    ④ 다른 실리콘층
    순서로 적층되는 실리콘층을 포함하고,
    상기 불순물은 특정 에칭액에 대한 실리콘층의 에칭 레이트를 고농도가 될수록 저하시키는 성질을 갖고,
    상기 에칭 용액은 실리콘 절연물을 용해하는 것이 거의 불가능하고,
    적어도 하단부터 2층은 상기 지지대를 구성하고, 적어도 최상부의 층은 상기 마스크 패턴을 구성하는 것을 특징으로 하는 스텐실 마스크.
  4. 제2항 또는 제3항에 있어서, 상기 불순물을 붕소로 하는 것을 특징으로 하는 스텐실 마스크.
  5. 제1 실리콘 기판에 절연막을 성막하고,
    제2 실리콘 기판에, 특정 에칭액에 대한 에칭 레이트가 제2 실리콘 기판보다 낮은 실리콘층(이하, 저 에칭 레이트 실리콘층이라고 함)을 형성하며,
    상기 절연막의 표면과 저 에칭 레이트 실리콘층의 표면을 접합시켜 SOI 기판을 구성하는 공정;
    상기 SOI 기판을 구성하는 상기 제1 실리콘 기판의 실리콘층 또는 실리콘층 및 상기 절연막을 선택 에칭하여 마스크 패턴을 형성하는 제1 공정; 및
    상기 특정 에칭액에 의해, 상기 SOI 기판을 구성하는 상기 제2 실리콘 기판을 선택 에칭하여 스텐실 마스크의 지지대를 형성하는 제2 공정
    을 포함하는 것을 특징으로 하는 스텐실 마스크의 형성 방법.
  6. 제1 실리콘 기판에 절연막을 성막하고,
    제2 실리콘 기판에, 제2 실리콘 기판보다 불순물 농도가 높은 실리콘층을 형성하며,
    상기 절연막의 표면과 상기 불순물 농도가 높은 실리콘층의 표면을 접합시켜 SOI 기판을 구성하는 공정;
    상기 SOI 기판을 구성하는 제1 실리콘 기판의 실리콘층 또는 실리콘층 및 상기 절연막을 선택 에칭하여 마스크 패턴을 형성하는 제1 공정; 및
    상기 특정 에칭액에 의해, 상기 SOI 기판을 구성하는 제2 실리콘 기판을 선택 에칭하여 스텐실 마스크의 지지대를 형성하는 제2 공정
    을 포함하고,
    상기 불순물은 특정 에칭액에 대한 실리콘층의 에칭 레이트를 고농도가 될수록 저하시키는 성질을 갖는 것을 특징으로 하는 스텐실 마스크의 형성 방법.
  7. 제1 실리콘 기판에 절연막을 성막하고,
    제2 실리콘 기판에, 제2 실리콘 기판보다 불순물 농도가 높은 실리콘층을 에피택셜 성장 또는 이온 주입에 의해 형성하며,
    상기 절연막의 표면과 상기 불순물 농도가 높은 실리콘층의 표면을 접합시켜 SOI 기판을 구성하는 공정;
    상기 SOI 기판을 구성하는 제1 실리콘 기판의 실리콘층 또는 실리콘층 및 상기 절연막을 선택 에칭하여 마스크 패턴을 형성하는 제1 공정; 및
    상기 특정 에칭액에 의해, 상기 SOI 기판을 구성하는 제2 실리콘 기판을 선택 에칭하여 스텐실 마스크의 지지대를 형성하는 제2 공정
    을 포함하고,
    상기 불순물은 특정 에칭액에 대한 실리콘층의 에칭 레이트를 고농도가 될수록 저하시키는 성질을 갖는 것을 특징으로 하는 스텐실 마스크의 형성 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 특정 에칭액을 수산화 칼륨 용액으로 하고, 상기 불순물을 붕소로 하는것을 특징으로 하는 스텐실 마스크의 형성 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203806A (ja) * 2000-10-31 2002-07-19 Toshiba Corp 半導体装置の製造方法、ステンシルマスク及びその製造方法
DE10121181B4 (de) * 2001-04-30 2014-12-04 Infineon Technologies Ag Stencilmaske für Hoch- und Ultrahochenergieimplantation und Verfahren zur Herstellung dieser Stencilmaske
JP4220229B2 (ja) * 2002-12-16 2009-02-04 大日本印刷株式会社 荷電粒子線露光用マスクブランクスおよび荷電粒子線露光用マスクの製造方法
US7291553B2 (en) * 2005-03-08 2007-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming dual damascene with improved etch profiles
JP4997811B2 (ja) * 2006-03-31 2012-08-08 大日本印刷株式会社 モールド及びモールドの作製方法
JP2010050433A (ja) * 2008-07-24 2010-03-04 Toppan Printing Co Ltd 転写マスクの製造方法
TWI509702B (zh) * 2010-09-23 2015-11-21 United Microelectronics Corp 具有金屬閘極之電晶體及其製作方法
CN102817082B (zh) * 2011-06-08 2016-06-01 无锡华润华晶微电子有限公司 一种硅膜的制备方法
CN109188858B (zh) * 2018-09-10 2020-05-26 复旦大学 一种高精密硅基通孔掩膜版分体图形结构
CN113512697A (zh) * 2020-04-10 2021-10-19 中国科学技术大学 一种高精度硅基掩模版及其加工方法
KR20210148674A (ko) * 2020-06-01 2021-12-08 에스케이하이닉스 주식회사 하드마스크를 이용한 반도체 장치 및 그의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1020095A (ja) * 1996-06-27 1998-01-23 Nikon Corp 多層膜ｘ線ハーフミラーの製造方法
JPH10260523A (ja) * 1997-03-18 1998-09-29 Nikon Corp シリコンステンシルマスクの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3148481B2 (ja) * 1993-10-22 2001-03-19 三洋電機株式会社 光励起プロセス用ステンシルマスク
EP0829034A1 (de) * 1995-05-30 1998-03-18 IMS Ionen Mikrofabrikations Systeme Gesellschaft m.b.H. Verfahren zur herstellung einer strukturierten maske
JPH11162823A (ja) * 1997-12-01 1999-06-18 Nikon Corp マスク作製用部材、マスク及びそれらの製造方法
US6300017B1 (en) * 1998-08-20 2001-10-09 Micron Technology, Inc. Stencil masks and methods of manufacturing stencil masks
KR100310541B1 (ko) * 1998-09-21 2001-11-15 박종섭 스텐실 마스크
US6261726B1 (en) * 1999-12-06 2001-07-17 International Business Machines Corporation Projection electron-beam lithography masks using advanced materials and membrane size

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1020095A (ja) * 1996-06-27 1998-01-23 Nikon Corp 多層膜ｘ線ハーフミラーの製造方法
JPH10260523A (ja) * 1997-03-18 1998-09-29 Nikon Corp シリコンステンシルマスクの製造方法

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