KR100291519B1 - 에스오아이 반도체 기판의 제조방법 - Google Patents

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Abstract

본 발명은 SOI 기판의 반도체층내에 잔류하는 붕소 이온을 제거하여, SOI 기판에 형성되는 반도체 소자의 문턱 전압 특성을 개선할 수 있는 SOI 반도체 기판의 제조방법을 개시한다. 개시된 본 발명은 제 1 및 제 2 웨이퍼를 준비하는 단계와, 제 1 웨이퍼 내의 소정 깊이에 붕소 이온층을 형성하는 단계와, 상기 붕소 이온층 상부에 완충 단결정 실리콘층을 성장시키는 단계와, 상기 완충 단결정 실리콘층 상에 단결정 실리콘층을 성장시키는 단계와, 상기 제 1 웨이퍼의 단결정 실리콘층과 제 2 웨이퍼 상부에 매몰 절연막용 산화막을 각각 형성하는 단계와, 상기 제 1 웨이퍼와 제 2 웨이퍼를 상기 매몰 절연용 산화막이 맞닿도록 본딩하는 단계와, 상기 제 1 웨이퍼를 상기 붕소 이온층을 식각 정지층으로 하여 제거하는 단계, 및 상기 단결정 실리콘층을 식각 정지층으로 하여 붕소 이온층과 잔류하는 제 1 웨이퍼 및 완충 단결정 실리콘층을 제거하는 단계를 포함한다.

Description

에스오아이 반도체 기판의 제조방법{Method for manufacturing SOI semiconductor substrate}
본 발명은 에스오아이(Silicon on insulator: 이하 SOI) 반도체 기판의 제조방법에 관한 것으로, 보다 구체적으로는, SOI 기판에 형성되는 반도체 소자의 문턱 전압 특성을 확보할 수 있는 에스오아이 반도체 기판의 제조방법에 관한 것이다.
일반적으로 CMOS 트랜지스터의 제조공정에서, 소자 분리는 소자간의 분리 및 CMOS 트랜지스터의 래치 업 현상을 방지하기 위하여, 비교적 넓은 면적을 확보하도록 형성된다. 그러나, 이러한 소자 분리 영역은 칩 면적을 감소시키고, 고집적화를 저해하는 요소가 된다.
이와같은 문제점을 해결하기 위하여 종래에는 반도체 기판 대신에 SOI 기판을 사용하였다.
이 SOI 기판은 실리콘 핸들링 기판과, 디바이스용 실리콘 기판 사이에 소정 두께의 베리드 절연층이 샌드위치되어 이루어진다. 이러한 SOI 기판은 완전한 소자 분리를 이룩할 수 있어, CMOS 트랜지스터의 래치업 현상을 방지할 수 있어, 소자의 고속 동작이 가능하게 한다는 장점을 지닌다.
이러한 SOI 기판을 형성하는 방법중 하나는, 실리콘 기판내에 산소 이온을 주입하는 SIMOX(Separation by Implanted OXygen) 기술이 있다. 그러나, 이 SIMOX 기술은 산소를 이온 주입하는 과정에서, 디바이스 형성면에 전위(dislocation)가 발생되기 쉽고, 디바이스 형성되는 층의 두께를 정확히 조절할 수 없다는 단점을 지니므로, 다량의 누설 전류가 발생된다.
또한, 종래의 다른 방법으로는 적어도 하나의 웨이퍼에는 절연층이 형성된 두 개의 실리콘 기판를 본딩한후, 디바이스용 실리콘 기판를 에치백하여 디바이스가 형성되는 실리콘층을 형성하는 BESOI(Bond and Etch-back SOI) 기술이 있다.
종래의 BESOI 기술은 도 1a에 도시된 바와 같이, 제 1 실리콘 웨이퍼(1)와 제 2 웨이퍼(2)가 준비된다. 제 1 및 제 2 웨이퍼(1,2)는 모두 실리콘 웨이퍼이다. 제 1 웨이퍼(1)내에는 붕소 이온을 소정 깊이로 이온 주입하여 붕소 이온층(2)을 형성한다. 이 붕소 이온층(2)이 형성됨에 따라, 제 1 웨이퍼(1)는 제 1 실리콘층(1 a)과 제 2 실리콘층(1b)로 구분된다. 제 2 실리콘층(1b) 상부에 매몰 절연막용 제 1 산화막(3)을 증착한다.
한편, 제 2 웨이퍼(5) 상부에도 역시 매몰 절연막용 제 2 산화막(6)을 형성한다.
그 다음, 도 1b에서와 같이, 제 1 산화막(3)과 제 2 산화막(6)이 맞닿도록 접합시킨다음, 열공정을 실시한다. 그리고나서, 제 1 실리콘층(1a)을 붕소 이온층(2)이 노출될때까지 연마한다. 이때, 상기의 열공정으로 제 1 산화막(3)과 제 2 산화막(6)은 하나의 매몰 절연막(7)이 된다.
그후, 도 1c에서와 같이, 붕소 이온층(2)을 선택 습식 식각 방식으로 통하여 제거하여, 제 2 실리콘층(1b)이 남도록 한다. 이때, 남겨진 제 2 실리콘층(1b)이 이후 반도체 소자가 형성될 반도체층이 된다.
그러나, 상기한 SOI 반도체 기판을 제조하는데는 다음과 같은 문제점이 있다.
즉, 상기와 같이 균일한 반도체층을 형성하기 위하여 식각 정지층으로 붕소 이온층(2)을 형성하게 되면, 상기 붕소 이온층(2)내의 붕소 이온들이 반도체층으로 동작하는 제 2 실리콘층(1b)에 일부 유입된다.
이로 인하여, 반도체 소자가 형성될 영역의 불순물 농도가 실질적으로 증가되므로써, 이후 형성될 반도체 소자의 문턱 전압을 제어하는데 어려움이 따른다.
따라서, 본 발명의 목적은 SOI 기판의 반도체층내에 잔류하는 붕소 이온을 제거하여, SOI 기판에 형성되는 반도체 소자의 문턱 전압 특성을 개선할 수 있는 SOI 반도체 기판의 제조방법을 제공하는 것이다.
도 1a 내지 도 1c는 종래의 에스오아이 반도체 기판을 제조하는 방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 제 1 실시예를 설명하기 위한 각 공정별 단면도.
도 3a 내지 도 3g는 본 발명의 제 2 실시예를 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11,31 - 제 1 웨이퍼 12,32 - 붕소 이온층
13,33 - 완충 단결정 실리콘층 14,34 - 단결정 실리콘층
15,21,36,38,41 - 매몰 절연막용 산화막
20,40 - 제 2 웨이퍼 37 - 캐패시터 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 제 1 및 제 2 웨이퍼를 준비하는 단계와, 제 1 웨이퍼 내의 소정 깊이에 붕소 이온층을 형성하는 단계와, 상기 붕소 이온층 상부에 완충 단결정 실리콘층을 성장시키는 단계와, 상기 완충 단결정 실리콘층 상에 단결정 실리콘층을 성장시키는 단계와, 상기 제 1 웨이퍼의 단결정 실리콘층과 제 2 웨이퍼 상부에 매몰 절연막용 산화막을 각각 형성하는 단계와, 상기 제 1 웨이퍼와 제 2 웨이퍼를 상기 매몰 절연용 산화막이 맞닿도록 본딩하는 단계와, 상기 제 1 웨이퍼를 상기 붕소 이온층을 식각 정지층으로 하여 제거하는 단계, 및 상기 단결정 실리콘층을 식각 정지층으로 하여 붕소 이온층과 잔류하는 제 1 웨이퍼 및 완충 단결정 실리콘층을 제거하는 단계를 포함한다.
여기서, 상기 단결정 실리콘층을 형성하는 단계와 제 1 웨이퍼상에 매몰 절연막용 산화막을 형성하는 단계사이에, 상기 단결정 실리콘층과 콘택되도록 캐패시터 전극을 형성하는 단계를 더 포함한다.
본 발명에 의하면, 붕소 이온층을 식각 정지층으로 이용하면서, 붕소 이온층 상부의 웨이퍼층을 반도체층으로 이용하지 않고 웨이퍼상에 성장된 단결정 실리콘층을 반도체층으로 이용한다. 이에따라, 붕소 이온이 유입되는 것이 방지되어, 붕소 이온의 영향울 줄일 수 있어, 문턱 전압의 제어가 용이하다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명을 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2f는 본 발명의 제 1 실시예를 설명하기 위한 각 공정별 단면도이고, 도 3a 내지 도 3g는 본 발명의 제 2 실시예를 설명하기 위한 각 공정별 단면도이다.
먼저, 제 1 실시예에 대하여 설명한다.
도 2a를 참조하여, 실리콘 소재로 된 제 1 웨이퍼(11)가 준비된다. 제 1 웨이퍼(11)에 붕소(B) 이온을 주입하여 붕소 이온층(12)을 형성한다. 이때, 붕소 이온층(12)은 1014내지 1017dose/㎠의 이온을 10 내지 200KeV의 에너지로 이온 주입하여 형성된다. 그 다음으로, 붕소 이온층(12)이 형성된 제 1 웨이퍼(11) 상에 완충 단결정 실리콘층(13)을 약 100 내지 5000Å 두께로 성장시킨다. 이때, 완충 단결정 실리콘층(13)은 SiHCl3또는 SiH2Cl2용액을 0.5 내지 3ℓ/min, B2H6용액을 0.1 내지 5ℓ/min 정도 흘려주면서 증착한다.
이어서, 도 2b에 도시된 바와 같이, 완충 단결정 실리콘층(13) 상에 단결정 실리콘층(14)를 형성하고, 그 상부에 매몰 절연막용 제 1 산화막(15)을 형성한다. 이때, 단결정 실리콘층(14)은 SiHCl3또는 SiH2Cl2용액을 0.5 내지 3ℓ/min, B2H6용액을 0.1 내지 5ℓ/min 정도 흘려주면서 약 100 내지 2000Å 두께로 성장시킴이 바람직하다. 여기서, 상기 단결정 실리콘층(14)은 이후, 반도체 소자가 형성될 층으로서, 이 반도체층의 막 청결도를 확보하기 위하여 상기와 같이 완충 단결정 실리콘층(13)을 형성한 후에 단결정 실리콘층(14)을 형성하는 것이 바람직하다.
또한, 제 1 산화막(15)은 화학 기상 증착 방식으로 약 1000 내지 10000Å 두께로 형성하며, BPSG막, HDP 산화막, PE-TEOS 산화막, SOG 산화막 중 어느 하나가 이용될 수 있다.
한편, 도 2c에서와 같이, 제 2 웨이퍼(20)가 준비된다. 제 2 웨이퍼(20)의 상부에 매몰 절연막용 제 2 산화막(21)이 형성된다. 제 2 산화막(21) 역시 화학 기상 증착 방식으로 형성되고, 상기에 열거된 산화막 중 어느 하나로 형성될 수 있으며, 그 두께는 1000 내지 10000Å 정도가 적당하다.
그런다음, 제 1 웨이퍼(11)와 제 2 웨이퍼(20)를 본딩하기 전에 표면에 파티클을 제거하면서 표면 친수화 처리를 위하여 클리닝을 실시한다. 이때, 클리닝 공정은 SC-1 용액 또는 피라나(piranha) 세척액 또는 이들의 혼합 용액을 사용하여 진행될 수 있고, 또는 700 내지 1200℃, O2또는 N2분위기에서 30 내지 120분 동안 열처리하여 진행될 수 있다.
다음으로, 도 2d에 도시된 바와 같이, 제 1 웨이퍼(11)와 제 2 웨이퍼(20)를 제 1 및 제 2 산화막(15,21)이 맞닿도록 본딩한다. 본딩 공정은 7.5×10-1내지 7.5×10-4torr의 진공하에서 진행됨이 바람직하다. 이어, 두 웨이퍼(11,15)간의 접합 강도를 개선하기 위하여, 소정 시간동안 열처리 공정을 진행한다. 상기 열처리 공정은 700 내지 1200℃, O2또는 N2분위기에서 30 내지 120분 동안 진행된다.
그후, 제 1 웨이퍼(11)의 대부분, 즉, 제 1 웨이퍼(11)가 소정 두께만큼 남도록 후면 연마한다. 이때, 후면 연마시 연마척 웨이퍼의 회전 속도는 50 내지 400rpm 정도, 스핀들(spindle)의 회전 속도를 1000 내지 4000 rpm 정도로 하여, 후면 연마 속도가 10 내지 400㎛/min 정도가 되도록 한다.
그런다음, 도 2e에서와 같이, 상기 붕소 이온층(12)를 식각 정지층으로 하여, 잔류하는 제 1 웨이퍼(11)를 습식 식각 방식으로 제거한다. 잔류하는 제 1 웨이퍼(11)는 HNO3:HF:H2SO4:H3PO4가 0.5∼5:0.5∼2:0.5∼1:0.5∼3으로 혼합된 용액으로 습식식각하거나, NH4OH:H2O2:H2O를 1∼4:0∼0.5:5∼10의 혼합 용액으로 습식식각한다.
이어서, 도 2f에 도시된 바와 같이, 붕소 이온층(12)과 잔류하는 제 1 웨이퍼(11) 및 완충 단결정 실리콘층(13)을 단결정 실리콘층(14)를 정지층으로 하여 화학적 기계적 연마 방식으로 제거한다. 여기서, 상기 화학적 기계적 연마는 척 테이블의 회전 속도를 10 내지 30rpm으로 하고, 스핀들을 눌러주는 압력을 4 내지 8 psi 정도로 하고, 스핀들의 회전 속도는 20 내지 40 rpm으로 하여 진행된다.
여기서, 상기 단결정 실리콘층(14)은 반도체 소자가 형성될 반도체층이 되어, SOI 반도체 기판이 완성된다.
이와같이 본 실시예에 따르면, 붕소 이온층을 식각 정지층으로 사용하였더라도, 붕소 이온층 상부에 2번에 걸쳐 단결정 실리콘층을 성장하고, 표면에 형성된 단결정 실리콘층을 반도체층으로 사용한다. 그렇게되면, 완충 단결정 실리콘층 상부에 형성되는 단결정 실리콘층은 붕소 이온이 잔류하지 않게 되므로써, 문턱 전압의 제어가 용이하다.
이하, 도 3a 내지 도 3 를 참조하여, 본 발명의 제 2 실시예를 설명하기로 한다. 본 제 2 실시예는 상기 제 1 실시예를 이용하여 디램 소자를 형성하는 방법이다.
먼저, 도 3a를 참조하여, 제 1 실리콘 웨이퍼(31)가 준비된다. 제 1 웨이퍼(31)상에 붕소 이온을 1014내지 1017dose/㎠의 이온을 10 내지 200KeV의 에너지로 주입하여, 제 1 웨이퍼(31) 내에 붕소 이온층(32)을 형성한다. 그 붕소 이온층(32)이 형성된 제 1 웨이퍼(31)상에 완충 단결정 실리콘층(33)을 약 100 내지 5000Å 두께로 성장시킨다. 이때, 완충 단결정 실리콘층(33)은 SiHCl3또는 SiH2Cl2용액을 0.5 내지 3ℓ/min, B2H6용액을 0.1 내지 5ℓ/min 정도 흘려주면서 성장시킨다. 이어, 완충 단결정 실리콘층(13) 상에 단결정 실리콘층(14)을 형성한다. 여기서, 상기 단결정 실리콘층(34)은 SiHCl3또는 SiH2Cl2용액을 0.5 내지 3ℓ/min, B2H6용액을 0.1 내지 5ℓ/min 정도 흘려주면서 약 100 내지 2000Å 두께로 성장한다.
그 다음, 도 3b에 도시된 바와 같이, 공지의 포토리소그라피 공정 및 식각 공정을 통하여, 상기 완충 단결정 실리콘층(33)의 소정 부분이 노출되도록 저농도 단결정 실리콘층(23)을 소정 부분 패터닝하여, 트랜치 홈(도시되지 않음)을 형성한다. 여기서, 트랜치 홈은 소자 분리 예정 영역에 형성됨이 바람직하다.
그리고나서, 도 3c에 도시된 것과 같이, 트랜치 홈내에 절연막을 매립한다. 이하, 트랜치 홈내에 매립된 절연막을 트랜치 절연막(35)이라 한다. 그 다음, 트랜치 절연막(35) 및 단결정 실리콘층(34) 상에 매몰 절연막용 제 1 산화막(36)을 화학기상증착법으로 1000 내지 10000Å 두께 정도로 증착한다. 여기서, 제 1 산화막(25)으로는 BPSG막, HDP 산화막, PE-TEOS 산화막, SOG 산화막 중 어느 하나가 이용될 수 있다. 그후, 단결정 실리콘층(34)의 소정 부분, 바람직하게는 캐패시터 전극이 형성될 영역이 노출되도록, 제 1 산화막(36)의 소정 부분을 식각하여, 홀(도시되지 않음)을 형성한다. 그후에, 노출된 단결정 실리콘층(34)과 콘택되도록 홀내에 캐패시터 전극(37)을 공지의 방법으로 형성한다. 그 다음, 캐패시터 전극(37) 및 제 1 산화막(36) 상부에 매몰 절연막용 제 2 산화막(38)을 형성한다. 이때, 제 2 산화막(38)은 상기 제 1 산화막(36)과 동일 방식으로 형성되며, BPSG막, HDP 산화막, PE-TEOS 산화막, SOG 산화막 중 어느 하나로 형성된다.
한편, 도 3d에 도시된 바와 같이, 제 1 웨이퍼(31)와 합착될 제 2 웨이퍼(40)가 준비된다. 그후, 제 2 웨이퍼(40) 상부에 매몰 절연막용 제 3 산화막(41)을 형성한다. 이때, 제 3 산화막(41) 역시, 제 1 및 제 2 산화막(36,38)과 동일한 방식으로 형성되고, 상기에서 열거된 산화막 중 어느 하나가 이용될 수 있다.
그 다음, 도 3f에서와 같이, 제 1 웨이퍼(31)의 제 2 산화막(38)과 제 2 웨이퍼(40)의 제 3 산화막(41)이 맞닿도록 본딩한다. 이때, 제 1 웨이퍼(31)와 제 2 웨이퍼(40)를 본딩하기 전에 표면에 파티클을 제거하면서 표면 친수화 처리를 위하여 클리닝을 실시한다. 이때, 클리닝 공정은 SC-1 용액 또는 피라나(piranha) 세척액 또는 이들의 혼합 용액을 사용하여 진행될 수 있고, 또는 700 내지 1200℃, O2또는 N2분위기에서 30 내지 120분 동안 열처리하여 진행될 수 있다. 여기서, 상기 본딩공정은 7.5×10-1내지 7.5×10-4torr의 진공하에서 진행됨이 바람직하다. 이어, 두 웨이퍼(31,40)간의 접합 강도를 개선하기 위하여, 소정 시간동안 열처리 공정을 진행한다. 상기 열처리 공정은 700 내지 1200℃, O2또는 N2분위기에서 30 내지 120분 동안 진행된다. 제 1 웨이퍼(11)의 대부분을, 예를들어 제 1 웨이퍼(31)가 소정 두께만큼 남도록 후면 연마한다. 이때, 후면 연마시 연마척 웨이퍼의 회전 속도는 50 내지 400rpm 정도, 스핀들(spindle)의 회전 속도를 1000 내지 4000 rpm 정도로 하여, 후면 연마 속도가 10 내지 400㎛/min 정도가 되도록 한다.
그런다음, 도 3f에 도시된 바와 같이, 잔류하는 제 1 웨이퍼(31)를 습식 식각 방식으로 제거한다. 잔류하는 제 1 웨이퍼(31)는 HNO3: HF : H2SO4: H3PO4가 0.5∼5 :0.5∼2 :0.5∼1 :0.5∼3으로 혼합된 용액으로 습식식각되거나, 또는 NH4OH:H2O2:H2O를 1∼4:0∼0.5:5∼10의 혼합 용액으로 습식식각된다.
이어서, 도 3g에 도시된 바와 같이, 단결정 실리콘층(34)을 식각 정지층으로 하여, 붕소 이온층(32), 잔류하는 제 1 웨이퍼(31) 및 완충형 단결정 실리콘층(33)을 화학적 기계적 연마 방식으로 제거한다. 여기서, 상기 화학적 기계적 연마는 척 테이블의 회전 속도를 10 내지 30rpm으로 하고, 스핀들을 눌러주는 압력을 4 내지 8 psi 정도로 하고, 스핀들의 회전 속도는 20 내지 40 rpm으로 하여 진행한다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 붕소 이온층을 식각 정지층으로 이용하면서, 붕소 이온층 상부의 웨이퍼층을 반도체층으로 이용하지 않고 웨이퍼상에 성장된 단결정 실리콘층을 반도체층으로 이용한다. 이에따라, 붕소 이온이 유입되는 것이 방지되어, 붕소 이온의 영향울 줄일 수 있어, 문턱 전압의 제어가 용이하다.

Claims (20)

  1. 제 1 및 제 2 웨이퍼를 준비하는 단계;
    제 1 웨이퍼 내의 소정 깊이에 붕소 이온층을 형성하는 단계;
    상기 붕소 이온층 상부에 완충 단결정 실리콘층을 성장시키는 단계;
    상기 완충 단결정 실리콘층 상에 단결정 실리콘층을 성장시키는 단계;
    상기 제 1 웨이퍼의 단결정 실리콘층과 제 2 웨이퍼 상부에 매몰 절연막용 산화막을 각각 형성하는 단계;
    상기 제 1 웨이퍼와 제 2 웨이퍼를 상기 매몰 절연용 산화막이 맞닿도록 본딩하는 단계;
    상기 제 1 웨이퍼를 상기 붕소 이온층을 식각 정지층으로 하여 제거하는 단계; 및
    상기 단결정 실리콘층을 식각 정지층으로 하여 붕소 이온층과 잔류하는 제 1 웨이퍼 및 완충 단결정 실리콘층을 제거하는 단계를 포함하는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  2. 제 1 항에 있어서, 상기 단결정 실리콘층을 형성하는 단계와 제 1 웨이퍼상에 매몰 절연막용 산화막을 형성하는 단계사이에, 상기 단결정 실리콘층과 콘택되도록 캐패시터 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 붕소 이온층은 붕소 이온을 1014내지 1017dose/㎠의 이온을 10 내지 200KeV의 에너지로 주입하여 형성하는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 완충 단결정 실리콘층은 SiHCl3또는 SiH2Cl2용액을 0.5 내지 3ℓ/min, B2H6용액을 0.1 내지 5ℓ/min을 흘려주면서 증착하는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  5. 제 3 항에 있어서, 상기 완충 단결정 실리콘층은 약 100 내지 5000Å 두께로 성장되는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 단결정 실리콘층은 SiHCl3또는 SiH2Cl2용액을 0.5 내지 3ℓ/min, B2H6용액을 0.1 내지 5ℓ/min 정도 흘려주면서 성장시키는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  7. 제 6 항에 있어서, 상기 단결정 실리콘층은 100 내지 2000Å 두께로 형성되는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 매몰 절연막용 산화막은 BPSG막, HDP 산화막, PE-TEOS 산화막, SOG 산화막 중 선택되는 어느 하나의 막으로 형성되는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  9. 제 8 항에 있어서, 상기 산화막은 화학 기상 증착 방식으로 약 1000 내지 10000Å 두께로 형성되는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  10. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 웨이퍼와 제 2 웨이퍼를 본딩하기 전에 표면에 파티클을 제거하면서 표면 친수화 처리를 위하여 클리닝 단계를 추가로 실시하는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  11. 제 10 항에 있어서, 상기 클리닝 공정은 SC-1 용액 또는 피라나(piranha) 세척액 또는 이들의 혼합 용액을 사용하여 진행되는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  12. 제 10 항에 있어서, 상기 클리닝 공정은 700 내지 1200℃, O2또는 N2분위기에서 30 내지 120분 동안 열처리하는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  13. 제 1 항 또는 제 2 항에 있어서, 상기 본딩단계는 7.5×10-1내지 7.5×10-4torr의 진공하에서 본딩되는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  14. 제 1 항 또는 제 2 항에 있어서, 상기 웨이퍼들을 본딩하는 단계와, 상기 제 1 웨이퍼를 연마하는 단계 사이에 접합 강도를 개선하기 위하여 700 내지 1200℃에서, O2또는 N2분위기로 30 내지 120분 동안 진행하는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  15. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 웨이퍼를 완충 단결정 실리콘층을 식각 정지층으로 하여 제거하는 단계는, 제 1 웨이퍼를 소정 두께만큼 남도록 연마하는 단계와, 잔류하는 제 1 웨이퍼를 습식식각하는 단계로 포함하는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  16. 제 15 항에 있어서, 상기 제 1 웨이퍼를 소정 두께만큼 연마하는 단계는,연마척 웨이퍼의 회전 속도를 50 내지 400rpm 정도, 스핀들의 회전 속도를 1000 내지 4000 rpm 정도로 하여, 후면 연마 속도가 10 내지 400㎛/min 정도가 되도록 하여, 웨이퍼가 소정 두께만큼 남도록 연마하는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  17. 제 15 항에 있어서, 상기 잔류하는 제 1 웨이퍼는 HNO3:HF:H2SO4:H3PO4가 0.5∼5:0.5∼2:0.5∼1:0.5∼3으로 혼합된 용액으로 습식식각하는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  18. 제 15 항에 있어서, 상기 잔류하는 제 1 웨이퍼는 NH4OH:H2O2:H2O를 1∼4:0∼0.5:5∼10의 혼합 용액으로 습식식각하는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  19. 제 1 항에 있어서, 상기 붕소 이온층과 잔류하는 제 1 웨이퍼 및 완충 단결정 실리콘층은 단결정 실리콘층을 식각 정지층으로 화학적 기계적 연마 방식으로 제거되는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
  20. 제 19 항에 있어서, 상기 고농도 단결정 실리콘층은 연마척 테이블의 회전 속도를 10 내지 30rpm으로 하고, 스핀들을 눌러주는 압력을 4 내지 8 psi 정도로 하고, 스핀들의 회전 속도는 20 내지 40 rpm으로 하여 제거되는 것을 특징으로 하는 SOI 반도체 기판의 제조방법.
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