KR100668808B1 - 에스오아이 웨이퍼의 제조방법 - Google Patents

에스오아이 웨이퍼의 제조방법 Download PDF

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Abstract

본 발명은 에스오아이(SOI) 웨이퍼의 제조방법을 개시하며, 개시된 본 발명의 방법은, 제1실리콘 기판과 전(前)면 상에 제2절연막이 형성된 제2실리콘 기판을 제공하는 단계와, 제1실리콘 기판 내의 일부분에 산소 이온을 주입하는 단계와, 제1실리콘 기판의 전(前)면 상에 단결정 실리콘층을 형성하는 단계와, 단결정 실리콘층과 산소 이온이 주입되지 않은 제1실리콘 기판 부분들을 선택적으로 식각하여 홈들을 형성하는 단계와, 홈들 내에 산화막을 매립시켜 소자분리막을 형성하는 단계와, 소자분리막 및 단결정 실리콘층 상에 제1절연막을 형성하는 단계와, 제1실리콘 기판과 제2실리콘 기판을 제1절연막과 제2절연막이 접하도록 접합시키는 단계와, 접합된 기판들간의 접합 강도가 향상되고 산소 이온에 의한 제1실리콘 산화층이 형성되도록 열처리하는 단계와, 제1실리콘 산화층이 노출되지 않도록 제1실리콘 기판의 후(後)면을 연마하는 단계와, 제1실리콘 산화층과 소자분리막을 식각정지층으로 하여 연마된 제1실리콘 기판의 후면을 습식 식각하는 단계와, 제1실리콘 산화층과 단결정 실리콘층 사이에 잔류된 제1실리콘 기판이 노출되도록 제1실리콘 산화층과 소자분리막의 일부 두께를 식각하는 단계와, 노출된 제1실리콘 기판을 산화시켜 제2실리콘 산화층을 형성하는 단계와, 제2실리콘 산화층과 소자분리막의 일부 두께를 식각해서 소자분리막을 갖는 실리콘층을 형성하는 단계를 포함한다.

Description

에스오아이 웨이퍼의 제조방법{METHOD FOR FABRICATING SOI WAFER}
도 1a 내지 도 1k는 본 발명의 실시예에 따른 에스오아이 웨이퍼의 제조방법을 설명하기 위한 각 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 제1실리콘 기판 2 : 감광막 패턴
3 : 산소 이온 4 : 단결정 실리콘층
5 : 소자분리막 6 : 제1절연막
7 : 제1실리콘 산화층 8 : 제2실리콘 산화층
10 : 제2실리콘 기판 11 : 제2절연막
20 : 매몰산화막 30 : 실리콘층
100 : 에스오아이 웨이퍼
본 발명은 에스오아이 웨이퍼의 제조방법에 관한 것으로, 보다 상세하게는, 소자가 형성될 실리콘층의 두께 균일도를 확보하면서, 동시에, 상기 실리콘층의 신뢰성을 확보할 수 있는 에스오아이 웨이퍼의 제조방법에 관한 것이다.
반도체 소자의 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 단결정 실리콘 웨이퍼를 대신하여 에스오아이(SOI : Silicon-On-Insulator) 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다. 이것은 SOI 웨이퍼에 집적된 반도체 소자가 단결정 실리콘 웨이퍼에 집적된 통상의 소자와 비교해서 작은 접합 용량에 기인된 고속화, 낮은 문턱 전압에 기인된 저전압화 및 완전한 소자분리에 기인된 래치-업(latch-up) 제거 등의 장점을 갖기 때문이다.
여기서, 상기 SOI 웨이퍼는 실리콘 기판과, 매몰산화막 및 실리콘층이 차례로 적층된 구조이며, 통상, SIMOX(seperation by implanted oxygen)법, 또는, 접합법을 통해 형성된다.
상기 SIMOX법은 단결정 실리콘 웨이퍼 내에 산소 이온을 주입한 후, 산소 이온과 실리콘이 반응되도록 열처리를 수행하는 것에 의해 상기 웨이퍼 내에 상기 웨이퍼를 실리콘 기판과 실리콘층으로 분리시키는 매몰산화막이 형성되도록 하는 방법이다. 그런데, 상기 SIMOX법은 소자가 형성될 실리콘층의 두께 조절이 어렵다는 문제점이 있고, 아울러, 공정 시간이 길다는 단점이 있는 바, 최근에는 그 사용이 제한되고 있다.
상기 접합법은 두 장의 실리콘 기판을 산화막의 개재하에 합착시킨 후, 두 장의 실리콘 기판 중, 어느 하나의 기판의 후면을 소정 두께만큼 식각하여 소자가 형성될 실리콘층을 얻음으로써, 실리콘 기판과 매몰산화막 및 실리콘층의 적층 구조물을 얻는 방법이다. 이러한 접합법은 상기 SIMOX법에 비해 그 제조 시간이 짧고, 특히, 공정 자체가 용이하기 때문에, 최근 주로 이용되고 있다.
한편, 접합법을 이용하여 SOI 웨이퍼를 제조함에 있어서는, 소자가 형성되는 실리콘층의 두께 균일도를 확보하는 것이 가장 큰 과제이다. 즉, 상기 실리콘층은 실리콘 기판에 대한 후면 연마를 통해 얻게 되는 것이 일반적인데, 이 경우에, 실리콘 기판과 연마 패드 사이의 물리적 반응 및 실리콘 기판과 연마 용액(slurry) 사이의 화학적 반응에 의거하여 최종적으로 얻게 되는 실리콘층의 두께 균일도의 확보가 어렵다.
따라서, 소자가 형성될 실리콘층의 두께 균일도 확보를 위해, 최근, 붕소 이온 주입을 이용하는 방법이 제안되었다. 이하에 붕소 이온 주입을 이용한 종래 기술에 따른 SOI 웨이퍼의 제조방법을 간단하게 설명하도록 한다.
먼저, 제1실리콘 기판을 마련한 상태에서, 붕소 이온주입 및 열처리를 통해 상기 제1실리콘 기판의 표면으로부터 소정 깊이에 후속 공정에서 연마정지층으로 이용하기 위한 붕소 이온층을 형성한다.
그런다음, 상기 제1실리콘 기판을 산화막의 개재하에 가공되지 않은 제2실리콘 기판과 접합시킨 상태에서, 이어서, 상기 붕소 이온층을 연마정지층으로 하여 상기 제1실리콘 기판의 후면을 연마한다.
그리고나서, 노출된 붕소 이온층 제거함으로써, 최종적으로 소자가 형성될 실리콘층을 얻음과 동시에, 실리콘 기판과 매몰산화막 및 실리콘층의 적층 구조로 이루어진 SOI 웨이퍼를 얻는다.
그러나, 붕소 이온 주입을 이용한 종래의 SOI 웨이퍼의 제조방법은 실리콘층 의 두께 균일도를 확보할 수 있다는 측면에서 그 잇점이 있으나, 붕소 이온층의 제거후에도 실리콘층 내에 잔류되는 붕소 이온으로 인하여, 예컨데, 이러한 실리콘층에 트랜지스터와 같은 소자를 접적시킬 경우에는 트랜지스터의 문턱 전압이 변동되는 등의 결함이 발생되고, 그래서, 소자 특성 및 신뢰성 저하라는 치명적인 결함이 초래되는 문제점이 있다.
따라서, 상기와 같은 문제를 해결하기 위하여 안출된 본 발명은, 실리콘층의 두께 균일도를 확보하면서, 동시에, 상기 실리콘층의 신뢰성을 확보할 수 있는 SOI 웨이퍼의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 SOI 웨이퍼의 제조방법은, 제1실리콘 기판과 전(前)면 상에 제2절연막이 형성된 제2실리콘 기판을 제공하는 단계; 상기 제1실리콘 기판 전(前)면 상에 그의 소정 부분들을 노출시키는 이온주입 마스크 패턴을 형성하는 단계; 상기 노출된 제1실리콘 기판 부분 내에 산소 이온을 주입하는 단계; 상기 이온주입 마스크 패턴을 제거하는 단계; 상기 제1실리콘 기판의 전(前)면 상에 단결정 실리콘층을 형성하는 단계; 상기 단결정 실리콘층과 그 하부에 배치된 상기 산소 이온이 주입되지 않은 제1실리콘 기판 부분들을 선택적으로 식각하여 홈들을 형성하는 단계; 상기 홈들 내에 산화막을 매립시켜 소자분리막을 형성하는 단계; 상기 소자분리막 및 단결정 실리콘층 상에 제1절연막을 형성하는 단계; 상기 제1실리콘 기판과 제2실리콘 기판을 그들의 제1절연막과 제2절연막이 접하도록 진공하에서 열합착시켜 접합시키는 단계; 상기 기판들간의 접합 강도가 향상되고 상기 산소 이온에 의한 제1실리콘 산화층이 형성되도록 상기 접합된 제1 및 제2실리콘 기판을 열처리하는 단계; 상기 제1실리콘 산화층이 노출되지 않도록 상기 제1실리콘 기판의 후(後)면을 연마하는 단계; 상기 제1실리콘 산화층과 소자분리막을 식각정지층으로 하여 연마된 제1실리콘 기판의 후면을 습식 식각하는 단계; 상기 제1실리콘 산화층과 단결정 실리콘층 사이에 잔류된 제1실리콘 기판이 노출되도록 제1실리콘 산화층과 소자분리막의 일부 두께를 식각하는 단계; 상기 노출된 제1실리콘 기판을 산화시켜 제2실리콘 산화층을 형성하는 단계; 및 상기 제2실리콘 산화층과 소자분리막의 일부 두께를 식각해서 소자분리막을 갖는 실리콘층을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 실리콘 산화층 및 소자분리막을 식각정지층으로 하는 습식 식각 공정을 통해 실리콘층을 얻기 때문에, 상기 실리콘층의 두께 균일도를 확보할 수 있으며, 아울러, 붕소 이온 주입을 수행하지 않는 것에 기인하여 붕소 이온에 의한 상기 실리콘층의 특성 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 SOI 웨이퍼의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 1a를 참조하면, 벌크 실리콘으로 이루어진 제1실리콘 기판(1)을 마련하고, 공지된 공정을 통해 상기 제1실리콘 기판(1)의 전(前)면 상에 그의 소정 부분들을 노출시키는 이온주입 마스크 패턴, 예컨데, 감광막 패턴(2)을 형성한다. 여기서, 상기 감광막 패턴(2)은 후속에서 소자분리막이 형성되지 않을 영역, 즉, 소자 형성 영역 상에만 형성되도록 한다. 그런다음, 상기 감광막 패턴(2)을 마스크로해서 노출된 제1실리콘 기판(1) 부분 내에 산소 이온(3)을 주입한다. 상기 산소 이온(3)은 1×1014∼1×1017 도우즈/㎠ 및 10∼200keV로 주입함이 바람직하다.
도 1b를 참조하면, 이온주입 마스크로 사용된 감광막 패턴을 제거하고, 이어서, 상기 제1실리콘 기판(1) 상에 단결정 실리콘층(4)을 형성한다. 여기서, 상기 단결정 실리콘층(4)은 챔버내에 SiHCl3 또는 SiH2Cl2 가스를 0.5∼3ℓ/분, 그리고, B2H6 가스를 0.1∼5ℓ/분의 조건으로 흘려주는 것을 통해 성장되도록 하며, 아울러, 1,000∼2,000Å 두께로 성장시킨다.
도 1c를 참조하면, 공지된 포토리소그라피 공정을 통해 상기 단결정 실리콘층(4) 및 상기 제1실리콘 기판(1)의 일부분, 바람직하게는, 산소 이온(3)이 주입되지 않은 부분을 선택적으로 식각하여 다수개의 소자분리막 형성용 홈을 형성하고, 그런다음, 상기 홈들 내에 산화막을 매립시켜 트렌치형의 소자분리막들(5)을 형성한다. 그리고나서, 상기 단결정 실리콘층(4) 및 소자분리막(5) 상에 화학기상증착 공정을 통해 제1절연막(6)을 형성한다. 여기서, 상기 제1절연막(6)은 BPSG막, 고밀도 플라즈마 산화막, PE-TEOS막, 또는, SOG막 중에서 선택되는 하나의 막으로 형성하며, 아울러, 1,000∼10,000Å 두께로 형성함이 바람직하다.
도 1d를 참조하면, 벌크 실리콘으로 이루어진 제2실리콘 기판(10)을 마련하 고, 상기 제2실리콘 기판(10)의 전(前)면 상에 화학기상증착 공정을 통해 제2절연막(11)을 형성한다. 상기 제2절연막(11)은 상기 제1절연막(6)과 마찬가지로 BPSG막, 고밀도 플라즈마 산화막, PE-TEOS막, 또는, SOG막 중에서 선택되는 하나의 막으로 형성하며, 아울러, 1,000∼10,000Å 두께로 형성함이 바람직하다. 또한, 상기 제2절연막(11)은 화학기상증착 공정 대신에 열산화를 통한 열산화막으로 형성하는 것도 가능하다.
도 1e를 참조하면, 제1절연막(6)과 제2절연막(11)이 접하도록, 상기 제1실리콘 기판(1)과 제2실리콘 기판(10)을 접합한다. 이때, 상기 제1실리콘 기판(1)과 제2실리콘 기판(10)간의 접합은 7.5×10-1∼7.5×10-4Torr의 진공하에서 열합착시키는 방법으로 수행함이 바람직하다.
한편, 상기 제1실리콘 기판(1)과 제2실리콘 기판(10)은 그들간의 접합 이전에 각각의 접합면을 세정함이 바람직하고, 상기 세정은 NH4OH, H2O2 및 H20의 혼합용액인 SC-1 용액, 또는, H2SO4와 H2O의 혼합용액인 Piranha 용액 중에서 선택되는 어느 하나의 용액에 디핑시키는 것을 통해 행하거나, 혹은, 상기 용액들 모두에 차례로 디핑시키는 것을 통해 행하는 것이 바람직하다. 또한, 상기 세정은 상기 방식 이외에 700∼1,200℃ 및 O2 또는 N2 분위기에서 30∼120분간 열처리하는 것을 통해서도 행할 수 있다.
미설명된 도면부호 20은 상기 제1절연막(6)과 제2절연막(11)의 적층 구조로 이루어져, 제조·완료된 SOI 웨이퍼에서 실리콘층과 실리콘 기판간을 분리시키도록 기능하는 매몰산화막을 나타낸다.
도 1f를 참조하면, 접합된 기판들(1, 10)간의 접합 강도가 증가되도록, 상기 접합된 기판들(1, 10)을 700∼1,200℃에서 O2 또는 N2 분위기로 30∼120분간 열처리한다. 이때, 상기 열처리 동안에는 상기 제1실리콘 기판(1) 내에 이온주입된 산소 이온이 기판 실리콘과 반응되는 것에 의해 제1실리콘 산화층(7)이 형성된다. 또한, 상기 산소 이온의 확산에 의해서 상기 소자분리막(5) 상부의 제1실리콘 기판 부분도 일부 산화되는 바, 도시된 바와 같이, 상기 소자분리막(5)의 전체 두께는 약간 증가된다.
도 1g를 참조하면, 공지된 화학적기계연마(Chemical Mechanical Polishing) 공정으로 상기 제1실리콘 기판(1)의 후(後)면을 상기 제1실리콘 산화층(7)에 인접된 부분까지 연마한다. 이때, 상기 연마는 척 테이블의 회전속도를 50∼400rpm, 스핀들의 회전속도를 1,000∼4,000rpm, 그리고, 후면연마속도를 10∼400㎛/분으로 하는 조건으로 수행함이 바람직하다.
도 1h를 참조하면, 상기 소자분리막(5)과 제1실리콘 산화층(7)을 식각정지층으로 하여 상기 연마된 제1실리콘 기판(1)의 후면을 습식 식각한다. 상기 습식 식각은 NH4OH : H2O2 : H20 = 1∼4 : 0∼0.5 : 5∼10의 비율로 혼합된 용액을 사용하여 수행함이 바람직하다.
도 1i를 참조하면, 제1실리콘 산화층(7)과 단결정 실리콘층(4) 사이에 잔류되어 있는 제1실리콘 기판 부분이 노출되도록, HF 용액 또는 BOE 용액을 이용한 습 식 식각을 통해 상기 제1실리콘 산화층(7)을 제거함과 동시에 상기 소자분리막(5)의 일부 두께를 제거한다.
도 1j를 참조하면, H2 및 O2 분위기에서 800∼1,000℃ 온도로 잔류된 제1실리콘 기판을 산화시켜서 그 부분에 제2실리콘 산화층(8)을 형성한다.
도 1k를 참조하면, HF 또는 BOE 용액을 이용한 습식 식각 공정을 통해 제2실리콘 산화층을 제거하고, 동시에, 상기 소자분리막(5)의 일부 두께를 제거하여, 최종적으로, 소자분리막들(5)을 갖는 실리콘층(30)층을 형성하고, 이것에 의해, SOI 웨이퍼(100)를 완성한다.
상기에서, 실리콘층(30)은 실리콘 산화층과 소자분리막을 식각정지층으로 하는 습식 식각 공정을 통해 얻어지는 것이므로, 그 두께 균일도를 확보할 수 있다. 또한, 상기 실리콘층(30)은, 종래와는 달리, 붕소 이온 주입없이 얻어지는 것이므로, 상기 붕소 이온에 의한 특성 저하도 없다.
이상에서와 같이, 본 발명은 실리콘 산화층과 소자분리막을 식각정지층으로 하는 습식 식각 공정을 통해 실리콘층을 형성하기 때문에, 상기 실리콘층의 두께 균일도를 확보하면서, 동시에, 붕소 이온에 의한 특성 저하도 방지할 수 있는 바, 상기 실리콘층에 형성되는 소자의 특성을 확보할 수 있고, 아울러, 수율 향상도 기대할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.

Claims (17)

  1. 제1실리콘 기판과 전(前)면 상에 제2절연막이 형성된 제2실리콘 기판을 제공하는 단계;
    상기 제1실리콘 기판 전(前)면 상에 그의 소정 부분들을 노출시키는 이온주입 마스크 패턴을 형성하는 단계;
    상기 노출된 제1실리콘 기판 부분 내에 산소 이온을 주입하는 단계;
    상기 이온주입 마스크 패턴을 제거하는 단계;
    상기 제1실리콘 기판의 전(前)면 상에 단결정 실리콘층을 형성하는 단계;
    상기 단결정 실리콘층과 그 하부에 배치된 상기 산소 이온이 주입되지 않은 제1실리콘 기판 부분들을 선택적으로 식각하여 홈들을 형성하는 단계;
    상기 홈들 내에 산화막을 매립시켜 소자분리막을 형성하는 단계;
    상기 소자분리막 및 단결정 실리콘층 상에 제1절연막을 형성하는 단계;
    상기 제1실리콘 기판과 제2실리콘 기판을 그들의 제1절연막과 제2절연막이 접하도록 진공하에서 열합착시켜 접합시키는 단계;
    상기 기판들간의 접합 강도가 향상되고 상기 산소 이온에 의한 제1실리콘 산화층이 형성되도록 상기 접합된 제1 및 제2실리콘 기판을 열처리하는 단계;
    상기 제1실리콘 산화층이 노출되지 않도록 상기 제1실리콘 기판의 후(後)면을 연마하는 단계;
    상기 제1실리콘 산화층과 소자분리막을 식각정지층으로 하여 연마된 제1실리콘 기판의 후면을 습식 식각하는 단계;
    상기 제1실리콘 산화층과 단결정 실리콘층 사이에 잔류된 제1실리콘 기판이 노출되도록 제1실리콘 산화층과 소자분리막의 일부 두께를 식각하는 단계;
    상기 노출된 제1실리콘 기판을 산화시켜 제2실리콘 산화층을 형성하는 단계; 및
    상기 제2실리콘 산화층과 소자분리막의 일부 두께를 식각해서 소자분리막을 갖는 실리콘층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  2. 제 1 항에 있어서, 상기 산소 이온은, 1×1014∼1×1017 도우즈/㎠ 및 10∼200keV로 주입하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  3. 제 1 항에 있어서, 상기 단결정 실리콘층은
    챔버내에 SiHCl3 또는 SiH2Cl2 가스를 0.5∼3ℓ/분, B2H6 가스를 0.1∼5ℓ/분의 조건으로 흘려주는 것을 통해 형성하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  4. 제 1 항에 있어서, 상기 단결정 실리콘층은 1,000∼2,000Å 두께로 형성하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  5. 제 1 항에 있어서, 상기 홈은 산소 이온이 주입된 부분까지의 깊이로 형성하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  6. 제 1 항에 있어서, 상기 제1 및 제2절연막은 화학기상증착 공정을 통한 BPSG막, 고밀도 플라즈마 산화막, PE-TEOS막, 또는, SOG막 중에서 선택되는 하나의 막을 1,000∼10,000Å 두께로 증착하여 형성하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  7. 제 1 항에 있어서, 상기 제2절연막은 열산화 공정으로 형성하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  8. 제 1 항에 있어서, 상기 제1실리콘 기판과 제2실리콘 기판을 접합하는 단계 전, 상기 제1실리콘 기판의 접합면과 제2실리콘 기판의 접합면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  9. 제 8 항에 있어서, 상기 세정은
    NH4OH, H2O2 및 H20의 혼합용액, 또는, H2SO4와 H2O의 혼합용액 중에서 선택되는 어느 하나의 용액에 디핑하거나, 혹은, 상기 용액들 모두에 차례로 디핑하는 것 을 통해 이루어지는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  10. 제 8 항에 있어서, 상기 세정은
    700∼1,200℃ 및 O2 또는 N2 분위기에서 30∼120분간 열처리하는 것을 통해 이루어지는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  11. 제 1 항에 있어서, 상기 제1실리콘 기판과 제2실리콘 기판의 접합은
    7.5×10-1∼7.5×10-4Torr의 진공하에서 수행하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  12. 제 1 항에 있어서, 상기 접합된 제1실리콘 기판과 제2실리콘 기판을 열처리하는 단계는, 700∼1,200℃에서 O2 또는 N2 분위기로 30∼120분간 수행하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  13. 제 1 항에 있어서, 상기 연마는,
    척 테이블의 회전속도가 50∼400rpm, 스핀들의 회전속도가 1,000∼4,000rpm, 그리고, 후면연마속도가 10∼400㎛/분인 조건의 화학적기계연마 공정으로 수행하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  14. 제 1 항에 있어서, 상기 연마된 제1실리콘 기판의 후면을 습식 식각하는 단계는, NH4OH : H2O2 : H20 = 1∼4 : 0∼0.5 : 5∼10으로 혼합된 용액을 사용하여 수행하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  15. 제 1 항에 있어서, 상기 제1실리콘 산화층과 소자분리막을 식각하는 단계는, HF 용액 또는 BOE 용액을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  16. 제 1 항에 있어서, 상기 제1실리콘 기판의 산화는,
    H2 및 O2 분위기 및 800∼1,000℃ 온도로 수행하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  17. 제 1 항에 있어서, 상기 제2실리콘 산화층과 소자분리막을 식각하는 단계는, HF 용액 또는 BOE 용액을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH043910A (ja) * 1990-04-20 1992-01-08 Fujitsu Ltd Ｓｏｉ基板の製造方法
JPH07231036A (ja) * 1994-02-18 1995-08-29 Sony Corp 半導体基板の製造方法
JPH1022377A (ja) * 1996-07-03 1998-01-23 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR20000040104A (ko) * 1998-12-17 2000-07-05 김영환 실리콘 온 인슐레이터 웨이퍼의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH043910A (ja) * 1990-04-20 1992-01-08 Fujitsu Ltd Ｓｏｉ基板の製造方法
JPH07231036A (ja) * 1994-02-18 1995-08-29 Sony Corp 半導体基板の製造方法
JPH1022377A (ja) * 1996-07-03 1998-01-23 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR20000040104A (ko) * 1998-12-17 2000-07-05 김영환 실리콘 온 인슐레이터 웨이퍼의 제조방법

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