KR100291195B1 - 에스오아이 기판제조방법 - Google Patents

에스오아이 기판제조방법 Download PDF

Info

Publication number
KR100291195B1
KR100291195B1 KR1019980024713A KR19980024713A KR100291195B1 KR 100291195 B1 KR100291195 B1 KR 100291195B1 KR 1019980024713 A KR1019980024713 A KR 1019980024713A KR 19980024713 A KR19980024713 A KR 19980024713A KR 100291195 B1 KR100291195 B1 KR 100291195B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
substrate
polishing
layer
insulating film
Prior art date
Application number
KR1019980024713A
Other languages
English (en)
Other versions
KR20000003471A (ko
Inventor
이성은
Original Assignee
박종섭
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 현대전자산업주식회사 filed Critical 박종섭
Priority to KR1019980024713A priority Critical patent/KR100291195B1/ko
Publication of KR20000003471A publication Critical patent/KR20000003471A/ko
Application granted granted Critical
Publication of KR100291195B1 publication Critical patent/KR100291195B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 SOI 기판과 소자분리막을 동시에 제조함에 있어, 실리콘의 연마시 발생되는 디싱 현상을 방지하여 균일한 실리콘 활성층을 얻을 수 있는 반도체 소자 제조 방법을 제공하고자 하는 것으로, 이를 위해 본 발명의 SOI 기판 제조방법은, 제1반도체기판 상에 국부산화공정으로 필드산화막을 형성하는 제1단계; 상기 필드산화막 하부보다 깊은 깊이의 상기 제1반도체기판 내에 불순물도핑층을 형성하는 제2단계; 상기 필드산화막이 형성된 기판 전면에 평탄화된 절연막을 형성하는 제3단계; 상기 절연막 표면에 제2반도체기판을 접합하는 제4단계; 상기 제1반도체기판 후면을 제1연마하되 상기 불순물도핑층 상부까지 상기 제1연마를 실시하는 제5단계; 상기 불순물도핑층을 식각정지층으로하여 상기 제1반도체기판의 후면을 습식식각하여 평탄화하는 제6단계: 및 상기 절연막이 노출될때까지 상기 제1반도체기판 후면을 제2연마하는 제7단계를 포함하여 이루어진다.

Description

에스오아이 기판 제조방법
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 소자분리막과 SOI(Silicon-On-Insulator) 기판을 동시에 제조하는 방법에 관한 것이다.
잘 알려진 바와 같이, SOI 기판은 기판지지 역할을 하는 실리콘층과, 그 상부에 차례로 형성된 매립산화막 및 소자 활성층(active layer)을 제공하는 실리콘층으로 이루어진다.
이러한, SOI 기판과 소자분리막을 동시에 제조하는 방법이 제시되어 있는데, 이를 간단히 언급해 보면, 먼저 제1 실리콘웨이퍼에 트렌치를 형성하고 소자분리 및 후속 화학적기계적연마(CMP)시 연마정지층으로 사용하기 위해 화학기상증착에 의한 산화막으로 트렌치를 매립한다. 이어서 제2 실리콘웨이퍼를 산화막과 접합시키고 제1 실리콘웨이퍼의 후면을 CMP 등의 연마 등의 공정을 통해 활성층으로 사용할 부분만을 남기고 식각한다.
이때 연마는 산화막을 연마정지층으로하여 실시하여 균일하고 얇은 제1 실리콘층(활성층으로 사용)을 얻어야 하는데, 도 1에 도시된 바와 같이, 화학적기계적연마시 잔류실리콘 두께 차이로 인하여 제1 실리콘층(11)의 가운데 부분이 푹 파이게 되는 디싱(dishing) 현상(도면의 "A")이 발생하게 된다. 도 1에서 "12"는 산화막, "13"은 제2 실리콘기판을 각각 나타낸다. 이를 해결하기 위하여 CMP시 사용하는 연마 용액(slurry)의 농도 및 산도(pH)를 조절함으로써 연마 속도를 매우 느리게하여 이러한 문제를 극복하고자 하는 방법이 있으나, 이 경우에도 넓은 소자분리영역에서는 완전히 디싱 현상을 억제할 수 없다.
본 발명은 소자분리막을 갖는 SOI 기판을 접합 방식으로 제조함에 있어, 실리콘의 연마시 발생되는 디싱 현상을 방지하여 균일한 실리콘 활성층을 얻을 수 있는 SOI 기판 제조방법을 제공함을 그 목적으로 한다.
도1은 종래기술에서 디싱 현상이 발생된 문제점을 나타내는 단면도.
도2a 내지 도2i는 본 발명의 일실시예에 따른 SOI 기판 제조방법을 나타내는 공정 단면도.
도3a 내지 도3c는 본 발명의 다른실시예에 따른 SOI 기판 제조방법을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 제1실리콘기판 22 : 열산화막
23 : 질화막 24 : 붕소이온주입층
25 : 절연막 26 : 제2실리콘기판
상기 목적을 달성하기 위한 본 발명의 SOI 기판 제조방법은, 제1반도체기판 상에 국부산화공정으로 필드산화막을 형성하는 제1단계; 상기 필드산화막 하부보다 깊은 깊이의 상기 제1반도체기판 내에 불순물도핑층을 형성하는 제2단계; 상기 필드산화막이 형성된 기판 전면에 평탄화된 절연막을 형성하는 제3단계; 상기 절연막 표면에 제2반도체기판을 접합하는 제4단계; 상기 제1반도체기판 후면을 제1연마하되 상기 불순물도핑층 상부까지 상기 제1연마를 실시하는 제5단계; 상기 불순물도핑층을 식각정지층으로하여 상기 제1반도체기판의 후면을 습식식각하여 평탄화하는 제6단계: 및 상기 절연막이 노출될때까지 상기 제1반도체기판 후면을 제2연마하는 제7단계를 포함하여 이루어진다.
또한 본 발명의 SOI 기판 제조방법은, 제1반도체기판의 소정 깊이에 불순물도핑층을 형성하는 제1단계; 상기 불순물도핑층 보다 얕은 깊이로 트렌치를 형성하는 제2단계; 상기 트렌치를 매립하면서 기판 전면에 평탄화된 절연막을 형성하는 제3단계; 상기 절연막 표면에 제2반도체기판을 접합하는 제4단계; 상기 제1반도체기판 후면을 제1연마하되 상기 불순물도핑층 상부까지 상기 제1연마를 실시하는 제5단계; 상기 불순물도핑층을 식각정지층으로하여 상기 제1반도체기판의 후면을 습식식각하여 평탄화하는 제6단계: 및 상기 절연막이 노출될때까지 상기 제1반도체기판 후면을 제2연마하는 제7단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도2a 내지 도2i는 본 발명의 일실시예에 따른 SOI 기판 제조방법을 나타내는 공정 단면도이다.
먼저 도2a와 같이 시드웨이퍼(seed wafer)인 제1실리콘기판(21)에 열산화막(22)을 50∼400Å 정도 형성하고, 그 위에 질화막(23)을 700∼1,500Å 형성시킨다.
이어서, 도2b와 같이 마스크 없이 전면적으로 붕소이온 주입을 실시하여 이후에 실시될 트렌치 깊이 보다 깊은 곳의 제1실리콘기판(21)에 붕소이온주입층(24)을 형성한다. 이때 이온주입하는 붕소의 에너지를 30 ∼120KeV로, 주입하는 붕소양을 5 x 1014∼ 2 x 1019/㎠로 한다.
이어서, 도2c와 같이 마스크 및 식각 공정을 통해 질화막과 열산화막을 식각하고, 제1실리콘기판을 식각하여 트렌치를 형성한다, 이후 트렌치 형성 공정 중 발생한 트렌치 벽면의 손상을 보상하기 위하여 50∼400Å의 열산화막을 형성시키는 공정을 실시할 수도 있다. 그 다음, 질화막과 열산화막을 제거한다.
이어서, 도2d와 같이, 트렌치가 완전히 매립되도록 기판 전면에 절연막(25)을 증착하는데, 이때 미세한 트렌치를 완전히 매립할수 있도록 절연막은 HDP-CVD에 의해 산화막 또는 질화막을 사용할수 있다. HDP-CVD에 의해 산화막을 사용하는 경우, SiH4기체는 60∼100 sccm, O2기체는 120∼160 sccm, Ar 기체와 He 기체는 각각 10∼30 sccm, 6∼10 sccm로 하고 저주파수는 2500∼3500W, 고주파수는 2000∼3000W로 하여 10∼80 sec 동안 증착한다.
이어서, 도2e와 같이 접합시 발생 가능한 공극의 발생을 억제하기 위해 절연막(25)에 대해 화학적기계적연마(CMP)를 수행하므로써 평탄화를 실시하는데, 이때 트렌치 내부뿐만 아니라 제1실리콘기판 상에도 절연막(25)이 잔류하도록 하여야 한다. 그래야만 이후에 이 절연막이 SOI 기판의 매몰절연막이 될 것이다.
이어서, 도2f와 같이 제2실리콘기판(26)을 상기 절연막(25)과 접합시킨다. 접합 공정은 10-4∼10-6mTorr 진공하에서 접합한 후 접합 강도를 증진시키기 위한 열처리 조건을 800∼1050℃에서 10∼120분 동안, O2또는 N2분위기하게 실시한다.
이후, 도2g와 같이 상기 제1실리콘기판(21)을 CMP 처리하여 약 6,000∼20,000Å의 실리콘만 남도록 하는데, 이때 CMP 특성상 잔류하는 제1실리콘기판(21)은 그 표면이 매우 요철지게 형성될 것이다.
이어서, 도2h는 NH4OH, H2O2, H2O의 혼합 수용액에 기판을 담가, 제1실리콘기판(21) 표면을 습식식각하므로써 불균일한 제1실리콘기판 표면을 균일하게 형성한다. 이때 붕소이온주입층(24)은 습식식각시 식각정지층의 역할을 할 것이다.
이어서, 도2i는 절연막(25)이 노출될때까지 제1실리콘기판(21)을 다시 CMP 처리하여 공정을 완료한다.
도3a 내지 도3c에는 본 발명의 다른실시예에 따른 SOI 기판 제조방법이 도시되어 있다.
도3a는 통상의 통상의 LOCOS(Local oxidation of silicon) 공정을 통해 제1실리콘기판(31)에 필드산화막(32)을 형성한 상태이다.
이어서, 도3b와 같이 마스크 없이 전면에 붕소이온주입을 실시하여 필드산화막(32) 하부 깊이에 붕소이온주입층(33)을 형성한다. 그리고, 도3c와 같이 절연막(34) 증착 및 CMP 처리를 실시한다.
이후 제2실리콘기판을 접합시키고, 제1실리콘기판을 앞선 실시예와 동일하게 후면 연마한다.
이상에서 살펴본 바와 같이, 본 발명은 제1실리콘기판을 CMP 처리함에 있어, 최종적으로 CMP 처리되는 두께가 매우 얇고 표면이 균일한 상태에서 그 최종적인 CMP 처리가 이루어지므로 디싱이 발생되지 않는 매우 양호한 SOI 기판을 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 SOI 기판과 소자분리막을 동시에 제조함에 있어, 실리콘의 연마시 발생되는 디싱 현상을 방지하여 균일한 실리콘 활성층을 얻을 수 있으므로, 노광 공정 및 게이트 산화막 형성 공정 등 후속 공정이 용이할 뿐만 아니라 단위 셀의 오동작을 막을 수 있어 수율을 향상시킬 수 있다.

Claims (7)

  1. 제1반도체기판 상에 국부산화공정으로 필드산화막을 형성하는 제1단계;
    상기 필드산화막 하부보다 깊은 깊이의 상기 제1반도체기판 내에 불순물도핑층을 형성하는 제2단계;
    상기 필드산화막이 형성된 기판 전면에 평탄화된 절연막을 형성하는 제3단계;
    상기 절연막 표면에 제2반도체기판을 접합하는 제4단계;
    상기 제1반도체기판 후면을 제1연마하되 상기 불순물도핑층 상부까지 상기 제1연마를 실시하는 제5단계;
    상기 불순물도핑층을 식각정지층으로하여 상기 제1반도체기판의 후면을 습식식각하여 평탄화하는 제6단계: 및
    상기 절연막이 노출될때까지 상기 제1반도체기판 후면을 제2연마하는 제7단계
    를 포함하여 이루어진 SOI 기판 제조방법.
  2. 제1항에 있어서,
    상기 제1반도체기판은 실리콘기판이며, 상기 도핑된 불순물은 붕소인 SOI 기판 제조방법.
  3. 제1항에 있어서,
    상기 제6단계에서의 식각은 NH2OH, H2O2및 H2O 혼합수용액에서 실시하는 SOI 기판 제조방법.
  4. 제1반도체기판의 소정 깊이에 불순물도핑층을 형성하는 제1단계;
    상기 불순물도핑층 보다 얕은 깊이로 트렌치를 형성하는 제2단계;
    상기 트렌치를 매립하면서 기판 전면에 평탄화된 절연막을 형성하는 제3단계;
    상기 절연막 표면에 제2반도체기판을 접합하는 제4단계;
    상기 제1반도체기판 후면을 제1연마하되 상기 불순물도핑층 상부까지 상기 제1연마를 실시하는 제5단계;
    상기 불순물도핑층을 식각정지층으로하여 상기 제1반도체기판의 후면을 습식식각하여 평탄화하는 제6단계: 및
    상기 절연막이 노출될때까지 상기 제1반도체기판 후면을 제2연마하는 제7단계
    를 포함하여 이루어진 SOI 기판 제조방법.
  5. 제4항에 있어서,
    상기 제1반도체기판은 실리콘기판이며, 상기 도핑된 불순물은 붕소인 SOI 기판 제조방법.
  6. 제4항에 있어서,
    상기 제6단계에서의 식각은 NH2OH, H2O2및 H2O 혼합수용액에서 실시하는 SOI 기판 제조방법.
  7. 제4항에 있어서,
    상기 절연막은 고밀도 플라즈마 화학기상증착에 의한 산화막인 SOI 기판 제조방법.
KR1019980024713A 1998-06-29 1998-06-29 에스오아이 기판제조방법 KR100291195B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980024713A KR100291195B1 (ko) 1998-06-29 1998-06-29 에스오아이 기판제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980024713A KR100291195B1 (ko) 1998-06-29 1998-06-29 에스오아이 기판제조방법

Publications (2)

Publication Number Publication Date
KR20000003471A KR20000003471A (ko) 2000-01-15
KR100291195B1 true KR100291195B1 (ko) 2001-08-07

Family

ID=19541241

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980024713A KR100291195B1 (ko) 1998-06-29 1998-06-29 에스오아이 기판제조방법

Country Status (1)

Country Link
KR (1) KR100291195B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102175738B1 (ko) 2019-07-15 2020-11-06 (주)에이텍티앤 동전 입금모듈의 이물질 처리장치

Also Published As

Publication number Publication date
KR20000003471A (ko) 2000-01-15

Similar Documents

Publication Publication Date Title
KR100252751B1 (ko) 반도체 소자 제조 방법
US6987064B2 (en) Method and composition to improve a nitride/oxide wet etching selectivity
US5371036A (en) Locos technology with narrow silicon trench
US6100162A (en) Method of forming a circuitry isolation region within a semiconductive wafer
US6391733B1 (en) Method of doping semiconductor devices through a layer of dielectric material
KR100318467B1 (ko) 본딩형실리콘이중막웨이퍼제조방법
US5950097A (en) Advanced isolation scheme for deep submicron technology
US20020072196A1 (en) Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon
US6096623A (en) Method for forming shallow trench isolation structure
KR100291195B1 (ko) 에스오아이 기판제조방법
KR101033359B1 (ko) 반도체 소자의 제조 방법
KR100298203B1 (ko) 실리콘 온 인슐레이터 기판 제조 방법
KR100501641B1 (ko) 반도체 소자의 웰 형성방법
KR100291519B1 (ko) 에스오아이 반도체 기판의 제조방법
KR100917106B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20010001206A (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100766277B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20050028573A (ko) 반도체 소자의 제조방법
KR20000045299A (ko) 반도체 소자의 제조방법
KR100291520B1 (ko) 에스오아이 반도체 기판의 제조방법
KR100595858B1 (ko) 반도체 소자 제조방법
KR100355874B1 (ko) 반도체 소자 분리 방법
CN112349586A (zh) 半导体结构的形成方法
KR100731502B1 (ko) 반도체 소자 및 그 제조 방법
KR101019694B1 (ko) 반도체 소자의 소자 분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee