KR100492695B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 필드산화막과 반도체기판 및 패드질화막간의 이온주입 Rp 차이를 고려하여 패드질화막 패턴 제거전에 필드산화막의 두께를 조절한 후, 웰 형성을 위한 이온주입을 실시하여 웰 불순물의 Rp를 일치시켰으므로, 웰 불순물의 활성영역과 필드산화막간의 농도 차이를 방지하여 접합 강도의 약화나 누설전류 증가를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정 후에 실시되는 웰 이온주입시 이온주입된 불순물의 Rp가 일정하도록하여 불순물 농도 변화로 인한 접합 강도 저하나 누설전류 증가를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
더욱이 고집적-초미세화된 소자에서는 공정 능력이나 신뢰도의 향상이 요구되고 있으며, DRAM 소자의 경우 STI 및 게이트 형성 공정에서 트랜지스터 성능 및 안정성의 대부분이 결정된다.
도 1은 종래 기술에 따른 반도체소자의 단면도로서, 이를 참조로 제조 공정을 살펴 보면 다음과 같다.
먼저, 반도체기판(10)상에 소자분리 마스크가 되는 패드산화막(도시되지 않음)과 패드질화막(도시되지 않음) 패턴을 순차적으로 형성하고, 상기 패드질화막 패턴에 의해 노출되어있는 반도체기판(10)을 일정 깊이 식각하여 트랜치(12)를 형성한다.
그다음 상기 트랜치(12) 내벽에 웰산화막(14)을 형성하고, 상기 구조의 전표면에 필드산화막(16)을 도포하여 상기 트랜치(12)를 메운 후, 상기 필드산화막(16)의 상부를 CMP 식각하여 패드질화막을 노출시키도록 평탄화한다.
그후, 상기 패드질화막을 제거한 후에 상기 트랜치(12)내의 필드산화막(16)을 일정 두께 습식으로 제거하여 반도체기판(10)과의 높이를 맞추고, 세정 공정을 실시한다. 여기서반도체기판(10)의 활성영역과 필드산화막(16) 간에는 약 100∼1000Å 정도의 높이 차가 발생된다.
그다음 웰 형성을 위한 불순물 이온주입을 실시하여 불순물 영역(20)을 형성한다.
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 STI 공정으로 형성된 필드산화막이 반도체기판과 높이 차가 나게되어 도 1에서와 같은 이온주입의 깊이가 목표 깊이에서 최대치를 나타내는 Rp 가 차이를 보이게 되고, 또한 이온주입 대상 물질에 따라 Rp가 차이가 나게되는데, B의 경우 100KeV로 이온주입하는 경우 Rp가 실리콘에서는 2990Å이며, 산화막은 3253Å 이고 질화막의 경우에는 2412Å이 되어 그 비가 Si : SiO2 : Si3N4 = 1 : 1.088 : 0.807 이 되어 Rp를 연결하면 활성영역의 가장자리에서 Rp가 올라가게 되며, 더욱이 산화막에서는 불순물이 더 좁게 분포되어 W에서 불순물의 분포가 산화막과의 농도 차이에 의해 활성영역의 불순물 농도가 필드산화막 근처에서는 더욱 낮아지게되며, 이로 인하여 소오스/드레인영역의 접합 깊이가 그 부분에서 낮아지게되어 접합 강도가 낮아지고, 누설전류가 증가되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 STI 이 형성되는 반도체소자의 활성영역과 필드산화막내에서 웰의 깊이 변화를 최소화하여 불순물 농도 변화에 의한 소자의 불량 발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 패드산화막 패턴과 중첩되어 있는 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막 패턴에 의해 노출되어 있는 반도체기판을 식각하여 트랜치를 형성하는 공정과,
상기 트랜치의 내벽에 산화막을 형성하는 공정과,
상기 구조의 전표면에 필드산화막을 형성하여 트랜치를 메우는 공정과,
상기 필드산화막의 상부를 식각하되, 상기 패드질화막 상부도 함께 식각되도록하여 필드산화막의 상부가 상기 반도체기판의 상부 보다 일정 높이 높게 식각하는 공정과,
상기 필드산화막의 일정 두께를 식각하되, 웰 불순물 이온주입에 따른 Rp와 산화막과 질화막 및 반도체기판간의 이온주입 깊이 차이를 고려하여 Rp가 평행하게 형성되는 정도로 식각하는 공정과,
상기 구조의 반도체기판에 웰 불순믈 이온주입을 실시하여 웰 불순물 영역을 상기 반도체기판의 활성영역과 필드산화막에 평행하게 형성하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 패드산화막은 50∼150Å 두께로 형성되고, 상기 패드질화막은 1000∼2000Å 두께로 형성되며, 상기 트랜치는 2500∼4000Å 깊이로 형성되고, 상기 산화막 형성전에 전세정 공정을 실시하며, 상기 산화막은 50∼200 Å 두께로 형성되고, 상기 필드산화막은 4000∼6000Å 두께로 도포되며, 상기 필드산화막의 상부가 반도체기판 상부 보다 400∼1000Å 높게 평탄화하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 실리콘 웨이퍼등의 반도체기판(20)상에 패드산화막(22)과 패드질화막(24)을 순차적으로 형성한 후, 소자분리 마스크를 이용한 사진식각 공정으로 패드질화막(24)과 패드산화막(22)을 패턴닝하여 패드질화막(24) 패턴과 패드산화막(22) 패턴을 형성하여 반도체기판(20)을 노출시킨 후, 상기 노출되어있는 반도체기판(20)을 일정 깊이 식각하여 트랜치(26)를 형성한다. 여기서 상기 패드산화막(22)은 50∼150Å 정도의 최소 두께로 형성되어 기판과 패드질화막(24)의 스트레스를 완화시키며, 상기 패드질화막(24)은 1000∼2000Å 정도 두께로 형성되며, 상기 트랜치(26)는 2500∼4000Å 정도 깊이로 형성된다. (도 2a 참조).
그다음 상기 구조의 반도체기판(20)을 전세정한 후, 트랜치(26)의 내벽에 산화막(28)을 형성한다. 여기서 상기 SC-1 용액으로 50℃에서 10분가 진행한 후, HF ; H2O= 99 : 1의 용액으로 360초간 세정하며, 상기 산화막(28)은 측벽 라운드를 위하여 건식산화로 50∼200 Å 정도 두께로 1050℃에서 형성된다. (도 2b 참조).
그후, 상기 구조의 전표면에 필드산화막(30)을 4000∼6000Å 두께로 도포하여 상기 트랜치(26)를 메운 후, 상기 필드산화막(30)의 상부를 CMP 방법으로 평탄화 식각하여 상기 패드질화막(24) 패턴을 노출시킨다. 이때 상기 필드산화막(30)의 상부가 반도체기판(20) 상부 보다 400∼1000Å 정도 높게 형성한다. (도 2c 참조).
그다음 상기 필드산화막(30)의 상부를 일부 두께를 식각하여 필드산화막(30)의 상부가 상기 남아 있는 패드질화막(24) 패턴 보다 낮아지게 하되, 그 정도는 남아 있는 패드질화막(24)의 두께와 형성하고자하는 웰의 Rp 및 물질간 주입 깊이차를 고려하여야한다.
그후, 웰 이온주입을 실시하여 불순물 영역(32)을 형성하면, 필드산화막(30) 부분과 반도체기판(20)에서 모두 평행한 상태를 얻을 수 있다. (도 2d 참조).
그다음 상기 패드질화막(24) 패턴을 제거하여 STI 및 웰 이온주입 공정을 완료한다. (도 2e 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 필드산화막과 반도체기판 및 패드질화막간의 이온주입 Rp 차이를 고려하여 패드질화막 패턴 제거전에 필드산화막의 두께를 조절한 후, 웰 형성을 위한 이온주입을 실시하여 웰 불순물의 Rp를 일치시켰으므로, 웰 불순물의 활성영역과 필드산화막간의 농도 차이를 방지하여 접합 강도의 약화나 누설전류 증가를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
도 1는 종래 기술에 따른 반도체소자의 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10, 20 : 반도체기판 12, 26 : 트랜치
14, 28 : 산화막 16, 30 : 필드산화막
22 : 패드산화막 24 : 패드질화막
18, 32 : 웰 불순물 영역

Claims (6)

  1. 반도체기판상에 패드산화막 패턴과 중첩되어 있는 패드질화막 패턴을 형성하는 공정과,
    상기 패드질화막 패턴에 의해 노출되어 있는 반도체기판을 식각하여 트랜치를 형성하는 공정과,
    상기 트랜치의 내벽에 산화막을 형성하는 공정과,
    상기 구조의 전표면에 필드산화막을 형성하여 트랜치를 메우는 공정과,
    상기 필드산화막의 상부를 식각하되, 상기 패드질화막 상부도 함께 식각되도록하여 필드산화막의 상부가 상기 반도체기판의 상부 보다 일정 높이 높게 식각하는 공정과,
    상기 필드산화막의 일정 두께를 식각하되, 웰 불순물 이온주입에 따른 Rp와 산화막과 질화막 및 반도체기판간의 이온주입 깊이 차이를 고려하여 Rp가 평행하게 형성되는 정도로 식각하는 공정과,
    상기 구조의 반도체기판에 웰 불순믈 이온주입을 실시하여 웰 불순물 영역을 상기 반도체기판의 활성영역과 필드산화막에 평행하게 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 트랜치는 2500∼4000Å 깊이로 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 산화막 형성전에 전세정 공정을 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 트랜치 내벽의 산화막은 50∼200 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 필드산화막은 4000∼6000Å 두께로 도포되는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 필드산화막의 상부가 반도체기판 상부 보다 400∼1000Å 높게 평탄화하는 것을 특징으로하는 반도체소자의 제조방법.
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