CN117116847A - 半导体结构的制备方法和半导体结构 - Google Patents

半导体结构的制备方法和半导体结构 Download PDF

Info

Publication number
CN117116847A
CN117116847A CN202311030000.1A CN202311030000A CN117116847A CN 117116847 A CN117116847 A CN 117116847A CN 202311030000 A CN202311030000 A CN 202311030000A CN 117116847 A CN117116847 A CN 117116847A
Authority
CN
China
Prior art keywords
layer
wafer
silicon
semiconductor structure
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311030000.1A
Other languages
English (en)
Inventor
岳丹诚
蒋天浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Huatai Electronics Co Ltd
Original Assignee
Suzhou Huatai Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Huatai Electronics Co Ltd filed Critical Suzhou Huatai Electronics Co Ltd
Priority to CN202311030000.1A priority Critical patent/CN117116847A/zh
Publication of CN117116847A publication Critical patent/CN117116847A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)

Abstract

本申请实施例涉及半导体技术领域，具体涉及一种半导体结构的制备方法和半导体结构，该半导体结构的制备方法包括：制备第一晶圆；第一晶圆包括初始基体层以及在初始基体层中设置的多个相互独立，且间隔设置的埋氧层单元；各埋氧层单元的厚度均小于顶层基体的厚度；初始基体层由单晶半导体材料制成；在第一晶圆表面形成第一富陷阱层；制备第二晶圆；第二晶圆包含支撑衬底；将第一晶圆中的第一富陷阱层与第二晶圆进行键合，得到中间半导体结构；对中间半导体结构进行修正处理，得到目标半导体结构。提供了一种半导体结构的制备方法，基于该方法得到的目标半导体结构对顶层器件的性能影响较弱，该目标半导体结构的性能更优。

Description

半导体结构的制备方法和半导体结构
技术领域
本申请涉及半导体技术领域，具体地，涉及一种半导体结构的制备方法和半导体结构。
背景技术
如图1所示，目前半导体结构中的埋氧层是遍布整层晶圆的，即在顶层硅下方具有整层的埋氧层，而晶体管等功能器件一般位于顶层硅表面。
晶体管在工作时会产生碰撞电离效应：即晶体管在漏端电压等大电压的作用下产生强电场，载流子在该强电场的作用下轰击半导体中的原子，从而产生不期望的电子和空穴对，产生的电子和空穴对继续碰撞原子从而产生更多的电子和空穴对。由于整片埋氧层的存在，在碰撞电离效应中产生的电子和空穴对只能在顶层硅中存留，从而对处于顶层硅表面的器件造成性能影响。
因此，目前亟需一种对顶层硅表面器件性能影响较弱的半导体结构。
发明内容
本申请实施例中提供了一种半导体结构的制备方法和半导体结构。
本申请实施例的第一个方面，提供了一种半导体结构的制备方法，包括：
制备第一晶圆；其中，所述第一晶圆包括初始基体层，以及在所述初始基体层中设置的多个相互独立，且间隔设置的埋氧层单元；各所述埋氧层单元的厚度均小于所述顶层基体的厚度；所述初始基体层用于制备功能器件，所述初始基体层由单晶半导体材料制成；
在所述第一晶圆表面形成第一富陷阱层；
制备第二晶圆；其中，所述第二晶圆包含支撑衬底；
将所述第一晶圆中的所述第一富陷阱层与所述第二晶圆进行键合，得到中间半导体结构；
对所述中间半导体结构进行修正处理，得到目标半导体结构；其中，所述目标半导体结构包括：由下及上堆叠的所述支撑衬底、所述第一富陷阱层和顶层基体；其中，所述顶层基体中包含多个相互独立，且间隔设置的所述埋氧层单元。
在本申请一个可选的实施例中，该半导体结构的制备方法，还包括：
在所述第二晶圆表面形成第二富陷阱层；
对应的，所述将所述第一晶圆中的所述第一富陷阱层与所述第二晶圆进行键合，得到中间半导体结构，包括：
将所述第一晶圆中的所述第一富陷阱层与所述第二晶圆中的所述第二富陷阱层进行键合，得到所述中间半导体结构。
在本申请一个可选的实施例中，所述在所述第一晶圆表面形成第一富陷阱层，包括：
在所述第一晶圆表面依次形成一硅层与第一氧化硅层；其中，所述硅层分别与所述第一晶圆与所述第一氧化硅层相贴合；
在包含有所述硅层与所述第一氧化硅层的所述第一晶圆中注入硅离子，将所述硅层中的单晶硅进行多晶化或非晶化处理；
去除所述第一氧化硅层，在所述第一晶圆表面得到所述第一富陷阱层。
在本申请一个可选的实施例中，所述在所述第一晶圆表面形成第一富陷阱层，包括：
将所述第一晶圆置于作业腔室，在所述作业腔室内通入前驱体；其中，所述前驱体包含硅源和碳源，或者包含硅源和锗源；
调节所述作业腔室的作业参数，在所述第一晶圆表面形成所述第一富陷阱层。
在本申请一个可选的实施例中，所述前驱体包含硅源和碳源，则形成的所述第一富陷阱层中的碳含量小于1％。
在本申请一个可选的实施例中，所述前驱体包含硅源和锗源，则形成的所述第一富陷阱层中的锗含量小于30％。
在本申请一个可选的实施例中，所述作业参数包括：腔室温度为550℃～950℃。
在本申请一个可选的实施例中，上述半导体结构的制备方法，还包括：
将所述第一富陷阱层表面的粗糙度处理至预设目标值。
在本申请一个可选的实施例中，所述对所述中间半导体结构进行修正处理，得到目标半导体结构，包括：
采用化学机械抛光研磨工艺将所述中间半导体结构研磨至目标层，得到所述目标半导体结构；其中，所述目标层为所述中间半导体结构中的氧化层、多孔硅层、硅锗外延层中的任一层。
在本申请一个可选的实施例中，所述制备第一晶圆，包括：
在所述初始基体层表面制备第二氧化硅层；
在所述第二氧化硅层表面制备氮化硅层；
在所述氮化硅层刻蚀凹槽；其中，所述凹槽贯穿所述第二氧化硅层并延伸至所述初始基体层；
在刻蚀后的晶圆表面形成第三氧化硅层；
对当前晶圆进行研磨处理，得到表面平整的所述第一初始晶圆。
在本申请一个可选的实施例中，在所述在所述氮化硅层刻蚀凹槽之后，上述半导体结构的制备方法还包括：
基于氢氟酸溶液对刻蚀后的晶圆进行漂洗。
在本申请一个可选的实施例中，所述在刻蚀后的晶圆表面形成第三氧化硅层，包括：
基于热氧化工艺在刻蚀后的晶圆表面形成第一厚度的第四氧化硅层；
基于硅酸乙酯工艺在形成的第四氧化硅层表面生长第二厚度的第五氧化硅层，得到所述第三氧化硅层；其中，所述第二厚度大于所述第一厚度。
在本申请一个可选的实施例中，所述所述第一晶圆的衬底为SOI晶圆、或者硅衬底上外延多孔硅单晶硅晶圆、或者硅衬底上外延硅锗单晶硅晶圆中的任一种。
本申请实施例的第二个方面，提供了一种半导体结构，包括：
根据如上任一项所述的半导体结构的制备方法制备得到的目标半导体结构。
本申请实施例提供的半导体结构的制备方法得到的目标半导体结构，顶层基体中的各埋氧层单元相互独立，且相互间隔设置，第一方面，各个埋氧层单元之间存在间隔空隙，一旦处于顶层基体上晶体管产生碰撞电离效应，在该碰撞电离效应中产生的电子和空穴对可以沿该间隔空隙引导至支撑衬底，从而避免产生的电子和空穴积累在顶层基体中而对顶部的晶体管等顶部功能器件造成性能影响，提高晶体管等器件的鲁棒性；第二方面，传统埋氧层覆盖整片晶圆，对顶部的晶体管等器件的导热性产生影响，本申请实施例中的各埋氧层单元相互独立，且相互间隔设置，各个埋氧层单元之间存在间隔空隙，可以提供散热空间，使得顶部功能器件产生的焦耳热流向支撑衬底，抑制器件的自加热效应，提高半导体结构的散热性能；第三方面，传统埋氧层覆盖整片晶圆，大面积氧化物的存在容易产生浮体效应(导致器件的阈值电压发生漂移，工作状态不稳定)，本申请实施例中的各埋氧层单元相互独立，且相互间隔设置，各个埋氧层单元之间存在间隔空隙，从而可以抑制，甚至消除浮体效应，进而实现稳定顶部功能器件阈值电压的效果；
第四方面，埋氧层中一般会存在固定电荷，由于电荷的吸引作用，埋氧层中的电荷会在下方的支撑衬底上吸引相反类型的电荷，从而在支撑衬底表面形成导电界面(PSC效应)，降低支撑衬底的有效电阻率。形成的导电界面就会影响上层例如顶部功能器件层与其他层级之间的信号传输，也会影响顶层器件层中例如射频器件或模拟器件的工作性能，影响射频器件之间的耦合以及顶部功能器件和衬底之间的耦合，造成信号干扰。埋氧层的存在会导致该导电界面的形成，本申请实施例在支撑衬底与顶层基体之间设置有一层第一富陷阱层，该第一富陷阱层可以将支撑衬底中的电子进行捕获，从而抑制支撑衬底内导电界面的形成，从而避免顶部半导体内各器件以及各电路之间的信号影响，进而提高该半导体器件的信号传输效果以及工作性能；
第五方面，由于第一富陷阱层由多晶硅或非晶硅材料制成，而第二晶圆表层是多晶硅、非晶硅或者单晶硅材料，同种材料的键合效果更好，可以进一步提高产品良率。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本传统方式中埋氧层覆盖整片晶圆的半导体结构示意图；
图2为本申请实施例提供的半导体结构的制备方法流程示意图；
图3为本申请实施例提供的半导体结构的制备工艺流程示意图；
图4为本申请实施例提供的半导体结构的制备工艺流程示意图；
图5为本申请实施例提供的半导体结构的制备方法流程示意图；
图6为本申请实施例提供的半导体结构的制备方法流程示意图；
图7为本申请实施例提供的半导体结构中第一晶圆的制备工艺流程示意图。
其中：10、目标半导体结构；100、支撑衬底；200、顶层基体；210、埋氧层单元；300、第一富陷阱层；400、第二富陷阱层。
具体实施方式
在实现本申请的过程中，申请人发现，目前亟需一种对顶层硅表面器件性能影响较弱的半导体结构。
针对上述问题，本申请实施例中提供了一种半导体结构的制备方法和半导体结构。为了使本申请的目的、技术方案及优点更加清楚明白，以下通过实施例，并结合附图，对本申请的一种半导体结构的制备方法和半导体结构进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
如图1所示，目前半导体结构中的埋氧层是遍布整层晶圆的，即在顶层硅下方具有整层的埋氧层，而晶体管等功能器件一般位于顶层硅表面。
晶体管在工作时会产生碰撞电离效应：即晶体管在漏端电压等大电压的作用下产生强电场，载流子在该强电场的作用下轰击半导体中的原子，从而产生不期望的电子和空穴对，产生的电子和空穴对继续碰撞原子从而产生更多的电子和空穴对。由于整片埋氧层的存在，在碰撞电离效应中产生的电子和空穴对只能沉积到顶层硅中，从而对处于顶层硅表面的器件造成性能影响。
因此，目前亟需一种对顶层硅表面器件性能影响较弱的半导体结构。
以下实施例对上述半导体结构的制备方法和半导体结构10进行具体说明。请一并参见图2与图3，本申请实施例提供的半导体结构的制备方法包括如下步骤201-步骤205：
步骤201、制备第一晶圆。
其中，第一晶圆包括初始基体层，以及在初始基体层中设置的多个相互独立，且间隔设置的埋氧层单元210；各埋氧层单元210的厚度均小于顶层基体200的厚度；初始基体层用于制备功能器件，初始基体层由单晶半导体材料制成。
该第一晶圆可以基于普通刻蚀沉积的方式制成，也可以采用例如STI(shallowtrench isolation，浅槽隔离)工艺制备，STI工艺通常用于0.25um以下工艺，通过利用氮化硅掩膜经过淀积、图形化、刻蚀硅后形成槽，并在槽中填充淀积氧化物与硅隔离。
步骤202、在第一晶圆表面形成第一富陷阱层300；
该第一富陷阱层300铺设于支撑衬底100与顶层基体200之间，且与各埋氧层单元210相贴合。该第一富陷阱层300可以由多晶硅材料或者非晶硅材料制成，该第一富陷阱层300的厚度为200纳米～500纳米。
步骤203、制备第二晶圆。
其中，第二晶圆包含支撑衬底100；该第二晶圆可以为仅包含支撑衬底100的衬底层，也可以为还包含有其他功能性器件的衬底层，本申请实施例不作具体限定，可根据实际情况灵活调整。
步骤204、将第一晶圆中的第一富陷阱层300与第二晶圆进行键合，得到中间半导体结构。
该键合过程中使用的工艺和参数可以根据实际情况灵活调整，在此不作任何限定。需要解释的是，键合后该中间半导体结构中的第一富陷阱层300与支撑衬底100相贴合。
在本申请一个可选实施例中，上述步骤204将第一晶圆中的第一富陷阱层300与第二晶圆进行键合，得到中间半导体结构，可以采用硅片低温直接键合的工艺对第一晶圆与第二晶圆进行键合。该硅片低温直接键合的工艺可以包括：CMP处理、常规清洗、氧等离子活化处理、亲水性处理、室温预键合、代温热处理等工艺流程，在此不作赘述。
步骤205、对中间半导体结构进行修正处理，得到目标半导体结构10。
其中，目标半导体结构10包括：由下及上堆叠的支撑衬底100、第一富陷阱层300和顶层基体200；其中，顶层基体200中包含多个相互独立，且间隔设置的埋氧层单元210。
该目标半导体结构10中，各埋氧层单元210的厚度均小于顶层基体200的厚度，各埋氧层单元210包裹在该顶层基体200内，同时各埋氧层单元210的底面与该第一富陷阱层300相贴合。该顶层基体200由硅等单晶半导体材料制成，该埋氧层单元210由氧化硅材料制成，该支撑衬底100可以为硅衬底或者其他材料的衬底，本申请实施例不作具体限定。该埋氧层单元210是指含有氧离子的层级单元，例如可以为氧化硅或者其他氧化物材料制成。该功能单元可以为晶体管等有源器件，也可以为电感、电容等无源器件，本申请实施例不作具体限定。
本申请实施例提供的半导体结构的制备方法得到的目标半导体结构10，顶层基体200中的各埋氧层单元210相互独立，且相互间隔设置，第一方面，各个埋氧层单元210之间存在间隔空隙，一旦处于顶层基体200上晶体管产生碰撞电离效应，在该碰撞电离效应中产生的电子和空穴对可以沿该间隔空隙引导至支撑衬底100，从而避免产生的电子和空穴积累在顶层基体200中而对顶部的晶体管等顶部功能器件造成性能影响，提高晶体管等器件的鲁棒性；第二方面，传统埋氧层覆盖整片晶圆，对顶部的晶体管等器件的导热性产生影响，本申请实施例中的各埋氧层单元210相互独立，且相互间隔设置，各个埋氧层单元210之间存在间隔空隙，可以提供散热空间，使得顶部功能器件产生的焦耳热流向支撑衬底100，抑制器件的自加热效应，提高半导体结构10的散热性能；第三方面，传统埋氧层覆盖整片晶圆，大面积氧化物的存在容易产生浮体效应(导致器件的阈值电压发生漂移，工作状态不稳定)，本申请实施例中的各埋氧层单元210相互独立，且相互间隔设置，各个埋氧层单元210之间存在间隔空隙，从而可以抑制，甚至消除浮体效应，进而实现稳定顶部功能器件阈值电压的效果；
第四方面，埋氧层中一般会存在固定电荷，由于电荷的吸引作用，埋氧层中的电荷会在下方的支撑衬底100上吸引相反类型的电荷，从而在支撑衬底100表面形成导电界面(PSC效应)，降低支撑衬底100的有效电阻率。形成的导电界面就会影响上层例如顶部功能器件层与其他层级之间的信号传输，也会影响顶层器件层中例如射频器件或模拟器件的工作性能，影响射频器件之间的耦合以及顶部功能器件和衬底之间的耦合，造成信号干扰。埋氧层的存在会导致该导电界面的形成，本申请实施例在支撑衬底100与顶层基体200之间设置有一层第一富陷阱层300，该第一富陷阱层300可以将支撑衬底100中的电子进行捕获，从而抑制支撑衬底100内导电界面的形成，从而避免顶部半导体内各器件以及各电路之间的信号影响，进而提高该半导体器件的信号传输效果以及工作性能；
第五方面，由于第一富陷阱层300由多晶硅或非晶硅材料制成，第二晶圆表层由多晶硅、非晶硅或者单晶硅材料制成，同种材料的键合效果更好，可以进一步提高产品良率。
在本申请一个可选实施例中，该支撑衬底100为高阻硅材料制成。
高阻硅材料制成的支撑衬底100相对于体硅衬底电阻率更高，载流子少，可以大大减弱氧化层210引起的寄生衬底导电效应(PSC)，从而减弱顶层功能器件中的例如射频电路的损耗，实现高质量的无源元件，降低顶部功能器件中无源器件和功能器件等之间的串扰，提高半导体器件的性能。
在本申请一个可选实施例中，上述半导体结构的制备方法，还包括如下步骤：
请参见图4，在第二晶圆表面形成第二富陷阱层400。
该第二富陷阱层400的结构与制备方法可以与上述第一富陷阱层300相同，也可以不同，本申请实施例不作具体限定，只需要实现该第二富陷阱层400与第一富陷阱层300的材料相同即可。
对应的，上述步骤204、将第一晶圆中的第一富陷阱层300与第二晶圆进行键合，得到中间半导体结构，包括如下步骤：
将第一晶圆中的第一富陷阱层300与第二晶圆中的第二富陷阱层400进行键合，得到中间半导体结构。
也就是说，本申请实施例在第一晶圆与第二晶圆表面均制备一层富陷阱层，可以在抑制支撑衬底100内导电界面的形成，从而避免顶部半导体内各器件以及各电路之间的信号影响的前提下，进而通过同种材料的键合提高半导体产品的制备精度，从而进一步提高产品性能与良率。同时，由于第一富陷阱层300与第二富陷阱层400的材料相同，对相同材料进行键合，可以提高键合成功率。
此外，对该中间半导体结构的修正过程可以采用如步骤205中相同方式，在此不作赘述。需要解释的是，得到的目标半导体结构10可以参考图4，即在图3的基础上，在第一富陷阱层300与支撑衬底100之间增加了一层第二富陷阱层400。
在本申请一个可选实施例中，上述半导体结构的制备方法还包括如下步骤：
将第二富陷阱层400表面的粗糙度处理至预设目标值。
例如可以通过CMP(Chemical Mechanical Polishing，化学机械抛光)工艺将第二富陷阱层400表面的粗糙度处理至小于0.5纳米，提高第二富陷阱层400表面的平整度，避免STI(浅沟槽工艺)后氧化物突出而造成无法键合的问题，将第二富陷阱层400表面的粗糙度处理至预设目标值后可以方便后续与第一晶圆进行键合，提高键合面的平整度。
在进行粗糙度处理后还可以进行清洗、等离子体激活等步骤，本申请实施例不作穷举，可根据实际情况灵活调整。例如，还可以根据实际需要将该第二富陷阱层400处理至目标厚度，该目标厚度可以根据实际情况灵活调整。
请参见图5，在本申请一个可选实施例中，上述步骤202、在第一晶圆表面形成第一富陷阱层300，包括如下步骤501-步骤503：
步骤501、在第一晶圆表面依次形成一硅层与第一氧化硅层。
即在第一晶圆表面远离衬底的表面通过化学气相沉积等方式先沉积一层硅薄膜，形成该硅层；然后在该硅层表面继续生长一层氧化硅，形成该第一氧化硅层。其中，硅层分别与第一晶圆与第一氧化硅层相贴合，该第一氧化硅可以由二氧化硅材料制成。该第一氧化硅可以减少后续离子注入等工艺对该第一晶圆沉积的第一硅层以及已经制备好的例如埋氧层单元210等的损伤和表面污染，以保障产品的质量。
步骤502、在包含有硅层与第一氧化硅层的第一晶圆中注入硅离子，将硅层中的单晶硅进行多晶化或非晶化处理；
注入硅离子的工艺参数例如可以为：能量150keV，剂量5×1015at/cm2，随后采用脉冲激光退火使注入的单晶硅(即硅层)多晶化或者非晶化。该第一氧化硅的厚度可以为100纳米等，该注入离子的工艺参数、以及脉冲激光退火的能量可以根据最终目标多晶硅以及非晶硅的厚度灵活调整，本申请实施例不作具体限定。
步骤503、去除第一氧化硅层，在第一晶圆表面得到第一富陷阱层300。
通过湿法去除工艺将步骤501中生长的100纳米厚度的第一氧化硅去除。
本申请实施例先在第一晶圆表面依次形成一硅层与第一氧化硅层，在包含有硅层与第一氧化硅层的第一晶圆中注入硅离子，将硅层中的单晶硅进行多晶化或非晶化处理，最后去除第一氧化硅层，即可在第一晶圆表面得到第一富陷阱层300。在形成第一富陷阱层300的过程中，通过形成一层第一氧化硅层可以减少后续离子注入等工艺对该第一晶圆沉积的第一硅层以及已经制备好的例如埋氧层单元210等的损伤和表面污染，以保障产品的质量，从而提高产品良率。
在本申请一个可选实施例中，上述步骤202、在第一晶圆表面形成第一富陷阱层300，包括如下步骤：
将第一晶圆置于作业腔室，在作业腔室内通入前驱体。
其中，前驱体是指生长目标产物前的一种源。该作业腔室是指材料沉积腔室。
第一种情况，本申请实施例中的前驱体包含硅源和碳源，保证生长出的第一富陷阱层300为含有碳元素的多晶硅或者非晶硅层。含有硅源的前驱体多为硅烷、乙硅烷，含有碳源的前驱体多为乙炔等含有碳元素的化合物。形成的所述第一富陷阱层中的碳含量小于1％。
第二种情况，本申请实施例中的前驱体包含硅源和锗源。保证生长出的第一富陷阱层300为含有锗元素的多晶硅或者非晶硅层。含有硅源的前驱体多为硅烷、乙硅烷，含有锗源的前驱体一般为锗烷(GeH4)等含有锗元素的化合物。形成的所述第一富陷阱层中的锗含量小于30％。
调节作业腔室的作业参数，在第一晶圆表面形成第一富陷阱层300。
该作业参数包括但不限于：腔室温度、腔室压力、前驱体的浓度、前驱体的注入量、前驱体的注入速率等，在本申请一个可选实施例中，该腔室温度可以为550℃～950℃，在一个较为稳定的状态下提高材料沉积效率，提高第一富陷阱层300的形成效率，进而提高目标半导体结构10的制备效率。
在本申请一个可选实施例中，上述半导体结构的制备方法还包括如下步骤：
将第一富陷阱层300表面的粗糙度处理至预设目标值。
例如可以通过CMP(Chemical Mechanical Polishing，化学机械抛光)工艺将第一富陷阱层300表面的粗糙度处理至小于0.5纳米，提高第一富陷阱层300表面的平整度，避免STI(浅沟槽工艺)后氧化物突出而造成无法键合的问题，将第一富陷阱层300表面的粗糙度处理至预设目标值后可以方便后续与第一晶圆进行键合，提高键合面的平整度。
在进行粗糙度处理后还可以进行清洗、等离子体激活等步骤，本申请实施例不作穷举，可根据实际情况灵活调整。例如，还可以根据实际需要将该第一富陷阱层300处理至目标厚度，该目标厚度可以根据实际情况灵活调整。
在本申请一个可选实施例中，上述步骤205、所述对所述中间半导体结构进行修正处理，得到目标半导体结构，包括如下步骤：
采用化学机械抛光研磨工艺将所述中间半导体结构研磨至目标层，得到所述目标半导体结构；其中，所述目标层为所述中间半导体结构中的氧化层、多孔硅层、硅锗外延层中的任一层。
采用CMP化学机械抛光研磨工艺对上方SOI晶圆的硅衬底进行研磨时，可以研磨至第一晶圆中的氧化层会自动停止(抛光液为碱性，只和衬底中的硅进行反应，而不和氧化硅反应)，可靠性更高，且无需传统方式中的离子注入和退火工艺，工艺简单，且安全性更高，避免离子注入和退火工艺中对已经制备好的器件进行损伤或污染，可靠性更高。
请参见图6，在本申请一个可选实施例中，上述步骤201、采用浅沟槽工艺制备图形化的第一初始晶圆，包括如下步骤601-步骤605：
步骤601、在初始基体层表面制备第二氧化硅层；
例如图7中的在完成清洗的初始基体层(Si)表面制备第二氧化硅层(SiO2)(padoxide，衬垫氧化物)，厚度可以为200埃米。
步骤602、在第二氧化硅层表面制备氮化硅层；
例如图7中的在第二氧化硅层(SiO2)表面制备氮化硅层(Si3N4)，厚度可以为1500埃米。
步骤603、在氮化硅层刻蚀凹槽；其中，凹槽贯穿第二氧化硅层并延伸至初始基体层；
例如图7中的在氮化硅层(Si3N4)表面刻蚀至初始基体层(Si)，该凹槽的深度可以为4000埃米。在刻蚀后可以通过漂洗工艺对表层的氧化物进行漂洗，以减少制备过程中的污染，同时漂洗后，再生长氧化物会在倒角的位置生长比较厚的氧化物，相对于凹槽位置部分的氧化物较厚，这样会降低电场，实现调节阈值电压的目的。
步骤604、在刻蚀后的晶圆表面形成第三氧化硅层；
在本申请一个可选实施例中，该步骤604、在刻蚀后的晶圆表面形成第三氧化硅层，可以包括如下步骤：
基于热氧化工艺在刻蚀后的晶圆表面形成第一厚度的第四氧化硅层；
如图7中的，基于热氧化工艺在刻蚀的凹槽表面形成200A厚度的第四氧化硅层。
如图7中的，基于硅酸乙酯工艺(TEOS)在形成的第四氧化硅层表面生长第二厚度的第五氧化硅层，得到第三氧化硅层。
其中，第二厚度大于第一厚度。如图7中的，基于硅酸乙酯(Tetraethylorthosilicate，简称TEOS)工艺在氧化硅层表面形成4000A厚度的第五氧化硅层。
该第四氧化硅层与第五氧化层共同构成了上述的第三氧化硅层。
热氧化工艺一般温度需要控制在900摄氏度以上，且速度较慢，但是成膜质量高，本申请实施例在对晶圆进行刻蚀后会产生一定的缺陷和位错，通过该热氧化工艺形成一层较薄的第四氧化硅层可以填补该缺陷，提高器件的质量和性能；在形成一层质量较优的第五氧化硅层后，可以基于成膜效率较高的硅酸乙酯工艺进行氧化硅层的成膜；通过这两种工艺的叠加使用，可以同时兼顾成膜质量与成膜效率。
步骤605、对当前晶圆进行研磨处理，得到表面平整的第一初始晶圆。
在通过两种工艺形成第五氧化硅层后，可以参见图7进行快速热退火(RTA)工艺，使得TEOS生长的氧化硅薄膜更加致密，然后如图7中，通过化学机械抛光研磨(CMP)的方式对当前晶圆表面进行处理，以提高晶圆表面的平整度。
在本申请一个可选实施例中，在上述步骤605之后，该半导体制备方法还包括：
请继续参见图7，在得到该第一初始晶圆之后，先通过CMP工艺去除第四氧化硅层和第五氧化硅层，然后通过HF酸溶液等将CMP化学机械研磨后该第一初始晶圆表面残留的氧化物去除，然后通过热磷酸溶液等去除氮化硅层，最后再通过氢氟酸溶液去除该第一初始晶圆中的剩余的，裸露于表面的氧化硅层，即可得到用于制备第一富陷阱层300的第一晶圆。
在本申请一个可选实施例中，在上述步骤603在氮化硅层刻蚀凹槽之后，上述半导体结构的制备方法还包括如下步骤：
请参见图7，基于氢氟酸溶液对刻蚀后的晶圆进行漂洗。
例如将刻蚀之后的晶圆浸没到1:50(HF:H2O)的稀释HF溶液中，漂洗5-10s，重复2-3次(具体HF溶液的浓度和漂洗时间可具体调节)。漂洗后，再生长氧化物会在倒角的位置生长比较厚的氧化物，相对于凹槽位置部分的氧化物较厚，这样会降低电场，实现调节阈值电压的目的。
在本申请一个可选实施例中，所述第一晶圆的衬底为SOI(Silicon-On-Insulator，即绝缘衬底上的硅)晶圆、或者硅衬底上外延多孔硅单晶硅晶圆、或者硅衬底上外延硅锗单晶硅晶圆中的任一种。
本申请实施例中的衬底为图形化后的SOI晶圆，为三明治结构(顶层硅-氧化硅-硅衬底)，在键合形成中间结构后，采用CMP化学机械抛光研磨工艺对上方SOI晶圆的硅衬底进行研磨时，可以研磨至第一晶圆中的氧化层会自动停止(抛光液为碱性，只和衬底中的硅进行反应，而不和氧化硅反应)，可靠性更高，且无需传统方式中的离子注入和退火工艺，工艺简单，且安全性更高，避免离子注入和退火工艺中对已经制备好的器件进行损伤或污染，可靠性更高。
除了上述SOI晶圆外，还可以使用Nanocleave wafer bonding(纳米切割晶圆键合绝缘层上硅)的方法制备第一晶圆的初始晶圆。在硅片上外延应变硅锗层，随后外延高质量的硅层。随后进行图形化衬底的制备。包括生长氧化硅、氮化硅、光刻刻蚀的步骤等。
在键合形成中间结构后，室温即可剥离顶层的硅衬底。剥离位置在应变的硅锗层，键合强度远高于剥离界面的强度，因此可实现顶层硅衬底的剥离。在硅锗应变层引入机械夹具，在高压氮气环境下可使晶圆沿夹具的裂缝点位置剥离。裂片表面很平滑不需要进行抛光。裂片后剩余的硅锗层可以通过选择性刻蚀的方法去除。
此外，也可通过Eltran wafer bonding(外延层转移晶圆键合)的方法制备图形化衬底的初始晶圆。在硅衬底上生长多孔硅，随后外延单晶硅。之后进行图形化衬底的工艺，包括生长氧化硅、氮化硅、光刻刻蚀的步骤等。
在键合形成中间结构后，抛光顶层硅衬底，当研磨到多孔硅之后停止。多孔硅通过HF和H2O2的混合溶液选择性去除。另外一个方案是生长双层多孔硅，随后外延单晶硅。之后进行图形化衬底的工艺，包括生长氧化硅、氮化硅、光刻刻蚀的步骤等。
在键合形成中间结构后使用高压水流进行裂片，晶圆键合对沿着两个多孔硅的界面裂开。这是因为多孔硅层是两层结构，并且拥有不同的孔隙度。应变能在两层多孔硅的界面积累，限制了一个极窄的剥离范围(两个多孔硅的界面是这个结构物理最弱的位置)。双层多孔硅的应力分布是这种结构的剥离原因。
在剥离之后，使用H2退火即可使剥离后的表面平滑。
本申请一个实施例提供了一种半导体结构，包括：
根据如上任一项的半导体结构的制备方法制备得到的目标半导体结构10。
该半导体结构的制备方法的有益效果已经在上述实施例中详细阐述，在此不作赘述。
应该理解的是，虽然流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (14)

1.一种半导体结构的制备方法，其特征在于，包括：
制备第一晶圆；其中，所述第一晶圆包括初始基体层，以及在所述初始基体层中设置的多个相互独立，且间隔设置的埋氧层单元；各所述埋氧层单元的厚度均小于所述顶层基体的厚度；所述初始基体层用于制备功能器件，所述初始基体层由单晶半导体材料制成；
在所述第一晶圆表面形成第一富陷阱层；
制备第二晶圆；其中，所述第二晶圆包含支撑衬底；
将所述第一晶圆中的所述第一富陷阱层与所述第二晶圆进行键合，得到中间半导体结构；
对所述中间半导体结构进行修正处理，得到目标半导体结构；其中，所述目标半导体结构包括：由下及上堆叠的所述支撑衬底、所述第一富陷阱层和顶层基体；其中，所述顶层基体中包含多个相互独立，且间隔设置的所述埋氧层单元。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述方法还包括：
在所述第二晶圆表面形成第二富陷阱层；
对应的，所述将所述第一晶圆中的所述第一富陷阱层与所述第二晶圆进行键合，得到中间半导体结构，包括：
将所述第一晶圆中的所述第一富陷阱层与所述第二晶圆中的所述第二富陷阱层进行键合，得到所述中间半导体结构。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述在所述第一晶圆表面形成第一富陷阱层，包括：
在所述第一晶圆表面依次形成一硅层与第一氧化硅层；其中，所述硅层分别与所述第一晶圆与所述第一氧化硅层相贴合；
在包含有所述硅层与所述第一氧化硅层的所述第一晶圆中注入硅离子，将所述硅层中的单晶硅进行多晶化或非晶化处理；
去除所述第一氧化硅层，在所述第一晶圆表面得到所述第一富陷阱层。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述在所述第一晶圆表面形成第一富陷阱层，包括：
将所述第一晶圆置于作业腔室，在所述作业腔室内通入前驱体；其中，所述前驱体包含硅源和碳源，或者包含硅源和锗源；
调节所述作业腔室的作业参数，在所述第一晶圆表面形成所述第一富陷阱层。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述前驱体包含硅源和碳源，则形成的所述第一富陷阱层中的碳含量小于1％。
6.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述前驱体包含硅源和锗源，则形成的所述第一富陷阱层中的锗含量小于30％。
7.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述作业参数包括：腔室温度为550℃～950℃。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述方法还包括：
将所述第一富陷阱层表面的粗糙度处理至预设目标值。
9.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述对所述中间半导体结构进行修正处理，得到目标半导体结构，包括：
采用化学机械抛光研磨工艺将所述中间半导体结构研磨至目标层，得到所述目标半导体结构；其中，所述目标层为所述中间半导体结构中的氧化层、多孔硅层、硅锗外延层中的任一层。
10.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述制备第一晶圆，包括：
在初始基体层表面制备第二氧化硅层；
在所述第二氧化硅层表面制备氮化硅层；
在所述氮化硅层刻蚀凹槽；其中，所述凹槽贯穿所述第二氧化硅层并延伸至所述初始基体层；
在刻蚀后的晶圆表面形成第三氧化硅层；
对当前晶圆进行研磨处理，得到表面平整的所述第一晶圆。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，在所述在所述氮化硅层刻蚀凹槽之后，所述方法还包括：
基于氢氟酸溶液对刻蚀后的晶圆进行漂洗。
12.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述在刻蚀后的晶圆表面形成第三氧化硅层，包括：
基于热氧化工艺在刻蚀后的晶圆表面形成第一厚度的第四氧化硅层；
基于硅酸乙酯工艺在形成的第四氧化硅层表面生长第二厚度的第五氧化硅层，得到所述第三氧化硅层；其中，所述第二厚度大于所述第一厚度。
13.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一晶圆的衬底为SOI晶圆、或者硅衬底上外延多孔硅单晶硅晶圆、或者硅衬底上外延硅锗单晶硅晶圆中的任一种。
14.一种半导体结构，其特征在于，包括：
根据权利要求1-13任一项所述的半导体结构的制备方法制备得到的目标半导体结构。
CN202311030000.1A 2023-08-15 2023-08-15 半导体结构的制备方法和半导体结构 Pending CN117116847A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311030000.1A CN117116847A (zh) 2023-08-15 2023-08-15 半导体结构的制备方法和半导体结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311030000.1A CN117116847A (zh) 2023-08-15 2023-08-15 半导体结构的制备方法和半导体结构

Publications (1)

Publication Number Publication Date
CN117116847A true CN117116847A (zh) 2023-11-24

Family

ID=88810379

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311030000.1A Pending CN117116847A (zh) 2023-08-15 2023-08-15 半导体结构的制备方法和半导体结构

Country Status (1)

Country Link
CN (1) CN117116847A (zh)

Similar Documents

Publication Publication Date Title
US7928436B2 (en) Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
US7023055B2 (en) CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US6881650B2 (en) Method for forming SOI substrate
US7563693B2 (en) Method for manufacturing semiconductor substrate and semiconductor substrate
WO2007020287A1 (en) Dual trench isolation for cmos with hybrid orientations
TW200805658A (en) Strained silicon with elastic edge relaxation
US7202123B1 (en) Mesa isolation technology for extremely thin silicon-on-insulator semiconductor devices
US7316943B2 (en) Method for manufacturing semiconductor apparatus having drain/source on insulator
KR20020001419A (ko) 에스오아이 소자의 제조방법
WO2009084311A1 (ja) 半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法
WO2006117900A1 (ja) 半導体装置の製造方法及び半導体装置
US20030160300A1 (en) Semiconductor substrate, method of manufacturing the same and semiconductor device
TW201916251A (zh) 形成絕緣體上矽基底的方法
KR20080038535A (ko) 스택형 반도체 장치의 제조 방법
JP4328708B2 (ja) Ｃｍｏｓデバイスの製造方法及びｃｍｏｓデバイスを備える構造
KR20000003974A (ko) 본딩형 실리콘 이중막 웨이퍼 제조방법
JP2003078116A (ja) 半導体部材の製造方法及び半導体装置の製造方法
CN117116847A (zh) 半导体结构的制备方法和半导体结构
CN117116911A (zh) 半导体结构制备方法和半导体结构
CN117038436A (zh) 半导体结构及其制备方法
JP2001320033A (ja) 半導体部材の製造方法およびそれを用いた半導体部材、半導体装置
WO2009128776A1 (en) Hybrid wafers with hybrid-oriented layer
KR100291519B1 (ko) 에스오아이 반도체 기판의 제조방법
KR20170103652A (ko) Soi 기판 및 그 제조방법
KR101592505B1 (ko) 반도체 메모리 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination