CN117038436A - 半导体结构及其制备方法 - Google Patents
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Abstract
本申请实施例提供了一种半导体结构及其制备方法，涉及半导体技术领域。该半导体结构包括：由下及上堆叠的支撑衬底和顶层基体；其中所述顶层基体中包含多个相互独立，且间隔设置的埋氧层单元；各所述埋氧层单元的厚度均小于所述顶层基体的厚度；所述顶层基体用于制备功能器件。各个埋氧层单元相互独立，且间隔设置，一旦处于顶层基体上晶体管等功能器件产生碰撞电离效应，在该碰撞电离效应中产生的电子和空穴对可以沿埋氧层单元之间的间隔空隙流到支撑衬底，从而避免产生的电子和空穴积累在顶层基体中而对顶部的晶体管等顶部功能器件造成性能影响，提高晶体管等功能器件的鲁棒性。
Description
技术领域
本申请涉及半导体技术领域，具体地，涉及一种半导体结构及其制备方法。
背景技术
如图1所示，目前半导体结构中的埋氧层是遍布整层晶圆的，即在顶层硅下方具有整层的埋氧层，而晶体管等功能器件一般位于顶层硅表面。
晶体管在工作时会产生碰撞电离效应：即晶体管在漏端电压等大电压的作用下产生强电场，载流子在该强电场的作用下轰击半导体中的原子，从而产生不期望的电子和空穴对，产生的电子和空穴对继续碰撞原子从而产生更多的电子和空穴对。由于整片埋氧层的存在，在碰撞电离效应中产生的电子和空穴对只能沉积到顶层硅中，从而对处于顶层硅表面的器件造成性能影响。
因此，目前亟需一种对顶层硅表面器件性能影响较弱的半导体结构。
发明内容
为了解决上述技术问题，本申请实施例中提供了一种半导体结构及其制备方法。
本申请实施例的第一个方面，提供了一种半导体结构，包括：
由下及上堆叠的支撑衬底和顶层基体；其中所述顶层基体中包含多个相互独立，且间隔设置的埋氧层单元；各所述埋氧层单元的厚度均小于所述顶层基体的厚度；所述顶层基体用于制备功能器件；所述顶层基体由单晶半导体材料制成。
在本申请一个可选实施例中，该半导体结构还包括：
富陷阱层，铺设于所述支撑衬底与所述顶层基体之间，且与各所述埋氧层单元相贴合。
在本申请一个可选实施例中，所述富陷阱层由多晶硅材料或者非晶硅材料制成。
在本申请一个可选实施例中，所述富陷阱层的厚度为200纳米～2微米。
在本申请一个可选实施例中，所述支撑衬底由高阻硅材料制成。
本申请实施例的第二个方面，提供了一种半导体结构的制备方法，用于制备如上任一项所述的半导体结构，该方法包括：
制备第一晶圆；其中，所述第一晶圆包括初始基体层，以及在所述初始基体层中设置的多个相互独立，且间隔设置的埋氧层单元；各所述埋氧层单元的厚度均小于所述顶层基体的厚度；所述初始基体层用于制备功能器件；所述初始基体层由单晶半导体材料制成；
制备第二晶圆；其中，所述第二晶圆包含支撑衬底；
将所述第一晶圆与所述第二晶圆进行键合，得到中间半导体结构；其中，所述中间半导体结构中的所述埋氧层单元与所述支撑衬底相贴合；
对所述中间半导体结构进行修正处理，得到目标半导体结构；其中，所述目标半导体结构包括：由下及上堆叠的支撑衬底和顶层基体；其中，所述顶层基体中包含多个相互独立，且间隔设置的埋氧层单元。
在本申请一个可选实施例中，在所述将所述第一晶圆与所述第二晶圆进行键合，得到中间半导体结构之前，该方法还包括：
在所述第二晶圆表面形成富陷阱层；
对应的，所述将所述第一晶圆与所述第二晶圆进行键合，得到中间半导体结构，包括：
将所述第一晶圆与所述第二晶圆中的所述富陷阱层表面键合，得到所述中间半导体结构；其中，所述中间半导体结构中的所述埋氧层单元与所述富陷阱层相贴合。
在本申请一个可选实施例中，该半导体结构的制备方法还包括：
将所述富陷阱层表面的粗糙度处理至预设目标值。
在本申请一个可选实施例中，所述对所述中间半导体结构进行修正处理，得到目标半导体结构，包括：
将所述中间半导体结构的所述初始基体层研磨至目标厚度，得到所述目标半导体结构。
在本申请一个可选实施例中，所述制备第一晶圆，包括：
采用浅沟槽工艺制备图形化的第一初始晶圆；
根据预设投影射程位置在所述第一初始晶圆中注入氢离子，得到所述第一晶圆；
对应的，所述对所述中间半导体结构进行修正处理，得到目标半导体结构，包括：
将所述中间半导体结构从预设投影射程位置剥离所述第一晶圆中的部分初始基体层，得到包含剩余初始基体层的所述目标半导体结构。
在本申请一个可选实施例中，所述采用浅沟槽工艺制备图形化的第一初始晶圆，包括：
在所述初始基体层表面制备第一氧化硅层；
在所述第一氧化硅层表面制备氮化硅层；
在所述氮化硅层刻蚀凹槽；其中，所述凹槽贯穿所述第一氧化硅层并延伸至所述初始基体层；
在刻蚀后的晶圆表面形成第二氧化硅层；
对当前晶圆进行研磨处理，得到表面平整的所述第一初始晶圆。
在本申请一个可选实施例中，在所述氮化硅层刻蚀凹槽之后，该方法还包括：
基于氢氟酸溶液对刻蚀后的晶圆进行漂洗。
在本申请一个可选实施例中，所述在刻蚀后的晶圆表面形成第二氧化硅层，包括：
基于热氧化工艺在刻蚀后的晶圆表面形成第一厚度的氧化硅层；
基于硅酸乙酯工艺在形成的氧化硅层表面生长第二厚度的氧化硅层，得到所述第二氧化硅层；其中，所述第二厚度大于所述第一厚度。
本申请实施例提供的半导体结构，顶层基体中的各埋氧层单元相互独立，且相互间隔设置，第一方面，各个埋氧层单元之间存在间隔空隙，一旦处于顶层基体上晶体管产生碰撞电离效应，在该碰撞电离效应中产生的电子和空穴对可以沿该间隔空隙引导至支撑衬底，从而避免产生的电子和空穴积累在顶层基体中而对顶部的晶体管等顶部功能器件造成性能影响，提高晶体管等器件的鲁棒性；第二方面，传统埋氧层覆盖整片晶圆，对顶部的晶体管等器件的导热性产生影响，本申请实施例中的各埋氧层单元相互独立，且相互间隔设置，各个埋氧层单元之间存在间隔空隙，可以提供散热空间，使得顶部功能器件产生的焦耳热流向支撑衬底，抑制器件的自加热效应，提高半导体结构的散热性能；第三方面，传统埋氧层覆盖整片晶圆，大面积氧化物的存在容易产生浮体效应(导致器件的阈值电压发生漂移，工作状态不稳定)，本申请实施例中的各埋氧层单元相互独立，且相互间隔设置，各个埋氧层单元之间单独存在，从而可以抑制，甚至消除浮体效应，进而实现稳定顶部功能器件阈值电压的效果。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本传统方式中埋氧层覆盖整片晶圆的半导体结构示意图；
图2为本申请实施例提供的半导体结构示意图；
图3为本申请实施例提供的半导体结构制备方法流程示意图；
图4为本申请实施例提供的半导体结构制备方法中第一晶圆与第二晶圆键合工艺流程示意图；
图5为本申请实施例提供的半导体结构制备方法中第一晶圆与第二晶圆键合结构示意图；
图6为本申请实施例提供的半导体结构制备方法中制备第一晶圆的流程示意图；
图7为本申请实施例提供的半导体结构制备方法中对不同材料进行氢离子注入时能量与器件厚度的结构示意图；
图8为本申请实施例提供的半导体结构制备方法中对不同材料进行氢离子注入时能量与器件厚度的数据比对图。
其中：10、半导体结构；100、支撑衬底；200顶层基体；210埋氧层单元；300、富陷阱层。
具体实施方式
在实现本申请的过程中，申请人发现，目前亟需一种对顶层硅表面器件性能影响较弱的半导体结构。
针对上述问题，本申请实施例中提供了一种半导体结构及其制备方法。为了使本申请的目的、技术方案及优点更加清楚明白，以下通过实施例，并结合附图，对本申请的一种半导体结构及其制备方法进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
如图1所示，目前半导体结构中的埋氧层是遍布整层晶圆的，即在顶层硅下方具有整层的埋氧层，而晶体管等功能器件一般位于顶层硅表面。
晶体管在工作时会产生碰撞电离效应：即晶体管在漏端电压等大电压的作用下产生强电场，载流子在该强电场的作用下轰击半导体中的原子，从而产生不期望的电子和空穴对，产生的电子和空穴对继续碰撞原子从而产生更多的电子和空穴对。由于整片埋氧层的存在，在碰撞电离效应中产生的电子和空穴对只能沉积到顶层硅中，从而对处于顶层硅表面的器件造成性能影响。
因此，目前亟需一种对顶层硅表面器件性能影响较弱的半导体结构。
基于此，本申请实施例提供了一种半导体结构及其制备方法。请参见图2，本申请实施例提供的半导体结构10，包括：由下及上堆叠的支撑衬底100和顶层基体200；其中顶层基体200中包含多个相互独立，且间隔设置的埋氧层单元210；顶层基体200用于制备功能器件。
各埋氧层单元210的厚度均小于顶层基体200的厚度，各埋氧层单元210包裹在该顶层基体200内，同时各埋氧层单元210的底面与该支撑衬底100相贴合。该顶层基体200由硅等单晶半导体材料制成，该埋氧层单元210由氧化硅材料制成，该支撑衬底100可以为硅衬底或者其他材料的绝缘衬底，本申请实施例不作具体限定。该埋氧层单元210是指含有氧离子的层级单元，例如可以为氧化硅或者其他氧化物材料制成。该功能单元可以为晶体管等有源器件，也可以为电感、电容等无源器件，本申请实施例不作具体限定。
本申请实施例提供的半导体结构10，顶层基体200中的各埋氧层单元210相互独立，且相互间隔设置，第一方面，各个埋氧层单元210之间存在间隔空隙，一旦处于顶层基体200上晶体管产生碰撞电离效应，在该碰撞电离效应中产生的电子和空穴对可以沿该间隔空隙引导至支撑衬底100，从而避免产生的电子和空穴积累在顶层基体200中而对顶部的晶体管等顶部功能器件造成性能影响，提高晶体管等器件的鲁棒性；第二方面，传统埋氧层覆盖整片晶圆，对顶部的晶体管等器件的导热性产生影响，本申请实施例中的各埋氧层单元210相互独立，且相互间隔设置，各个埋氧层单元210之间存在间隔空隙，可以提供散热空间，使得顶部功能器件产生的焦耳热流向支撑衬底100，抑制器件的自加热效应，提高半导体结构10的散热性能；第三方面，传统埋氧层覆盖整片晶圆，大面积氧化物的存在容易产生浮体效应(导致器件的阈值电压发生漂移，工作状态不稳定)，本申请实施例中的各埋氧层单元210相互独立，且相互间隔设置，各个埋氧层单元210之间存在间隔空隙，从而可以抑制，甚至消除浮体效应，进而实现稳定顶部功能器件阈值电压的效果。
请继续参见图2，在本申请一个可选实施例中，上述半导体结构10，还包括：富陷阱层300。
该富陷阱层300铺设于支撑衬底100与顶层基体200之间，且与各埋氧层单元210相贴合。该富陷阱层300可以由多晶硅材料或者非晶硅材料制成，该富陷阱层300的厚度为200纳米～2微米。
埋氧层中一般会存在固定电荷，由于电荷的吸引作用，埋氧层中的电荷会在下方的支撑衬底100上吸引相反类型的电荷，从而在支撑衬底100表面形成导电界面(PSC效应)，降低支撑衬底100的有效电阻率。形成的导电界面就会影响上层例如顶部功能器件层与其他层级之间的信号传输，也会影响顶层器件层中例如射频器件或模拟器件的工作性能，影响射频器件之间的耦合以及顶部功能器件和衬底之间的耦合，造成信号干扰。埋氧层的存在会导致该导电界面的形成，本申请实施例在支撑衬底100与顶层基体200之间设置有一层富陷阱层300，该富陷阱层300可以将顶层基体200中的电子进行捕获，从而抑制支撑衬底100内导电界面的形成，从而避免顶部半导体内各器件以及各电路之间的信号影响，进而提高该半导体器件的信号传输效果以及工作性能。
在本申请一个可选实施例中，支撑衬底100为高阻硅材料制成。
高阻硅材料制成的支撑衬底100相对于体硅衬底电阻率更高，载流子少，可以大大减弱顶层基体200引起的寄生衬底导电效应(PSC)，从而减弱顶层功能器件中的例如射频电路的损耗，实现高质量的无源元件，降低顶部功能器件中无源器件和功能器件等之间的串扰，提高半导体器件的性能。
请参见图3，本申请一个实施例提供了一种半导体结构10的制备方法，用于制备上述半导体结构10，该半导体结构10的制备方法包括如下步骤301-步骤304：
步骤301、制备第一晶圆。
其中，第一晶圆包括初始基体层，以及在初始基体层中设置的多个相互独立，且间隔设置的埋氧层单元210；初始基体层用于制备功能器件。
各埋氧层单元210的厚度均小于顶层基体200的厚度，各埋氧层单元210包裹在该顶层基体200内，同时各埋氧层单元210的底面与该支撑衬底100相贴合。该初始基体层由单晶半导体材料制成，该第一晶圆可以基于普通刻蚀沉积的方式制成，也可以采用例如STI(shallow trench isolation，浅槽隔离)工艺制备，STI工艺通常用于0.25um以下工艺，通过利用氮化硅掩膜经过淀积、图形化、刻蚀硅后形成槽，并在槽中填充淀积氧化物与硅隔离。
步骤302、制备第二晶圆。
其中，第二晶圆包含支撑衬底100。该第二晶圆可以为仅包含支撑衬底100的衬底层，也可以为还包含有其他功能性器件的衬底层，本申请实施例不作具体限定，可根据实际情况灵活调整。
步骤303、将第一晶圆与第二晶圆进行键合，得到中间半导体结构。
该键合过程中使用的工艺和参数可以根据实际情况灵活调整，在此不作任何限定。需要解释的是，键合后该中间半导体结构中的埋氧层单元210与支撑衬底100相贴合，形成电性连接。
在本申请一个可选实施例中，上述步骤303、将第一晶圆与第二晶圆进行键合，得到中间半导体结构，可以采用硅片低温直接键合的工艺对第一晶圆与第二晶圆进行键合。请参见图4，该硅片低温直接键合的工艺可以包括：CMP处理、常规清洗、氧等离子活化处理、亲水性处理、室温预键合、代温热处理等工艺流程，在此不作赘述。
步骤304、对中间半导体结构进行修正处理，得到目标半导体结构。
目标半导体结构包括：由下及上堆叠的支撑衬底100和顶层基体200；其中，顶层基体200中包含多个相互独立，且间隔设置的埋氧层单元210。该目标半导体结构即为上述实施例提供的半导体结构10。
通过本申请实施例提供的目标半导体结构，第一方面，各个埋氧层单元210之间存在间隔空隙，一旦处于顶层基体200上晶体管产生碰撞电离效应，在该碰撞电离效应中产生的电子和空穴对可以沿该间隔空隙引导至支撑衬底100，从而避免产生的电子和空穴积累在顶层基体200中而对顶部的晶体管等顶部功能器件造成性能影响，提高晶体管等器件的鲁棒性；第二方面，传统埋氧层覆盖整片晶圆，对顶部的晶体管等器件的导热性产生影响，本申请实施例中的各埋氧层单元210相互独立，且相互间隔设置，各个埋氧层单元210之间存在间隔空隙，可以提供散热空间，使得顶部功能器件产生的焦耳热流向支撑衬底100，抑制器件的自加热效应，提高半导体结构10的散热性能；第三方面，传统埋氧层覆盖整片晶圆，大面积氧化物的存在容易产生浮体效应(导致器件的阈值电压发生漂移，工作状态不稳定)，本申请实施例中的各埋氧层单元210相互独立，且相互间隔设置，各个埋氧层单元210之间存在间隔空隙，从而可以抑制，甚至消除浮体效应，进而实现稳定顶部功能器件阈值电压的效果。
在本申请一个可选实施例中，在步骤303、将第一晶圆与第二晶圆进行键合，得到中间半导体结构之前，该方法还包括如下步骤：
在第二晶圆表面形成富陷阱层300；
对应的，步骤303、将第一晶圆与第二晶圆进行键合，得到中间半导体结构，包括：
将第一晶圆与第二晶圆中的富陷阱层300表面键合，得到中间半导体结构。
其中，中间半导体结构中的埋氧层单元210与富陷阱层300相贴合。
该富陷阱层300铺设于支撑衬底100与顶层基体200之间，且与各埋氧层单元210相贴合。该富陷阱层300可以由多晶硅材料或者非晶硅材料制成，该富陷阱层300的厚度为200纳米～500纳米。
本申请实施例在支撑衬底100与顶层基体200之间设置有一层富陷阱层300，该富陷阱层300可以将支撑衬底100内的电荷进行捕获，从而抑制该导电界面的形成，从而避免顶层基体200中各器件以及各电路之间的信号影响，进而提高该半导体器件的信号传输效果以及工作性能。
在本申请一个可选实施例中，上述半导体结构10的制备方法，还包括如下步骤：
将富陷阱层300表面的粗糙度处理至预设目标值。
例如可以通过CMP(Chemical Mechanical Polishing，化学机械抛光)工艺将富陷阱层300表面的粗糙度处理至小于0.5纳米，提高富陷阱层300表面的平整度，方便后续与第一晶圆进行键合，提高键合面的平整度。
在进行粗糙度处理后还可以进行清洗、等离子体激活等步骤，本申请实施例不作穷举，可根据实际情况灵活调整。
第一晶圆可以根据实际情况灵活选择不同的制备工艺，以下示例性的列举两种不同工艺对应的，对形成的中间半导体进行的不同修正处理过程：
第一种情况，针对顶层基体200厚度大于10微米的半导体器件，在形成第一晶圆的过程中无需其他例如氢离子注入等工艺，形成的第一晶圆中仅包含顶层基体200，以及多个相互独立，且间隔设置的埋氧层单元210。在与第二晶圆进行键合后，只需要通过研磨的方式将顶层基体200研磨至目标厚度即可得到该目标半导体结构。
即上述步骤304、对中间半导体结构进行修正处理，得到目标半导体结构，可以包括：
将中间半导体结构的顶层基体200研磨至目标厚度，得到目标半导体结构。
通过这种直接研磨的方式可以制备较厚的顶层基体200，且工艺简单，易于实施，厚度可控，良品率高。
第二种情况，针对顶层基体200厚度小于10微米的半导体器件，请参见图5，上述步骤301、制备第一晶圆，可以包括如下步骤：
采用浅沟槽工艺制备图形化的第一初始晶圆。
浅沟槽工艺(STI工艺)在上述实施例中已经详细阐述，在此不再赘述。该第一初始晶圆仅包含初始基体层，以及多个相互独立，且间隔设置的埋氧层单元210。
根据预设投影射程位置在第一初始晶圆中注入氢离子，得到第一晶圆；
通过离子注入方法晶氢离子注入至该第一初始晶圆中，该预设投影射程位置是指氢离子注入至该第一初始晶圆中的投影射程。需要解释的是，该氢离子注入能量与处于顶层基体200表面的器件层厚度呈正相关，如下表(1)，氢离子注入能量越大，器件层厚度越大。
表(1)
对应的，步骤303、对中间半导体结构进行修正处理，得到目标半导体结构，包括：
将中间半导体结构从预设投影射程位置剥离第一晶圆，得到包含剩余初始基体层的目标半导体结构。
即该预设投影射程位置为剥离位置，通过这种氢离子注入的方式可以从固定位置(即预设投影射程位置)剥离得到目标半导体结构，剥离位置可控，可以提高目标半导体结构的制备精度。
在本申请一个可选实施例中，请参见图6，上述步骤中，采用浅沟槽工艺制备图形化的第一初始晶圆，包括如下步骤：
在初始基体层表面制备第一氧化硅层；
例如图6中的在初始基体层(Si)表面制备第一氧化硅层(SiO2)(pad oxide，衬垫氧化物)，厚度可以为200埃米。
在第一氧化硅层表面制备氮化硅层。
例如图6中的在第一氧化硅层(SiO2)表面制备氮化硅层(Si3N4)，厚度可以为1500埃米。
在氮化硅层刻蚀凹槽。
其中，凹槽贯穿第一氧化硅层并延伸至初始基体层内部，例如图6中的在氮化硅层(Si3N4)表面刻蚀至初始基体层(Si)，该凹槽的深度可以为4000埃米。
在刻蚀后的晶圆表面形成第二氧化硅层。在本申请一个可选实施例中，该在刻蚀后的晶圆表面形成第二氧化硅层，还可以包括：
基于热氧化工艺在刻蚀后的晶圆表面形成第一厚度的氧化硅层。
如图6中的，基于热氧化工艺刻蚀的凹槽表面形成200A厚度的氧化硅层。
基于硅酸乙酯工艺在形成的氧化硅层表面生长第二厚度的氧化硅层，得到第二氧化硅层。
其中，第二厚度大于第一厚度。如图6中的，基于硅酸乙酯(Tetraethylorthosilicate，简称TEOS)工艺在氧化硅层表面形成4000A厚度的氧化硅层。
该两层氧化硅层共同构成了上述的第二氧化硅层。
热氧化工艺一般温度需要控制在900摄氏度以上，且速度较慢，但是成膜质量高，本申请实施例在对晶圆进行刻蚀后会产生一定的缺陷和位错，通过该热氧化工艺形成一层较薄的氧化硅层可以填补该缺陷，提高器件的质量和性能；在形成一层质量较优的氧化硅层后，可以基于成膜效率较高的硅酸乙酯工艺进行氧化硅层的成膜；通过这两种工艺的叠加使用，可以同时兼顾成膜质量与成膜效率。
对当前晶圆进行研磨处理，得到表面平整的第一初始晶圆。
在通过两种工艺形成第二氧化硅层后，可以通过研磨的方式对当前晶圆表面进行处理，以提高晶圆表面的平整度。
在本申请一个可选实施例中，在在氮化硅层刻蚀凹槽之后，方法还包括：
基于氢氟酸溶液对刻蚀后的晶圆进行漂洗。
例如将刻蚀之后的晶圆浸没到1:50(HF:H2O)的稀释HF溶液中，漂洗5-10s，重复2-3次(具体HF溶液的浓度和漂洗时间可具体调节)。漂洗后，再生长氧化物会在倒角的位置生长比较厚的氧化物，相对于凹槽位置部分的氧化物较厚，这样会降低电场，实现调节阈值电压的目的。
此外，针对上述第二种情况，由于本申请实施例需要将氢离子注入至第一晶圆中，图形化后的第一晶圆包含氧化硅和硅两种材料。本实施例提供了使用SRIM软件仿真氢离子注入到硅和氧化硅中的差异。请参见图7，左图A1为本申请提供的图形化后的第一晶圆，包含氧化硅和硅两层材料，硅厚度为5微米，氧化硅厚度为400nm；图7中右图A2为传统方式中的仅包含硅层材料，硅厚度为5微米；左图和右图的氢离子注入能量均为180KeV。
请参见图8中的A1，氢离子注入到氧化硅/硅衬底中的投影射程为1.55微米，请参见图8中的A2，氢离子注入到硅衬底中的投影射程为1.62微米，二者相差70nm。本申请实施例中的顶层基体200的厚度为几百纳米甚至微米级，对于顶层硅厚度较厚的情况，该70nm高度差可以忽略不计，可采用CMP(Chemical Mechanical Polishing，化学机械抛光)等工艺直接去除硅相较于氧化硅凸出的部分即可。
应该理解的是，虽然流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (13)
1.一种半导体结构，其特征在于，包括：
由下及上堆叠的支撑衬底和顶层基体；其中，所述顶层基体中包含多个相互独立，且间隔设置的埋氧层单元；各所述埋氧层单元的厚度均小于所述顶层基体的厚度；所述顶层基体用于制备功能器件；所述顶层基体由单晶半导体材料制成。
2.根据权利要求1所述的半导体结构，其特征在于，还包括：
富陷阱层，铺设于所述支撑衬底与所述顶层基体之间，且与各所述埋氧层单元相贴合。
3.根据权利要求2所述的半导体结构，其特征在于，所述富陷阱层由多晶硅材料或者非晶硅材料制成。
4.根据权利要求2所述的半导体结构，其特征在于，所述富陷阱层的厚度为200纳米～2微米。
5.根据权利要求1所述的半导体结构，其特征在于，所述支撑衬底由高阻硅材料制成。
6.一种半导体结构的制备方法，其特征在于，用于制备权利要求1-5任一项所述的半导体结构，所述方法包括：
制备第一晶圆；其中，所述第一晶圆包括初始基体层，以及在所述初始基体层中设置的多个相互独立，且间隔设置的埋氧层单元；各所述埋氧层单元的厚度均小于所述顶层基体的厚度；所述初始基体层用于制备功能器件，所述初始基体层由单晶半导体材料制成；
制备第二晶圆；其中，所述第二晶圆包含支撑衬底；
将所述第一晶圆与所述第二晶圆进行键合，得到中间半导体结构；其中，所述中间半导体结构中的所述埋氧层单元与所述支撑衬底相贴合；
对所述中间半导体结构进行修正处理，得到目标半导体结构；其中，所述目标半导体结构包括：由下及上堆叠的支撑衬底和顶层基体；其中，所述顶层基体中包含多个相互独立，且间隔设置的埋氧层单元。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，在所述将所述第一晶圆与所述第二晶圆进行键合，得到中间半导体结构之前，所述方法还包括：
在所述第二晶圆表面形成富陷阱层；
对应的，所述将所述第一晶圆与所述第二晶圆进行键合，得到中间半导体结构，包括：
将所述第一晶圆与所述第二晶圆中的所述富陷阱层表面键合，得到所述中间半导体结构；其中，所述中间半导体结构中的所述埋氧层单元与所述富陷阱层相贴合。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述方法还包括：
将所述富陷阱层表面的粗糙度处理至预设目标值。
9.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述对所述中间半导体结构进行修正处理，得到目标半导体结构，包括：
将所述中间半导体结构的所述初始基体层研磨至目标厚度，得到所述目标半导体结构。
10.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述制备第一晶圆，包括：
采用浅沟槽工艺制备图形化的第一初始晶圆；
根据预设投影射程位置在所述第一初始晶圆中注入氢离子，得到所述第一晶圆；
对应的，对所述中间半导体结构进行修正处理，得到目标半导体结构，包括：
将所述中间半导体结构从预设投影射程位置剥离所述第一晶圆中的部分初始基体层，得到包含剩余初始基体层的所述目标半导体结构。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述采用浅沟槽工艺制备图形化的第一初始晶圆，包括：
在所述初始基体层表面制备第一氧化硅层；
在所述第一氧化硅层表面制备氮化硅层；
在所述氮化硅层刻蚀凹槽；其中，所述凹槽贯穿所述第一氧化硅层并延伸至所述初始基体层；
在刻蚀后的晶圆表面形成第二氧化硅层；
对当前晶圆进行研磨处理，得到表面平整的所述第一初始晶圆。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，在所述在所述氮化硅层刻蚀凹槽之后，所述方法还包括：
基于氢氟酸溶液对刻蚀后的晶圆进行漂洗。
13.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述在刻蚀后的晶圆表面形成第二氧化硅层，包括：
基于热氧化工艺在刻蚀后的晶圆表面形成第一厚度的氧化硅层；
基于硅酸乙酯工艺在形成的氧化硅层表面生长第二厚度的氧化硅层，得到所述第二氧化硅层；其中，所述第二厚度大于所述第一厚度。
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