JPH1167895A - 半導体素子の隔離構造及び隔離方法並びにその隔離構造を利用した半導体素子及びその製造方法 - Google Patents
半導体素子の隔離構造及び隔離方法並びにその隔離構造を利用した半導体素子及びその製造方法Info
- Publication number
- JPH1167895A JPH1167895A JP10074202A JP7420298A JPH1167895A JP H1167895 A JPH1167895 A JP H1167895A JP 10074202 A JP10074202 A JP 10074202A JP 7420298 A JP7420298 A JP 7420298A JP H1167895 A JPH1167895 A JP H1167895A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- forming
- conductive layer
- layer
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＬＯＣＯＳ方式を用いずに埋立絶縁層を形成
するＳＩＭＯＸ形式のＳＯＩ技術、トレンチにより半導
体素子を隔離する半導体素子の隔離構造及びその隔離構
造を利用した半導体素子の製造方法を提供する。 【解決手段】 半導体基板２１のアクティブ領域２１ａ
内に所定深さで形成された埋立絶縁層２２と、上記半導
体基板２１のフィールド領域２１ｂ内に深く形成された
第２絶縁層パターン３７ａと、上記アクティブ領域２１
ａ上に形成されたゲート絶縁膜２７と、該ゲート絶縁膜
２７上面に形成されたゲート電極２９ｃと、該ゲート電
極２９ｃの左右両側方の半導体基板２１内に形成された
不純物領域４３と、を包含して半導体素子の隔離構造を
構成し、平坦な半導体基板２１の上面にゲート電極２９
ｃ及びワードライン４１ａを形成して、パターンの不良
発生問題を解決し得るように半導体素子を製造する。
するＳＩＭＯＸ形式のＳＯＩ技術、トレンチにより半導
体素子を隔離する半導体素子の隔離構造及びその隔離構
造を利用した半導体素子の製造方法を提供する。 【解決手段】 半導体基板２１のアクティブ領域２１ａ
内に所定深さで形成された埋立絶縁層２２と、上記半導
体基板２１のフィールド領域２１ｂ内に深く形成された
第２絶縁層パターン３７ａと、上記アクティブ領域２１
ａ上に形成されたゲート絶縁膜２７と、該ゲート絶縁膜
２７上面に形成されたゲート電極２９ｃと、該ゲート電
極２９ｃの左右両側方の半導体基板２１内に形成された
不純物領域４３と、を包含して半導体素子の隔離構造を
構成し、平坦な半導体基板２１の上面にゲート電極２９
ｃ及びワードライン４１ａを形成して、パターンの不良
発生問題を解決し得るように半導体素子を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、埋立酸素による分
離を利用したＳＩＭＯＸ（Separation by Implantated
Oxygen の略称）と呼ばれる形式の絶縁層隔離シリコン
（Silicon On Insulator；以下「ＳＯＩ」と略称する）
技術、トレンチを用いた半導体素子の隔離構造及びその
隔離構造を利用した半導体素子に係るもので、詳しく
は、埋立酸化層（buried oxide）と半導体基板の境界面
間で発生する欠陥を効率的に除去し、半導体基板を平坦
化して半導体素子の信頼性を向上し得る半導体素子の隔
離構造及び隔離方法並びにその隔離構造を利用した半導
体素子及びその製造方法に関するものである。
離を利用したＳＩＭＯＸ（Separation by Implantated
Oxygen の略称）と呼ばれる形式の絶縁層隔離シリコン
（Silicon On Insulator；以下「ＳＯＩ」と略称する）
技術、トレンチを用いた半導体素子の隔離構造及びその
隔離構造を利用した半導体素子に係るもので、詳しく
は、埋立酸化層（buried oxide）と半導体基板の境界面
間で発生する欠陥を効率的に除去し、半導体基板を平坦
化して半導体素子の信頼性を向上し得る半導体素子の隔
離構造及び隔離方法並びにその隔離構造を利用した半導
体素子及びその製造方法に関するものである。
【０００２】
【従来の技術】一般に、半導体素子の隔離構造におい
て、接合による隔離構造は、高電圧及び高放射線の環境
下では適合しない。その理由としては、約３０Ｖ程度の
高電圧が供給されると接合破壊が発生し、又、高放射線
の環境下ではガンマ線によりｐｎの接合から生成された
光電流が過度現象になるためである。かかる高電圧及び
高放射線の環境下では、ｐｎの接合による隔離構造より
は絶縁層で素子の周囲を完全に取囲むような隔離方法を
採用するが、このような方法を絶縁層隔離シリコン（Ｓ
ＯＩ）技術という。
て、接合による隔離構造は、高電圧及び高放射線の環境
下では適合しない。その理由としては、約３０Ｖ程度の
高電圧が供給されると接合破壊が発生し、又、高放射線
の環境下ではガンマ線によりｐｎの接合から生成された
光電流が過度現象になるためである。かかる高電圧及び
高放射線の環境下では、ｐｎの接合による隔離構造より
は絶縁層で素子の周囲を完全に取囲むような隔離方法を
採用するが、このような方法を絶縁層隔離シリコン（Ｓ
ＯＩ）技術という。
【０００３】上記ＳＯＩ技術は、バルクシリコンを用い
て回路を製造する技術よりも製造工程が簡単で、ＣＭＯ
Ｓ（Complementary Metal Oxide Semiconductor の略
称）回路のラッチアップを防止し、同一半導体基板内の
回路間の干渉を低減させ、且つ、素子間の隔離面積を縮
小させるためチップのサイズを縮小し得るという長所が
ある。このような従来のＳＯＩ技術の一例として、埋立
空間層（buried air gap）を利用したＳＯＩ技術が米国
特許第５４３８０１５号に開示されている。以下、図１
２（Ａ）〜（Ｄ）を用いて上記ＳＯＩ技術について説明
する。
て回路を製造する技術よりも製造工程が簡単で、ＣＭＯ
Ｓ（Complementary Metal Oxide Semiconductor の略
称）回路のラッチアップを防止し、同一半導体基板内の
回路間の干渉を低減させ、且つ、素子間の隔離面積を縮
小させるためチップのサイズを縮小し得るという長所が
ある。このような従来のＳＯＩ技術の一例として、埋立
空間層（buried air gap）を利用したＳＯＩ技術が米国
特許第５４３８０１５号に開示されている。以下、図１
２（Ａ）〜（Ｄ）を用いて上記ＳＯＩ技術について説明
する。
【０００４】先ず、図１２（Ａ）に示したように、半導
体基板３０上に一般にＬＯＣＯＳ（Local Oxidation of
Silicon の略称）と呼ばれる工程によりフィールド酸
化膜３１を形成する。ここで、該フィールド酸化膜３１
は厚さ約３０００〜１００００Å程度が望ましい。
体基板３０上に一般にＬＯＣＯＳ（Local Oxidation of
Silicon の略称）と呼ばれる工程によりフィールド酸
化膜３１を形成する。ここで、該フィールド酸化膜３１
は厚さ約３０００〜１００００Å程度が望ましい。
【０００５】次いで、図１２（Ｂ）に示したように、上
記半導体基板３０内に上記フィールド酸化膜３１をマス
クとして、窒素イオンを約１×１０18〜２×１０18 ato
ms／cm2の濃度で１００〜２００ＫｅＶのエネルギーに
より注入した後、約１１００〜１３００℃で約１時間〜
５時間の間アニーリングを行い、複数の埋立窒化シリコ
ン層３２を形成し、複数のアクティブ領域３３を上記埋
立窒化シリコン層３２及びフィールド酸化膜３１により
相互隔離する。
記半導体基板３０内に上記フィールド酸化膜３１をマス
クとして、窒素イオンを約１×１０18〜２×１０18 ato
ms／cm2の濃度で１００〜２００ＫｅＶのエネルギーに
より注入した後、約１１００〜１３００℃で約１時間〜
５時間の間アニーリングを行い、複数の埋立窒化シリコ
ン層３２を形成し、複数のアクティブ領域３３を上記埋
立窒化シリコン層３２及びフィールド酸化膜３１により
相互隔離する。
【０００６】次いで、図１２（Ｃ）に示したように、上
記フィールド酸化膜３１の両端部の縁部に複数個のホー
ル３４を上記埋立窒化シリコン層３２に至る程度の深さ
にして夫々形成する。その後、上記半導体基板３０を食
刻溶液の高温のリン酸溶液に浸漬させ、上記複数個のホ
ール３４を通して図１２（Ｂ）に示す埋立窒化シリコン
層３２を食刻し、該埋立窒化シリコン層３２の形成され
ていた部分に埋立空間層３５を形成する。
記フィールド酸化膜３１の両端部の縁部に複数個のホー
ル３４を上記埋立窒化シリコン層３２に至る程度の深さ
にして夫々形成する。その後、上記半導体基板３０を食
刻溶液の高温のリン酸溶液に浸漬させ、上記複数個のホ
ール３４を通して図１２（Ｂ）に示す埋立窒化シリコン
層３２を食刻し、該埋立窒化シリコン層３２の形成され
ていた部分に埋立空間層３５を形成する。
【０００７】次いで、図１２（Ｄ）に示したように、上
記食刻工程により発生した半導体基板３０の損傷を補償
するためのアニーリング工程を行う前に、化学的気相蒸
着法（Chemical Vapor Deposition ；以下「ＣＶＤ」と
略称する）、又は物理的気相蒸着法（Physical Vapor D
eposition ；以下「ＰＶＤ」と略称する）を施して、シ
リコン酸化物、又はシリコン窒化物により上記複数のホ
ール３４を充填する。図中符号３６はそれらホール３４
を充填したシリコン酸化物、又はシリコン窒化物を示
す。その後、上記半導体基板３０を約９００〜１０００
℃でアニーリングする。このとき、他の方法として、そ
れらホール３４を充填する前に、埋立空間層３５に浅い
シリコン膜を形成させて素子の隔離効果を向上すること
もできる。このようにして素子の隔離工程が終了される
と、アクティブ領域３３上にゲート電極、ソース、及び
ドレイン等の素子を形成する。
記食刻工程により発生した半導体基板３０の損傷を補償
するためのアニーリング工程を行う前に、化学的気相蒸
着法（Chemical Vapor Deposition ；以下「ＣＶＤ」と
略称する）、又は物理的気相蒸着法（Physical Vapor D
eposition ；以下「ＰＶＤ」と略称する）を施して、シ
リコン酸化物、又はシリコン窒化物により上記複数のホ
ール３４を充填する。図中符号３６はそれらホール３４
を充填したシリコン酸化物、又はシリコン窒化物を示
す。その後、上記半導体基板３０を約９００〜１０００
℃でアニーリングする。このとき、他の方法として、そ
れらホール３４を充填する前に、埋立空間層３５に浅い
シリコン膜を形成させて素子の隔離効果を向上すること
もできる。このようにして素子の隔離工程が終了される
と、アクティブ領域３３上にゲート電極、ソース、及び
ドレイン等の素子を形成する。
【０００８】
【発明が解決しようとする課題】然るに、このような従
来のＳＯＩ技術を採用する半導体素子の隔離構造及びそ
の製造方法においては、ＬＯＣＯＳ方式を利用している
が、該ＬＯＣＯＳ方式を利用すると、素子の隔離技術の
弱点であるバーズビーク（bird's beak）が形成され、
アクティブ領域３３の面積を縮小させる場合に限界があ
るため、半導体素子の高集積化を図り得ないという不都
合な点があった。且つ、埋立絶縁層を形成するための窒
素イオンの注入時、アクティブ領域３３の縁部に形成さ
れたバーズビークによりアクティブ領域３３の中央部と
縁部との窒素注入深さが相違し、埋立絶縁層であるＳＯ
Ｉの厚さが異なるため、アクティブ領域３３に亘ってし
きい値電圧（Ｖth）の変化が甚だしくなるという不都合
な点があった。また、半導体基板３０にフィールド酸化
膜３１を形成するとき、応力歪による欠陥がバーズビー
クの付近で発生するという不都合な点があった。
来のＳＯＩ技術を採用する半導体素子の隔離構造及びそ
の製造方法においては、ＬＯＣＯＳ方式を利用している
が、該ＬＯＣＯＳ方式を利用すると、素子の隔離技術の
弱点であるバーズビーク（bird's beak）が形成され、
アクティブ領域３３の面積を縮小させる場合に限界があ
るため、半導体素子の高集積化を図り得ないという不都
合な点があった。且つ、埋立絶縁層を形成するための窒
素イオンの注入時、アクティブ領域３３の縁部に形成さ
れたバーズビークによりアクティブ領域３３の中央部と
縁部との窒素注入深さが相違し、埋立絶縁層であるＳＯ
Ｉの厚さが異なるため、アクティブ領域３３に亘ってし
きい値電圧（Ｖth）の変化が甚だしくなるという不都合
な点があった。また、半導体基板３０にフィールド酸化
膜３１を形成するとき、応力歪による欠陥がバーズビー
クの付近で発生するという不都合な点があった。
【０００９】そこで、本発明は、このような従来の問題
点に鑑みてなされたもので、ＬＯＣＯＳ方式を用いずに
埋立絶縁層を形成するＳＯＩ技術、トレンチにより半導
体素子を隔離する半導体素子の隔離構造及び隔離方法並
びにその隔離構造を利用した半導体素子及びその製造方
法を提供することを目的とする。
点に鑑みてなされたもので、ＬＯＣＯＳ方式を用いずに
埋立絶縁層を形成するＳＯＩ技術、トレンチにより半導
体素子を隔離する半導体素子の隔離構造及び隔離方法並
びにその隔離構造を利用した半導体素子及びその製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体素子の隔離構造は、アクティブ
領域及びフィールド領域を有する半導体基板と、該半導
体基板のアクティブ領域内に所定深さで形成された埋立
絶縁層と、上記半導体基板のフィールド領域内に上記埋
立絶縁層より深い位置に形成された隔離層と、を備えて
構成されている。即ち、半導体基板のアクティブ領域の
みに形成された絶縁層と上記半導体基板のフィールド領
域に形成されたトレンチ及び該トレンチに充填された絶
縁膜とから構成される半導体素子の隔離構造を提供する
ものである。かかる構成によれば、ＬＯＣＯＳ方式によ
る素子の隔離構造の短所であるバーズビークを形成しな
いため、素子の隔離面積が低減される。更に、トレンチ
が埋立絶縁層より深い位置に形成されているので、埋立
絶縁層を形成するためのイオン注入後に埋立絶縁層上面
に発生した基板内の欠陥が埋立絶縁層の境界面に沿って
埋立絶縁層下面の半導体基板内に拡散されるため、高品
質のシリコン基板層を生産することができる。
に、本発明による半導体素子の隔離構造は、アクティブ
領域及びフィールド領域を有する半導体基板と、該半導
体基板のアクティブ領域内に所定深さで形成された埋立
絶縁層と、上記半導体基板のフィールド領域内に上記埋
立絶縁層より深い位置に形成された隔離層と、を備えて
構成されている。即ち、半導体基板のアクティブ領域の
みに形成された絶縁層と上記半導体基板のフィールド領
域に形成されたトレンチ及び該トレンチに充填された絶
縁膜とから構成される半導体素子の隔離構造を提供する
ものである。かかる構成によれば、ＬＯＣＯＳ方式によ
る素子の隔離構造の短所であるバーズビークを形成しな
いため、素子の隔離面積が低減される。更に、トレンチ
が埋立絶縁層より深い位置に形成されているので、埋立
絶縁層を形成するためのイオン注入後に埋立絶縁層上面
に発生した基板内の欠陥が埋立絶縁層の境界面に沿って
埋立絶縁層下面の半導体基板内に拡散されるため、高品
質のシリコン基板層を生産することができる。
【００１１】また、本発明による半導体素子の隔離方法
は、半導体基板を準備する工程と、該半導体基板にアク
ティブ領域及びフィールド領域を定義して区分する工程
と、上記半導体基板のアクティブ領域内に所定深さで埋
立絶縁層を形成する工程と、上記半導体基板のフィール
ド領域に上記埋立絶縁層より深い位置に隔離層を形成す
る工程と、を順次行うものである。かかる隔離方法によ
れば、上記と同様に、素子の隔離面積が低減され、高品
質のシリコン基板層を生産することができる。
は、半導体基板を準備する工程と、該半導体基板にアク
ティブ領域及びフィールド領域を定義して区分する工程
と、上記半導体基板のアクティブ領域内に所定深さで埋
立絶縁層を形成する工程と、上記半導体基板のフィール
ド領域に上記埋立絶縁層より深い位置に隔離層を形成す
る工程と、を順次行うものである。かかる隔離方法によ
れば、上記と同様に、素子の隔離面積が低減され、高品
質のシリコン基板層を生産することができる。
【００１２】また、上記半導体基板のアクティブ領域内
に所定深さで埋立絶縁層を形成する工程は、上記半導体
基板上にパッド酸化膜及びシリコン窒化膜を順次積層す
る工程と、上記アクティブ領域上のシリコン窒化膜を除
去し、フィールド領域にシリコン窒化膜パターンを形成
する工程と、上記フィールド領域のシリコン窒化膜パタ
ーンをマスクとし、上記半導体基板内に酸素イオンを注
入する工程と、を順次行うものである。かかる隔離方法
によれば、上記埋立絶縁層を形成するとき酸素イオンの
注入により埋立酸化層が形成されるため、従来の窒素イ
オンの注入により埋立窒化層を形成する場合に比べ、埋
立絶縁層自体のキャパシタンスを減らして半導体素子の
動作速度を向上させる。
に所定深さで埋立絶縁層を形成する工程は、上記半導体
基板上にパッド酸化膜及びシリコン窒化膜を順次積層す
る工程と、上記アクティブ領域上のシリコン窒化膜を除
去し、フィールド領域にシリコン窒化膜パターンを形成
する工程と、上記フィールド領域のシリコン窒化膜パタ
ーンをマスクとし、上記半導体基板内に酸素イオンを注
入する工程と、を順次行うものである。かかる隔離方法
によれば、上記埋立絶縁層を形成するとき酸素イオンの
注入により埋立酸化層が形成されるため、従来の窒素イ
オンの注入により埋立窒化層を形成する場合に比べ、埋
立絶縁層自体のキャパシタンスを減らして半導体素子の
動作速度を向上させる。
【００１３】さらに、本発明による隔離構造を利用した
半導体素子は、アクティブ領域及びフィールド領域を有
する半導体基板と、該半導体基板のアクティブ領域内に
所定深さで形成された埋立絶縁層と、上記半導体基板の
フィールド領域内に上記埋立絶縁層より深い位置に形成
された隔離層と、上記半導体基板のアクティブ領域上に
形成されたゲート絶縁膜と、該ゲート絶縁膜上面の第１
導電層により形成されたゲート電極と、該ゲート電極の
左右両側方の半導体基板内に形成された不純物領域と、
を備えて構成されている。かかる構成によると、完全な
平坦性を有する半導体基板上にゲート電極及びワードラ
イン等のパターンが形成されるため、パターンの形成不
良問題が解決される。
半導体素子は、アクティブ領域及びフィールド領域を有
する半導体基板と、該半導体基板のアクティブ領域内に
所定深さで形成された埋立絶縁層と、上記半導体基板の
フィールド領域内に上記埋立絶縁層より深い位置に形成
された隔離層と、上記半導体基板のアクティブ領域上に
形成されたゲート絶縁膜と、該ゲート絶縁膜上面の第１
導電層により形成されたゲート電極と、該ゲート電極の
左右両側方の半導体基板内に形成された不純物領域と、
を備えて構成されている。かかる構成によると、完全な
平坦性を有する半導体基板上にゲート電極及びワードラ
イン等のパターンが形成されるため、パターンの形成不
良問題が解決される。
【００１４】さらにまた、本発明による隔離構造を利用
した半導体素子の製造方法は、半導体基板を準備する工
程と、該半導体基板上にパッド酸化膜及びシリコン窒化
膜を順次積層する工程と、上記シリコン窒化膜上にアク
ティブ領域及びフィールド領域を定義して区分する工程
と、上記半導体基板のフィールド領域上のみにシリコン
窒化膜パターンを形成する工程と、上記半導体基板のア
クティブ領域内に所定深さで埋立絶縁層を形成する工程
と、上記半導体基板のアクティブ領域上にゲート絶縁膜
を形成する工程と、該ゲート絶縁膜の上面に第１導電層
を形成する工程と、該第１導電層上面に第１絶縁層を形
成する工程と、上記シリコン窒化膜パターン及び第１導
電層を露出させて第１導電層パターンを形成する工程
と、該第１導電層パターンの上面を酸化させて浅い酸化
層を形成する工程と、上記半導体基板のフィールド領域
内に、上記埋立絶縁層より深い位置にトレンチを形成す
る工程と、該トレンチ及び上記浅い酸化層上に第２絶縁
層を形成する工程と、上記第１導電層パターンを露出さ
せる工程と、上記第１導電層上に第２導電層を形成する
工程と、該第２導電層をパターニングしてワードライン
を形成する工程と、上記第２導電層下面の第１導電層パ
ターンをパターニングしてゲート電極を形成する工程
と、該ゲート電極の左右側の半導体基板内に不純物領域
を形成する工程と、を順次行うものである。かかる製造
方法によれば、上記と同様に、完全な平坦性を有する半
導体基板上にゲート電極及びワードライン等のパターン
が形成されるため、パターンの形成不良問題が解決され
るという効果を有し、更にゲート絶縁層を形成した後ト
レンチを形成するため、トレンチの角部のゲート絶縁層
が薄くなって半導体素子の漏洩電流問題を解決し、信頼
性が高く安定的に動作する半導体素子を製造することが
できる。
した半導体素子の製造方法は、半導体基板を準備する工
程と、該半導体基板上にパッド酸化膜及びシリコン窒化
膜を順次積層する工程と、上記シリコン窒化膜上にアク
ティブ領域及びフィールド領域を定義して区分する工程
と、上記半導体基板のフィールド領域上のみにシリコン
窒化膜パターンを形成する工程と、上記半導体基板のア
クティブ領域内に所定深さで埋立絶縁層を形成する工程
と、上記半導体基板のアクティブ領域上にゲート絶縁膜
を形成する工程と、該ゲート絶縁膜の上面に第１導電層
を形成する工程と、該第１導電層上面に第１絶縁層を形
成する工程と、上記シリコン窒化膜パターン及び第１導
電層を露出させて第１導電層パターンを形成する工程
と、該第１導電層パターンの上面を酸化させて浅い酸化
層を形成する工程と、上記半導体基板のフィールド領域
内に、上記埋立絶縁層より深い位置にトレンチを形成す
る工程と、該トレンチ及び上記浅い酸化層上に第２絶縁
層を形成する工程と、上記第１導電層パターンを露出さ
せる工程と、上記第１導電層上に第２導電層を形成する
工程と、該第２導電層をパターニングしてワードライン
を形成する工程と、上記第２導電層下面の第１導電層パ
ターンをパターニングしてゲート電極を形成する工程
と、該ゲート電極の左右側の半導体基板内に不純物領域
を形成する工程と、を順次行うものである。かかる製造
方法によれば、上記と同様に、完全な平坦性を有する半
導体基板上にゲート電極及びワードライン等のパターン
が形成されるため、パターンの形成不良問題が解決され
るという効果を有し、更にゲート絶縁層を形成した後ト
レンチを形成するため、トレンチの角部のゲート絶縁層
が薄くなって半導体素子の漏洩電流問題を解決し、信頼
性が高く安定的に動作する半導体素子を製造することが
できる。
【００１５】上記半導体素子の製造方法において、上記
第１導電層パターンを露出させた後、該第１導電層パタ
ーン上に第１導電層と同一材質の導電層を形成する工程
を更に包含しているものとしてもよい。かかる製造方法
によれば、第１導電層上に第２導電層を形成する前の工
程で上記第１導電層上に該第１導電層と同一材質による
導電層を積層して上記第１導電層の設計された高さを制
御し得るため、安定的に動作する半導体素子を製造し、
且つ上記第１導電層の高さの制御を簡単に行うことがで
きる。
第１導電層パターンを露出させた後、該第１導電層パタ
ーン上に第１導電層と同一材質の導電層を形成する工程
を更に包含しているものとしてもよい。かかる製造方法
によれば、第１導電層上に第２導電層を形成する前の工
程で上記第１導電層上に該第１導電層と同一材質による
導電層を積層して上記第１導電層の設計された高さを制
御し得るため、安定的に動作する半導体素子を製造し、
且つ上記第１導電層の高さの制御を簡単に行うことがで
きる。
【００１６】また、上記半導体素子の製造方法におい
て、上記シリコン窒化膜パターン及び第１導電層を露出
させて第１導電層パターンを形成する工程が、機械化学
的研磨を施すようになっている。かかる製造方法によれ
ば、半導体基板上面に形成されたパターンを平坦化する
ため、後続のパターン形成工程時、パターンの形成不良
問題が解決される。
て、上記シリコン窒化膜パターン及び第１導電層を露出
させて第１導電層パターンを形成する工程が、機械化学
的研磨を施すようになっている。かかる製造方法によれ
ば、半導体基板上面に形成されたパターンを平坦化する
ため、後続のパターン形成工程時、パターンの形成不良
問題が解決される。
【００１７】さらに、上記半導体素子の製造方法におい
て、上記第２導電層は金属層とされている。かかる製造
方法によれば、抵抗の低い金属層によりゲート電極を連
結して半導体素子の動作速度を向上させる。
て、上記第２導電層は金属層とされている。かかる製造
方法によれば、抵抗の低い金属層によりゲート電極を連
結して半導体素子の動作速度を向上させる。
【００１８】さらにまた、上記半導体素子の製造方法に
おいて、上記半導体基板のアクティブ領域内に所定深さ
で埋立絶縁層を形成する工程が、上記シリコン窒化膜パ
ターンをマスクとして上記半導体基板のアクティブ領域
内に酸素イオンを注入して行うようになっている。かか
る製造方法によれば、アクティブ領域の半導体基板のみ
に埋立絶縁層を形成し、埋立絶縁層の形成時に発生する
基板内の欠陥が埋立絶縁層の境界面を沿って半導体基板
の下面に拡散されるようになっているため、素子の形成
される領域である埋立絶縁層上面の半導体基板の質を向
上させる。
おいて、上記半導体基板のアクティブ領域内に所定深さ
で埋立絶縁層を形成する工程が、上記シリコン窒化膜パ
ターンをマスクとして上記半導体基板のアクティブ領域
内に酸素イオンを注入して行うようになっている。かか
る製造方法によれば、アクティブ領域の半導体基板のみ
に埋立絶縁層を形成し、埋立絶縁層の形成時に発生する
基板内の欠陥が埋立絶縁層の境界面を沿って半導体基板
の下面に拡散されるようになっているため、素子の形成
される領域である埋立絶縁層上面の半導体基板の質を向
上させる。
【００１９】
【発明の実施の形態】以下、本発明に係る半導体素子の
隔離構造及び隔離方法並びにその隔離構造を利用した半
導体素子及びその製造方法の実施の形態を図面に基づい
て説明する。先ず、図１（Ａ）は本発明に係る半導体素
子の隔離構造及びその隔離構造を利用した半導体素子を
示す平面図で、半導体基板２１が各アクティブ領域２１
ａ及びフィールド領域２１ｂにより構成され、上記フィ
ールド領域２１ｂが各アクティブ領域２１ａを取囲んで
いる。更に、アクティブ領域２１ａとフィールド領域２
１ｂとの上面にはワードライン４１ａが形成されてい
る。
隔離構造及び隔離方法並びにその隔離構造を利用した半
導体素子及びその製造方法の実施の形態を図面に基づい
て説明する。先ず、図１（Ａ）は本発明に係る半導体素
子の隔離構造及びその隔離構造を利用した半導体素子を
示す平面図で、半導体基板２１が各アクティブ領域２１
ａ及びフィールド領域２１ｂにより構成され、上記フィ
ールド領域２１ｂが各アクティブ領域２１ａを取囲んで
いる。更に、アクティブ領域２１ａとフィールド領域２
１ｂとの上面にはワードライン４１ａが形成されてい
る。
【００２０】次に、図１（Ｂ）は、図１（Ａ）のＡ−
Ａ′線の断面図であって、上記アクティブ領域２１ａに
該当する領域の半導体基板２１内に埋立絶縁層２２が所
定深さで形成されて上記半導体基板２１の垂直方向にお
いて半導体素子を隔離し、上記フィールド領域２１ｂに
隔離層３７ａが上記埋立絶縁層２２より深い位置に形成
されて上記半導体基板２１の水平方向において半導体素
子を分離している。そして、上記フィールド領域２１ｂ
により取囲まれたアクティブ領域２１ａには半導体素子
が形成されている。該半導体素子は、上記半導体基板２
１の表面上にゲート絶縁膜２７が形成され、該ゲート絶
縁膜２７の上面にはゲート電極２９ｃが形成され、該ゲ
ート電極２９ｃ上にはワードライン４１ａが形成されて
上記半導体基板２１上に形成された複数のゲート電極２
９ｃを接続し、それらゲート電極２９ｃの両側方の半導
体基板２１内には不純物領域４３が形成されて、構成さ
れている。
Ａ′線の断面図であって、上記アクティブ領域２１ａに
該当する領域の半導体基板２１内に埋立絶縁層２２が所
定深さで形成されて上記半導体基板２１の垂直方向にお
いて半導体素子を隔離し、上記フィールド領域２１ｂに
隔離層３７ａが上記埋立絶縁層２２より深い位置に形成
されて上記半導体基板２１の水平方向において半導体素
子を分離している。そして、上記フィールド領域２１ｂ
により取囲まれたアクティブ領域２１ａには半導体素子
が形成されている。該半導体素子は、上記半導体基板２
１の表面上にゲート絶縁膜２７が形成され、該ゲート絶
縁膜２７の上面にはゲート電極２９ｃが形成され、該ゲ
ート電極２９ｃ上にはワードライン４１ａが形成されて
上記半導体基板２１上に形成された複数のゲート電極２
９ｃを接続し、それらゲート電極２９ｃの両側方の半導
体基板２１内には不純物領域４３が形成されて、構成さ
れている。
【００２１】次に、本発明に係る半導体素子の隔離方法
及び前記隔離構造を利用した半導体素子の製造方法を図
２乃至図１１を参照して説明する。先ず、図２に示した
ように、半導体基板２１上にパッド酸化膜２３及び酸化
防止膜となるシリコン窒化膜２５を夫々順次形成する。
ここで、上記パッド酸化膜２３は厚さ約１００〜３００
Å程度に熱酸化により形成し、上記シリコン窒化膜２５
は厚さ約１０００〜２５００Åに蒸着形成する。
及び前記隔離構造を利用した半導体素子の製造方法を図
２乃至図１１を参照して説明する。先ず、図２に示した
ように、半導体基板２１上にパッド酸化膜２３及び酸化
防止膜となるシリコン窒化膜２５を夫々順次形成する。
ここで、上記パッド酸化膜２３は厚さ約１００〜３００
Å程度に熱酸化により形成し、上記シリコン窒化膜２５
は厚さ約１０００〜２５００Åに蒸着形成する。
【００２２】次いで、図３に示したように、上記シリコ
ン窒化膜２５上にフォトレジスト膜（図示せず）を用い
て図１（Ａ）に示すアクティブ領域２１ａとフィールド
領域２１ｂとを定義して区分し、上記アクティブ領域２
１ａ上のシリコン窒化膜２５を除去し、フィールド領域
２１ｂ上のみにシリコン窒化膜２５が残留するようにし
てシリコン窒化膜パターン２５ａを形成し、該シリコン
窒化膜パターン２５ａをマスクとして上記半導体基板２
１内に、エネルギー１２０〜２００ＫｅＶにより濃度３
×１０17〜１×１０18 atoms/cm2の酸素イオンを注入し
て、約１０００〜１３７０℃で約４時間〜６時間の間、
高温アニーリングを行って埋立絶縁層２２を形成する。
ン窒化膜２５上にフォトレジスト膜（図示せず）を用い
て図１（Ａ）に示すアクティブ領域２１ａとフィールド
領域２１ｂとを定義して区分し、上記アクティブ領域２
１ａ上のシリコン窒化膜２５を除去し、フィールド領域
２１ｂ上のみにシリコン窒化膜２５が残留するようにし
てシリコン窒化膜パターン２５ａを形成し、該シリコン
窒化膜パターン２５ａをマスクとして上記半導体基板２
１内に、エネルギー１２０〜２００ＫｅＶにより濃度３
×１０17〜１×１０18 atoms/cm2の酸素イオンを注入し
て、約１０００〜１３７０℃で約４時間〜６時間の間、
高温アニーリングを行って埋立絶縁層２２を形成する。
【００２３】次いで、図４に示したように、図１（Ａ）
に示すアクティブ領域２１ａにあるパッド酸化膜２３を
フッ化水素（ＨＦ）、又は酸化物材料の食刻剤であるＢ
ＯＥ（Buffered Oxide Etchant）溶液を用いて除去し、
代りにゲート絶縁膜２７を上記アクティブ領域２１ａに
ある半導体基板２１上に形成する。このとき、該ゲート
絶縁膜２７の形成方法としては、上記半導体基板２１を
熱酸化して酸化膜を形成するか、又は上記半導体基板２
１に酸窒化膜（Oxynitride）を蒸着する方法を利用す
る。その後、上記ゲート絶縁膜２７と上記シリコン窒化
膜パターン２５ａとの上面に第１導電層として、ドーピ
ングされたポリシリコン層２９を蒸着形成する。ここ
で、該ポリシリコン層２９は、以後の工程でゲート電極
を形成するためのもので、抵抗を低くするためドーピン
グされたポリシリコン層を用いる。且つ、上記ポリシリ
コン層２９の上面に第１絶縁層としてＣＶＤ法を施して
蒸着形成されたシリコン酸化膜（ＳｉＯ2）３１を形成
する。
に示すアクティブ領域２１ａにあるパッド酸化膜２３を
フッ化水素（ＨＦ）、又は酸化物材料の食刻剤であるＢ
ＯＥ（Buffered Oxide Etchant）溶液を用いて除去し、
代りにゲート絶縁膜２７を上記アクティブ領域２１ａに
ある半導体基板２１上に形成する。このとき、該ゲート
絶縁膜２７の形成方法としては、上記半導体基板２１を
熱酸化して酸化膜を形成するか、又は上記半導体基板２
１に酸窒化膜（Oxynitride）を蒸着する方法を利用す
る。その後、上記ゲート絶縁膜２７と上記シリコン窒化
膜パターン２５ａとの上面に第１導電層として、ドーピ
ングされたポリシリコン層２９を蒸着形成する。ここ
で、該ポリシリコン層２９は、以後の工程でゲート電極
を形成するためのもので、抵抗を低くするためドーピン
グされたポリシリコン層を用いる。且つ、上記ポリシリ
コン層２９の上面に第１絶縁層としてＣＶＤ法を施して
蒸着形成されたシリコン酸化膜（ＳｉＯ2）３１を形成
する。
【００２４】次いで、図５に示したように、機械化学的
研磨法（Chemical Mechanical Polishing；以下「ＣＭ
Ｐ」と略称する）によりシリコン窒化膜パターン２５ａ
の表面が露出されるまで上記半導体基板２１上の各パタ
ーン物を研磨し、上記半導体基板２１の上面を平坦化す
ると、結果的にシリコン窒化膜パターン２５ａ、ポリシ
リコン層パターン２９ａ及び第１絶縁層パターン３１ａ
が形成される。
研磨法（Chemical Mechanical Polishing；以下「ＣＭ
Ｐ」と略称する）によりシリコン窒化膜パターン２５ａ
の表面が露出されるまで上記半導体基板２１上の各パタ
ーン物を研磨し、上記半導体基板２１の上面を平坦化す
ると、結果的にシリコン窒化膜パターン２５ａ、ポリシ
リコン層パターン２９ａ及び第１絶縁層パターン３１ａ
が形成される。
【００２５】次いで、図６に示したように、上記ポリシ
リコン層パターン２９ａを酸化させて浅い酸化層３３を
形成する。ここで、該浅い酸化層３３は、以後の工程
で、シリコンにより形成された上記半導体基板２１を食
刻してトレンチ３４（図８参照）を形成するとき、該半
導体基板２１との食刻選択比を高めてポリシリコン層パ
ターン２９ａを食刻せずに保護するマスク層（保護層）
としての役割を行う。
リコン層パターン２９ａを酸化させて浅い酸化層３３を
形成する。ここで、該浅い酸化層３３は、以後の工程
で、シリコンにより形成された上記半導体基板２１を食
刻してトレンチ３４（図８参照）を形成するとき、該半
導体基板２１との食刻選択比を高めてポリシリコン層パ
ターン２９ａを食刻せずに保護するマスク層（保護層）
としての役割を行う。
【００２６】次いで、図７に示したように、図６に示す
シリコン窒化膜パターン２５ａ及び浅い酸化層２３を異
方性食刻により順次除去する。
シリコン窒化膜パターン２５ａ及び浅い酸化層２３を異
方性食刻により順次除去する。
【００２７】次いで、図８に示したように、上記浅い酸
化層３３及び第１絶縁層パターン３１ａをマスクとし、
上記半導体基板２１を上記埋立絶縁層２２の形成された
位置より深く食刻してトレンチ３４を形成する。このと
き、該トレンチ３４は、上記半導体基板２１を支持する
チャック（図示せず）を介し、上記半導体基板２１の裏
面にバイアスを印加した状態でエッチングを行い、完全
な異方性エッチングを実施して形成する。その後、上記
トレンチ３４の側面及び底面に厚さ約５０〜２００Åの
バッファー酸化膜３５を形成する。ここで、上記トレン
チ３４の側面及び底面に上記バッファー酸化膜３５を形
成する理由は、上記トレンチ３４を形成する食刻過程に
より上記半導体基板２１に発生した欠陥を補償するため
である。
化層３３及び第１絶縁層パターン３１ａをマスクとし、
上記半導体基板２１を上記埋立絶縁層２２の形成された
位置より深く食刻してトレンチ３４を形成する。このと
き、該トレンチ３４は、上記半導体基板２１を支持する
チャック（図示せず）を介し、上記半導体基板２１の裏
面にバイアスを印加した状態でエッチングを行い、完全
な異方性エッチングを実施して形成する。その後、上記
トレンチ３４の側面及び底面に厚さ約５０〜２００Åの
バッファー酸化膜３５を形成する。ここで、上記トレン
チ３４の側面及び底面に上記バッファー酸化膜３５を形
成する理由は、上記トレンチ３４を形成する食刻過程に
より上記半導体基板２１に発生した欠陥を補償するため
である。
【００２８】以上のような製造工程を施して半導体素子
の隔離を終了し、その後、該半導体素子の隔離構造を有
する半導体基板２１内に半導体素子を製造する工程を順
次行う。即ち、図８に示したように、バッファー酸化膜
３５、浅い酸化層３３、及び第１絶縁層パターン３１ａ
の上面に第２絶縁層３７を蒸着形成し、図９に示したよ
うに、上記第１絶縁層パターン３１ａ下面のポリシリコ
ン層パターン２９ａの表面が露出されるまで、第２絶縁
層３７に対し機械化学的研磨を施して半導体基板２１の
上面を平坦化し、第２絶縁層パターン３７ａ及びポリシ
リコン層パターン２９ｂを形成する。ここで、上記第２
絶縁層パターン３７ａは、隔離層であって、半導体素子
を半導体基板２１の水平方向において隔離するためのも
のである。
の隔離を終了し、その後、該半導体素子の隔離構造を有
する半導体基板２１内に半導体素子を製造する工程を順
次行う。即ち、図８に示したように、バッファー酸化膜
３５、浅い酸化層３３、及び第１絶縁層パターン３１ａ
の上面に第２絶縁層３７を蒸着形成し、図９に示したよ
うに、上記第１絶縁層パターン３１ａ下面のポリシリコ
ン層パターン２９ａの表面が露出されるまで、第２絶縁
層３７に対し機械化学的研磨を施して半導体基板２１の
上面を平坦化し、第２絶縁層パターン３７ａ及びポリシ
リコン層パターン２９ｂを形成する。ここで、上記第２
絶縁層パターン３７ａは、隔離層であって、半導体素子
を半導体基板２１の水平方向において隔離するためのも
のである。
【００２９】次いで、図１０に示したように、上記ポリ
シリコン層パターン２９ｂ及び第２絶縁層パターン３７
ａの上面に、上記ポリシリコン層パターン２９ｂと同様
な材料を用いてポリシリコン層３９を形成する。ここ
で、上記ポリシリコン層３９を形成する理由としては、
平坦化のために機械化学的研磨を施すことにより低くな
ったポリシリコン層の厚さを補償するためである。従っ
て、設計された厚さ以上に第１導電層であるポリシリコ
ン層２９を形成した後、機械化学的研磨を施して除去さ
れるポリシリコン層２９の厚さを正確に制御し、図９の
工程まで進行した後に残留するポリシリコン層パターン
２９ｂの厚さを予め設計された寸法までに制御し得る場
合は、上記ポリシリコン層３９を形成しなくてもよい。
ただし、機械化学的研磨を施して上記ポリシリコン層パ
ターン２９ｂの高さを正確に制御することは極めて難し
いため、工程の便利上、上記ポリシリコン層３９を追加
蒸着形成して上記ポリシリコン層の全体の高さを制御す
ることが望ましい。その後、上記ポリシリコン層３９の
上面に第２導電層としてタングステンシリサイドのよう
な金属膜４１を形成する。
シリコン層パターン２９ｂ及び第２絶縁層パターン３７
ａの上面に、上記ポリシリコン層パターン２９ｂと同様
な材料を用いてポリシリコン層３９を形成する。ここ
で、上記ポリシリコン層３９を形成する理由としては、
平坦化のために機械化学的研磨を施すことにより低くな
ったポリシリコン層の厚さを補償するためである。従っ
て、設計された厚さ以上に第１導電層であるポリシリコ
ン層２９を形成した後、機械化学的研磨を施して除去さ
れるポリシリコン層２９の厚さを正確に制御し、図９の
工程まで進行した後に残留するポリシリコン層パターン
２９ｂの厚さを予め設計された寸法までに制御し得る場
合は、上記ポリシリコン層３９を形成しなくてもよい。
ただし、機械化学的研磨を施して上記ポリシリコン層パ
ターン２９ｂの高さを正確に制御することは極めて難し
いため、工程の便利上、上記ポリシリコン層３９を追加
蒸着形成して上記ポリシリコン層の全体の高さを制御す
ることが望ましい。その後、上記ポリシリコン層３９の
上面に第２導電層としてタングステンシリサイドのよう
な金属膜４１を形成する。
【００３０】次いで、図１１に示したように、上記金属
層４１をパターニングし、ワードライン４１ａを形成し
てゲート電極２９ｃを相互連結させ、上記ポリシリコン
層３９及びポリシリコン層パターン２９ｂをパターニン
グしてゲート電極２９ｃを形成し、上記ワードライン４
１ａをマスクとし、前記アクティブ領域２１ａの半導体
基板２１内に不純物イオンを注入して、不純物領域４３
のソース及びドレイン領域を有する半導体素子の製造を
終了する。
層４１をパターニングし、ワードライン４１ａを形成し
てゲート電極２９ｃを相互連結させ、上記ポリシリコン
層３９及びポリシリコン層パターン２９ｂをパターニン
グしてゲート電極２９ｃを形成し、上記ワードライン４
１ａをマスクとし、前記アクティブ領域２１ａの半導体
基板２１内に不純物イオンを注入して、不純物領域４３
のソース及びドレイン領域を有する半導体素子の製造を
終了する。
【００３１】
【発明の効果】以上説明したように、請求項１の発明に
かかる半導体素子の隔離構造及び請求項２の発明にかか
る半導体素子の隔離方法によれば、ＬＯＣＯＳ方式によ
る素子の隔離構造の短所であるバーズビークを形成しな
いため、素子の隔離面積が低減されて半導体素子の集積
度を向上し得るという効果がある。更に、トレンチが埋
立絶縁層より深い位置に形成されているため、埋立絶縁
層を形成するためのイオン注入後、埋立絶縁層の上面に
発生した半導体基板内の欠陥が埋立絶縁層の境界面に沿
って埋立絶縁層下面の半導体基板内に拡散されて高品質
の半導体基板を生産し得るという効果がある。
かかる半導体素子の隔離構造及び請求項２の発明にかか
る半導体素子の隔離方法によれば、ＬＯＣＯＳ方式によ
る素子の隔離構造の短所であるバーズビークを形成しな
いため、素子の隔離面積が低減されて半導体素子の集積
度を向上し得るという効果がある。更に、トレンチが埋
立絶縁層より深い位置に形成されているため、埋立絶縁
層を形成するためのイオン注入後、埋立絶縁層の上面に
発生した半導体基板内の欠陥が埋立絶縁層の境界面に沿
って埋立絶縁層下面の半導体基板内に拡散されて高品質
の半導体基板を生産し得るという効果がある。
【００３２】請求項３の発明にかかる半導体素子の隔離
方法によれば、埋立絶縁層を形成するとき酸素イオンを
注入して該埋立絶縁層を形成するため、従来の窒素イオ
ンの注入により埋立窒化層を形成することに比べ、埋立
絶縁層自体のキャパシタンスを減らして半導体素子の動
作速度を向上し得るという効果がある。
方法によれば、埋立絶縁層を形成するとき酸素イオンを
注入して該埋立絶縁層を形成するため、従来の窒素イオ
ンの注入により埋立窒化層を形成することに比べ、埋立
絶縁層自体のキャパシタンスを減らして半導体素子の動
作速度を向上し得るという効果がある。
【００３３】請求項４の発明にかかる半導体素子の構成
によると、完全な平坦性を有する半導体基板上にゲート
電極及びワードライン等のパターンを形成するため、パ
ターンの形成不良の問題を解決し得るという効果があ
る。
によると、完全な平坦性を有する半導体基板上にゲート
電極及びワードライン等のパターンを形成するため、パ
ターンの形成不良の問題を解決し得るという効果があ
る。
【００３４】請求項５の発明にかかる半導体素子の製造
方法によれば、上記請求項４と同様な効果を有し、更に
ゲート絶縁膜を形成した後トレンチを形成するため、ト
レンチの角部のゲート絶縁膜が薄くなって半導体素子の
漏洩電流問題を解決し、信頼性が高く安定的に動作する
半導体素子を製造し得るという効果がある。
方法によれば、上記請求項４と同様な効果を有し、更に
ゲート絶縁膜を形成した後トレンチを形成するため、ト
レンチの角部のゲート絶縁膜が薄くなって半導体素子の
漏洩電流問題を解決し、信頼性が高く安定的に動作する
半導体素子を製造し得るという効果がある。
【００３５】請求項６の発明にかかる半導体素子の製造
方法によれば、安定的に動作する半導体素子を製造し、
且つゲート電極の高さの制御を簡単に行い得るという効
果がある。
方法によれば、安定的に動作する半導体素子を製造し、
且つゲート電極の高さの制御を簡単に行い得るという効
果がある。
【００３６】請求項７の発明にかかる半導体素子の製造
方法によれば、パターン形成の工程時、パターンの形成
不良問題が解決される。
方法によれば、パターン形成の工程時、パターンの形成
不良問題が解決される。
【００３７】請求項８の発明にかかる半導体素子の製造
方法によれば、抵抗の低い金属層によりゲート電極を接
続するため半導体素子の動作速度を向上し得るという効
果がある。
方法によれば、抵抗の低い金属層によりゲート電極を接
続するため半導体素子の動作速度を向上し得るという効
果がある。
【００３８】請求項９の発明にかかる半導体素子の製造
方法によれば、素子の形成領域において欠陥の少ない高
品質の半導体基板を生産し得るという効果がある。
方法によれば、素子の形成領域において欠陥の少ない高
品質の半導体基板を生産し得るという効果がある。
【図１】本発明に係る半導体素子の隔離構造及びその隔
離構造を利用した半導体素子を示す図面で、（Ａ）は平
面図であり、（Ｂ）は（Ａ）のＡ−Ａ′線の断面図であ
る。
離構造を利用した半導体素子を示す図面で、（Ａ）は平
面図であり、（Ｂ）は（Ａ）のＡ−Ａ′線の断面図であ
る。
【図２】本発明に係る半導体素子の隔離方法及び上記の
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第１工程を示す縦断面図である。
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第１工程を示す縦断面図である。
【図３】本発明に係る半導体素子の隔離方法及び上記の
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第２工程を示す縦断面図である。
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第２工程を示す縦断面図である。
【図４】本発明に係る半導体素子の隔離方法及び上記の
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第３工程を示す縦断面図である。
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第３工程を示す縦断面図である。
【図５】本発明に係る半導体素子の隔離方法及び上記の
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第４工程を示す縦断面図である。
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第４工程を示す縦断面図である。
【図６】本発明に係る半導体素子の隔離方法及び上記の
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第５工程を示す縦断面図である。
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第５工程を示す縦断面図である。
【図７】本発明に係る半導体素子の隔離方法及び上記の
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第６工程を示す縦断面図である。
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第６工程を示す縦断面図である。
【図８】本発明に係る半導体素子の隔離方法及び上記の
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第７工程を示す縦断面図である。
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第７工程を示す縦断面図である。
【図９】本発明に係る半導体素子の隔離方法及び上記の
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第８工程を示す縦断面図である。
隔離構造を利用した半導体素子の製造方法を説明する工
程図であり、第８工程を示す縦断面図である。
【図１０】本発明に係る半導体素子の隔離方法及び上記
の隔離構造を利用した半導体素子の製造方法を説明する
工程図であり、第９工程を示す縦断面図である。
の隔離構造を利用した半導体素子の製造方法を説明する
工程図であり、第９工程を示す縦断面図である。
【図１１】本発明に係る半導体素子の隔離方法及び上記
の隔離構造を利用した半導体素子の製造方法を説明する
工程図であり、第１０工程を示す縦断面図である。
の隔離構造を利用した半導体素子の製造方法を説明する
工程図であり、第１０工程を示す縦断面図である。
【図１２】従来のＳＯＩ技術を用いた半導体素子の隔離
構造及びその製造方法を説明する工程図である。
構造及びその製造方法を説明する工程図である。
【符号の説明】 ２１…半導体基板 ２１ａ…アクティブ領域 ２１ｂ…フィールド領域 ２２…埋立絶縁層 ２３…パッド酸化膜 ２５…シリコン窒化膜 ２５ａ…シリコン窒化膜パターン ２７…ゲート絶縁膜 ２９…ポリシリコン層 ２９ａ，２９ｂ…ポリシリコン層パターン ２９ｃ…ゲート電極 ３１…シリコン酸化膜 ３１ａ…第１絶縁層パターン ３３…酸化層 ３４…トレンチ ３５…バッファー酸化膜 ３７…第２絶縁層 ３７ａ…第２絶縁層パターン ３９…ポリシリコン層 ４１…金属層 ４１ａ…ワードライン ４３…不純物領域
Claims (9)
- 【請求項１】 アクティブ領域及びフィールド領域を有
する半導体基板と、 該半導体基板のアクティブ領域内に所定深さで形成され
た埋立絶縁層と、 上記半導体基板のフィールド領域内に上記埋立絶縁層よ
り深い位置に形成された隔離層と、を有することを特徴
とする半導体素子の隔離構造。 - 【請求項２】 半導体基板を準備する工程と、 該半導体基板にアクティブ領域及びフィールド領域を定
義して区分する工程と、 上記半導体基板のアクティブ領域内に所定深さで埋立絶
縁層を形成する工程と、 上記半導体基板のフィールド領域に、上記埋立絶縁層よ
り深い位置に隔離層を形成する工程と、を順次行うこと
を特徴とする半導体素子の隔離方法。 - 【請求項３】 上記半導体基板のアクティブ領域内に所
定深さで埋立絶縁層を形成する工程は、 上記半導体基板上にパッド酸化膜及びシリコン窒化膜を
順次積層する工程と、 上記アクティブ領域上のシリコン窒化膜を除去し、フィ
ールド領域にシリコン窒化膜パターンを形成する工程
と、 上記フィールド領域のシリコン窒化膜パターンをマスク
とし、上記半導体基板内に酸素イオンを注入する工程
と、を順次行うことを特徴とする請求項２記載の半導体
素子の隔離方法。 - 【請求項４】 アクティブ領域及びフィールド領域を有
する半導体基板と、 該半導体基板のアクティブ領域内に所定深さで形成され
た埋立絶縁層と、 上記半導体基板のフィールド領域内に上記埋立絶縁層よ
り深い位置に形成された隔離層と、 上記半導体基板のアクティブ領域上に形成されたゲート
絶縁膜と、 該ゲート絶縁膜の上面に第１導電層により形成されたゲ
ート電極と、 該ゲート電極の左右両側方の半導体基板内に形成された
不純物領域と、を包含して構成されることを特徴とする
半導体素子。 - 【請求項５】 半導体基板を準備する工程と、 該半導体基板上にパッド酸化膜及びシリコン窒化膜を順
次積層する工程と、 上記シリコン窒化膜上にアクティブ領域及びフィールド
領域を定義して区分する工程と、 上記半導体基板のフィールド領域上のみにシリコン窒化
膜パターンを形成する工程と、 上記半導体基板のアクティブ領域内に所定深さで埋立絶
縁層を形成する工程と、 上記半導体基板のアクティブ領域上にゲート絶縁膜を形
成する工程と、 該ゲート絶縁膜の上面に第１導電層を形成する工程と、 該第１導電層の上面に第１絶縁層を形成する工程と、 上記シリコン窒化膜パターン及び第１導電層を露出させ
て第１導電層パターンを形成する工程と、 該第１導電層パターンの上面を酸化させて浅い酸化層を
形成する工程と、 上記半導体基板のフィールド領域内に、上記埋立絶縁層
より深い位置にトレンチを形成する工程と、 該トレンチ及び上記浅い酸化層上に第２絶縁層を形成す
る工程と、 上記第１導電層パターンを露出させる工程と、 上記第１導電層上に第２導電層を形成する工程と、 該第２導電層をパターニングしてワードラインを形成す
る工程と、 上記第２導電層下面の第１導電層パターンをパターニン
グしてゲート電極を形成する工程と、 該ゲート電極の左右側の半導体基板内に不純物領域を形
成する工程と、を順次行うことを特徴とする半導体素子
の製造方法。 - 【請求項６】 上記第１導電層パターンを露出させた
後、該第１導電層パターン上に第１導電層と同一材質の
導電層を形成する工程を更に包含することを特徴とする
請求項５記載の半導体素子の製造方法。 - 【請求項７】 上記シリコン窒化膜パターン及び第１導
電層を露出させて第１導電層パターンを形成する工程
は、機械化学的研磨を施して行うことを特徴とする請求
項５記載の半導体素子の製造方法。 - 【請求項８】 上記第２導電層は金属層であることを特
徴とする請求項５記載の半導体素子の製造方法。 - 【請求項９】 上記半導体基板のアクティブ領域内に所
定深さで埋立絶縁層を形成する工程は、上記シリコン窒
化膜パターンをマスクとして上記半導体基板のアクティ
ブ領域内に酸素イオンを注入して行うことを特徴とする
請求項５記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR36563/1997 | 1997-07-31 | ||
| KR1019970036563A KR100273220B1 (ko) | 1997-07-31 | 1997-07-31 | 반도체소자의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167895A true JPH1167895A (ja) | 1999-03-09 |
| JP2958695B2 JP2958695B2 (ja) | 1999-10-06 |
Family
ID=19516508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10074202A Expired - Fee Related JP2958695B2 (ja) | 1997-07-31 | 1998-03-23 | 半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6214657B1 (ja) |
| JP (1) | JP2958695B2 (ja) |
| KR (1) | KR100273220B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7211517B2 (en) | 2001-09-10 | 2007-05-01 | Nec Corporation | Semiconductor device and method that includes reverse tapering multiple layers |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3883699B2 (ja) * | 1997-11-20 | 2007-02-21 | エスアイアイ・ナノテクノロジー株式会社 | 自己検知型ｓｐｍプローブ及びｓｐｍ装置 |
| JP4540146B2 (ja) * | 1998-12-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2000307112A (ja) * | 1999-04-26 | 2000-11-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR20030011404A (ko) * | 2001-08-02 | 2003-02-11 | 삼성전자주식회사 | 에스오아이 반도체 소자 및 그 제조 방법 |
| JP2003332580A (ja) * | 2002-05-09 | 2003-11-21 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US6946358B2 (en) * | 2003-05-30 | 2005-09-20 | International Business Machines Corporation | Method of fabricating shallow trench isolation by ultra-thin SIMOX processing |
| US20070099372A1 (en) * | 2005-10-31 | 2007-05-03 | Sailesh Chittipeddi | Device having active regions of different depths |
| JP5567247B2 (ja) * | 2006-02-07 | 2014-08-06 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| US7729147B1 (en) | 2007-09-13 | 2010-06-01 | Henry Wong | Integrated circuit device using substrate-on-insulator for driving a load and method for fabricating the same |
| US7804151B2 (en) * | 2008-08-07 | 2010-09-28 | International Business Machines Corporation | Integrated circuit structure, design structure, and method having improved isolation and harmonics |
| US7927963B2 (en) * | 2008-08-07 | 2011-04-19 | International Business Machines Corporation | Integrated circuit structure, design structure, and method having improved isolation and harmonics |
| CN102737968A (zh) * | 2012-07-26 | 2012-10-17 | 上海宏力半导体制造有限公司 | 阱注入方法、绝缘体上硅器件制造方法和绝缘体上硅器件 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306942A (en) * | 1989-10-11 | 1994-04-26 | Nippondenso Co., Ltd. | Semiconductor device having a shield which is maintained at a reference potential |
| JPH07176608A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | 半導体装置およびその製造方法 |
| US5438015A (en) | 1994-05-11 | 1995-08-01 | United Microelectronics Corp. | Silicon-on-insulator technique with buried gap |
| US5696020A (en) * | 1994-11-23 | 1997-12-09 | Electronics And Telecommunications Research Institute | Method for fabricating semiconductor device isolation region using a trench mask |
| US6057214A (en) * | 1996-12-09 | 2000-05-02 | Texas Instruments Incorporated | Silicon-on-insulation trench isolation structure and method for forming |
| US5956597A (en) * | 1997-09-15 | 1999-09-21 | International Business Machines Corporation | Method for producing SOI & non-SOI circuits on a single wafer |
-
1997
- 1997-07-31 KR KR1019970036563A patent/KR100273220B1/ko not_active IP Right Cessation
-
1998
- 1998-03-23 JP JP10074202A patent/JP2958695B2/ja not_active Expired - Fee Related
- 1998-05-22 US US09/083,438 patent/US6214657B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7211517B2 (en) | 2001-09-10 | 2007-05-01 | Nec Corporation | Semiconductor device and method that includes reverse tapering multiple layers |
Also Published As
| Publication number | Publication date |
|---|---|
| US6214657B1 (en) | 2001-04-10 |
| JP2958695B2 (ja) | 1999-10-06 |
| KR19990012981A (ko) | 1999-02-25 |
| KR100273220B1 (ko) | 2000-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1213757B1 (en) | Integrated circuits having adjacent p-type doped regions having shallow trench isolation structures without liner layers therebetween and methods of forming same | |
| US5953622A (en) | Method for fabricating semiconductor wafers | |
| JP2974211B2 (ja) | Ｓｏｉ半導体デバイス | |
| JP4322453B2 (ja) | 半導体装置およびその製造方法 | |
| KR100346844B1 (ko) | 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 | |
| US6350662B1 (en) | Method to reduce defects in shallow trench isolations by post liner anneal | |
| US20080048286A1 (en) | Coplanar silicon-on-insulator (soi) regions of different crystal orientations and methods of making the same | |
| US5436173A (en) | Method for forming a semiconductor on insulator device | |
| JP2002324905A (ja) | ボディ・コンタクトを有する集積回路の形成方法 | |
| KR100727525B1 (ko) | 반도체장치의 제조방법, 및 반도체장치 | |
| JP2958695B2 (ja) | 半導体素子の製造方法 | |
| JP2001237403A (ja) | 半導体装置の製法および超薄型半導体装置 | |
| KR100366923B1 (ko) | 에스오아이 기판 및 이의 제조방법 | |
| JPH11274290A (ja) | 半導体素子の製造方法 | |
| US6150237A (en) | Method of fabricating STI | |
| JP5069851B2 (ja) | 半導体装置 | |
| JPH11297703A (ja) | 半導体装置の製造方法 | |
| US20020014663A1 (en) | Semiconductor device and manufacturing process thereof | |
| KR100456705B1 (ko) | 반도체 장치의 제조 공정 | |
| JP4657614B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH0969609A (ja) | 埋込素子分離基板およびその製造方法 | |
| JP3243071B2 (ja) | 誘電体分離型半導体装置 | |
| US11387150B2 (en) | Fabricating method of decreasing height difference of STI | |
| JP2618873B2 (ja) | 半導体装置の製造方法 | |
| JPH11204541A (ja) | 貼り合わせ基板の製造方法及び半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070730 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090730 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090730 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |