KR19990012981A - 반도체 소자격리구조 및 그 격리구조를 이용한 반도체 소자제조방법 - Google Patents

반도체 소자격리구조 및 그 격리구조를 이용한 반도체 소자제조방법 Download PDF

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Abstract

본 발명은 사이목스(SIMOX ; Seperation by Implanted Oxygen)을 이용한 에스오아이(Silicon on Insulator ; SOI) 기술과 트렌치를 이용한 반도체 소자의 효과적인 격리구조 및 그 격리구조를 이용한 반도체소자의 제조방법에 관한 것으로, 반도체 기판중 액티브영역의 소정깊이에 산소이온을 주입하여 수직방향의 소자격리를 꾀하고, 필드영역에 완전이방성 에칭에 의한 트렌치를 형성하고, 상기 트렌치에 절연막을 채워 격리층을 형성함으로써 수평방향의 소자격리구조를 갖도록 한 반도체 소자 격리구조를 가지며, 상기 반도체 소자격리구조를 이용하여 반도체 소자를 제조하는 과정에서 트렌치를 형성하기 전에 게이트절연막 및 게이트전극을 형성하여 트렌치의 모서리부에서 게이트산화막이 얇아져 누설전류가 발생하는등 반도체 소자의 특성이 나빠지는 문제를 해결했으며, 적어도 2회의 기계화학적 연마공정으로 완전평탄화한 반도체 기판을 형성하여 반도체 소자를 형성함으로써 패턴 형성 불량문제(pattern notching)를 해결했다.

Description

반도체 소자격리구조 및 그 격리구조를 이용한 반도체 소자 제조방법.
본 발명은 사이목스(Separaton by Implantated Oxygen ; SIMOX) 형식의 에스오아이(Silicon On Insulator ; SOI)기술 및 트렌치를 이용한 반도체 소자의 격리 구조 및 그 격리구조를 이용한 반도체 소자의 제조방법에 관한 것으로, 특히 매입 산화층(buried oxide)와 반도체 기판간의 경계면에서의 결함(defect)를 효과적으로 제거할 수 있도록 했으며, 반도체 기판을 평탄화함으로써 반도체 소자의 신뢰성 향상을 꾀했다.
접합에 의한 소자 격리(junction isolation)구조는 고전압 및 높은 방사선 환경하에서는 적합하지 않다. 왜냐하면 약 30V정도의 고전압이 공급되면 접합 파괴(junction breakdown)이 발생하며 또한 높은 방사선 환경에서는 감마 레이(gamma ray)에 의해 pn 정션에서 생성된 광전류가 과도(transient)하기 때문이다. 그리하여 그러한 고전압 또는 고방사선환경에 적합한 어플리케이션에서는 pn 정션에 의한 격리구조 보다는 절연층(insulator)으로 소자의 둘레를 완전히 감싸는 격리(isolation)방법을 선택하며 이러한 방법을 SOI(silicon-on-insulator) 기술이라한다.
SOI기술은 벌크 실리콘을 이용하여 회로를 제조하는 것보다 제조공정수순이 간단하고, 씨모스(Complementary Metal Oxide Semiconductor : CMOS)회로에 있어서 래치업(latch up)을 방지하고, 동일 반도체 기판내의 회로들간의 간섭(capacitive coupling)을 줄일 수 있으며, 소자간 격리(isolation)면적을 줄이기 때문에 칩의 크기를 축소할 수 있는 장점이 있다.
상기와 같은 장점을 갖는 SOI에 관한 종래의 기술중 매립공간층(buried air gap)을 이용한 SOI 기술이 미국특허번호 5,438,015에 개시되어 있다.
즉 도1(a)내지 도1(d)를 이용하여 종래의 매립공간층을 이용한 SOI 기술에 대해 설명하면 다음과 같다.
먼저 도1(a)에서 도시한 바와 같이, 필드산화막 31이 실리콘 기판 30위에 일반적인 로코스(Local Oxidation of Silicon ; LOCOS) 공정을 이용하여 형성된다. 상기 필드산화막 31의 두께는 약 3000Å 내지 10000Å 정도인 것이 바람직하다.
다음으로 도1(b)에서 도시한 바와 같이, 반도체 기판 30내에 필드산화막 31을 마스크로하여 질소이온(nitrogen ions)을 1 x 1018내지 2 x 1018atoms/㎠의 농도로 100 내지 200KeV의 에너지를 가지고 주입한 후, 약 1100℃ 내지 1300℃에서 약 1시간 내지 5시간 어닐링을하여 매립 질화 실리콘층(buried silicon nigride layers) 32를 형성한다. 그리하여 복수의 액티브 영역들 33을 매립 질화실리콘층 32와 필드산화막 31에 의해 격리한다.
다음으로, 도1(c)에서 도시한 바와 같이, 복수개의 홀(holes) 34를 필드산화막의 양끝의 가장자리 부위에 형성한다. 상기 홀들은 매립 질화실리콘층 32에 닿을 정도의 깊이로 형성한다. 이어서 반도체 기판 30을 식각 용액 즉 핫 인산 용액(hot phosphoric acid solvent)에 담가, 상기 복수개의 홀들 34를 통해 매립 질화실리콘층 32를 식각하고, 상기 매립 질화실리콘층 32가 형성되어 있던 자리에 매립공간층(buried gaps) 35를 형성한다.
다음으로, 도1(d)와 같이, 상기 식각공정으로 인해 발생한 반도체 기판의 손상(defects)을 보상하기 위한 어닐링공정을 수행하기 전에, 화학기상증착법(Chemical Vapor Deposition ; CVD) 또는 물리적 기상 증착법(Physical Vapor Deposition ; PVD)법을 이용하여 실리콘 산화물(silicon oxide) 또는 실리콘 질화물(silicon nitride)로 상기 홀 34를 메운다. 도면번호 36이 상기 홀34을 메우고 있는 실리콘 산화물 또는 실리콘 질화물에 해당한다. 다음으로 반도체 기판 30을 약 900℃ 내지 1000℃에서 어닐링한다. 또는 상기 홀 34를 메우기 전에 매립 공간층 35에 얇은 실리콘 산화막 37을 형성하므로써 소자 격리(isolation) 효과를 높일 수 있다.
상기의 모든 소자 격리 공정이 완료되면, 액티브 영역 33위에 게이트전극 및 소스, 드레인 등의 소자를 형성한다.
그러나 상기와 같은 SOI기술은, LOCOS방식을 이용하고 있기 때문에, LOCOS방식의 소자 격리 기술이 갖는 단점들을 해소할 수 없다. 즉 버즈비크(bird's beak)의 형성으로 인하여 액티브 영역의 넓이를 줄이는데 한계가 있기 때문에 반도체 소자의 집적도 향상을 저해하고, 또한 매립 절연층(buried insulator)을 형성하기 위하여 질소(nigrogen) 이온주입시, 액티브 영역 가장자리에 형성되어 있는 버즈비크로 인하여 액티브영역의 중앙부와 가장자리부에서의 질소의 주입깊이가 달라서 매립 절연층의 두께 즉 SOI의 두께가 달라지기 때문에 액티브 영역에 걸쳐 문턱전압(Vth)의 변화가 심한 문제점이 있다. 또한 버즈비크 근방에서 반도체 기판에 필드산화막 형성시 스트레스로 인한 결함(defect)이 발생하는 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위해 LOCOS를 이용하지 않고 트렌치 및 SOI기술에 의한 반도체 소자격리구조 및 그 격리구조의 제조방법을 제공한다.
상기와 같은 본 발명의 목적을 달성하기 위해, 반도체 기판중 액티브 영역의 반도체 기판내에만 형성된 절연층(insulator)과 상기 반도체 기판중 필드 영역에 형성된 격리층을 갖는 소자격리구조를 제공한다.
또한 상기 소자 격리구조를 갖는 반도체 기판에 있어서, 액티브영역의 반도체 기판상면에 형성된 게이트절연막과 상기 게이트절연막 상면에 형성된 게이트전극과 상기 게이트전극상면에 형성되어 상기 게이트전극간을 서로 연결해주는 워드라인과 상기 게이트전극 양측의 반도체 기판내에 형성된 불순물 영역들로 이루어진 반도체 소자를 제공한다.
또한 상기와 같은 반도체 소자 격리 구조 및 그 격리구조를 이용한 반도체 소자를 제조하기 위하여, 반도체 기판상에 산화막과 질화막을 형성한 후, 상기 질화막을 패터닝하여 액티브 영역과 필드영역을 정의하는 단계와; 상기 액티브영역상의 질화막을 제거하여, 필드영역상에 질화막 패턴을 형성하는 단계와; 상기 질화막패턴을 마스크로하여 상기 액티브영역의 반도체 기판내에 절연물질을 주입하여 매립 절연층(buried insulator)를 형성하는 단계와; 상기 액티브 영역상의 산화막을 제거하고 게이트절연막을 형성하는 단계와; 상기 액티브영역에 형성된 게이트절연막과 필드영역에 형성되어 있는 질화막 패턴상에 제1도전층을 형성하는 단계와; 상기 제1도전층 상면에 절연층을 형성하는 단계와; 상기 필드영역의 질화막이 노출될때까지 상기 반도체 기판을 평탄화하는 단계와; 상기 액티브영역의 제1도전층상에 상기 반도체 기판과 식각선택비가 다른 물질을 형성하는 단계와; 상기 필드영역의 질화막을 제거하는 단계와; 상기 필드영역에 트렌치를 형성하는 단계와; 상기 트렌치의 저면 및 측면에 산화막을 형성하는 단계와; 상기 트렌치 내부 및 상기 액티브영역에 형성된 패턴들위에 절연층을 형성하는 단계와; 상기 액티브영역에 형성된 제1도전층이 노출될때까지 상기 반도체 기판을 평탄화하는 단계를 순차실시하여 필드영역에 격리층을 형성하는 반도체 소자의 격리방법을 제공한다. 또한 상기의 반도체 소자격리구조를 이용하여 상기 반도체 기판상면에 형성된 전체 패턴위에 제2도전층을 형성하는 단계와; 상기 제2도전층을 패터닝하여 워드라인을 형성하는 단계와, 상기 액티브영역의 워드라인 양측의 반도체 기판내에 불순물 이온을 주입하는 단계를 순차실시하여 반도체 소자를 제조하는 방법을 제공한다.
도 1은 종래의 SOI 제조공정 순서도.
도 2a는 본발명의 SOI구조의 평면도.
도 2b는 도 2a의 a-a'선의 종단면도.
도 3은 본발명의 제조공정수순도로서 도 2a의 a-a'선의 종단면도.
* 도면의 주요부분에 대한 부호설명*
21 : 반도체 기판 21a : 액티브 영역
21b : 필드 영역 23 : 산화막
25 : 질화막 25a : 질화막 패턴
27 : 게이트 절연막 29 : 제1도전층, 폴리실리콘층
29a : 폴리실리콘층 패턴 31 : 제1 절연층
31a : 제1 절연층 패턴 33 : 얕은 산화층
34 : 트렌치 35 : 버퍼산화막
37 : 제2 절연층 37a : 제2절연층 패턴, 격리층
39 : 폴리실리콘층 41 : 제2도전층, 금속층
41 a : 제2 도전층 패턴, 금속층 패턴, 워드라인
43 : 불순물 영역
도2(a)는 본발명의 반도체 소자의 평면도이며, 도2(b)는 도2(a)의 a-a'선의 단면도로서 본발명의 반도체 소자 격리 구조와 그러한 소자격리 구조를 이용한 반도체 소자를 도시하고 있다.
즉 도2(a)에서는 반도체 기판 21이 액티브영역 21a와 필드영역 21b로 구성되어 있으며, 상기 필드영역 21b가 액티브영역 21a를 둘러싸고 있다. 또, 액티브영역 21a와 필드영역 21b 상면에 워드라인 41a가 형성되어 있음을 보여주고 있다.
도2(b)는 도2(a)의 a-a'선의 단면도로서, 도2(a)에서 도시한 필드영역 21b에 격리층 37a가 형성되어 반도체 소자를 수평방향으로 분리하고 있으며, 도2(a)의 액티브 영역에 해당하는 영역의 반도체 기판내에 절연층 22가 형성되어 반도체 기판에 수직방향으로 반도체 소자를 격리하고 있다. 상기 필드영역 21b으로 둘러싸인 액티브영역 21a에는 반도체 소자가 형성되어 있다. 반도체 기판 21의 표면위에 게이트절연막 27이 형성되어 있고, 상기 게이트절연막 27의 상면에는 게이트전극 29c가 형성되어 있고, 상기 게이트전극 29c상에는 상기 반도체 기판 21상에 다수 형성된 게이트전극 29c를 연결하고 있는 워드라인 41a가 형성되어 있으며, 상기 게이트전극 29c의 양측의 반도체 기판내에는 불순물 영역 43이 형성되어 반도체 소자를 구성하고 있다.
본발명의 반도체 소자 격리구조 및 그 격리구조를 이용한 반도체 소자의 제조방법에 대해 도 3a 내지 도 3j를 이용하여 상세히 설명하면 다음과 같다.
도3a에서는 반도체 기판 21상에 산화막 23과 산화방지막인 질화막 25을 순차적으로 형성한다. 상기 산화막 23 은 열산화로 형성하며 그 두께는 약 100 내지 300Å정도로 형성한다. 또한 상기 질화막 25는 약 1000 내지 2500Å두께로 증착한다.
도3b에서는 상기 질화막 25상에 포토레지스트막(미도시)를 이용하여 액티브영역과 필드영역을 정의하고, 액티브영역의 상기 질화막 25를 제거하여 필드영역에만 질화막이 남도록 질화막 패턴 25a를 형성한다. 이어서 상기 질화막패턴 25a를 마스크로하여 상기 반도체 기판내에 산소(oxygen) 이온을 에너지 120Kev 내지 200Kev, 농도 3 x 1017내지 1 x 1018atoms/㎠로 주입한다. 이어서 상기 반도체 기판 21을 약 1000℃ 내지 1370℃에서 약 4시간 내지 6시간 고온 어닐링을하여 매립 산화층(buried oxide layer) 22를 형성한다.
도3c에서는 액티브영역의 산화막 23을 HF 또는 BOE용액을 이용하여 제거하고, 대신 상기 액티브영역의 반도체 기판상에 게이트절연막 27 을 형성한다. 게이트절연막 27의 형성방법으로서는, 상기 반도체 기판 21을 열산화하여 산화막을 형성하거나, 옥시나이트라이드막(Oxynitride)을 증착하는 방법을 이용한다. 다음으로 상기 게이트절연막 27과 상기 질화막패턴 25a의 상면에 제1도전층으로서, 도핑된 폴리실리콘층 29 을 증착한다. 상기 폴리실리콘층 29은 이후의 공정에서 게이트전극을 형성하기 위한 것으로 저항을 낮추기 기위해 도핑된 폴리실리콘층을 이용했다. 이어서 상기 폴리실리콘층 29상면에 제1 절연층으로서 CVD법으로 증착한 실리콘산화막(SiO2) 31을 형성한다. 이어서 기계화학적 연마법(Chemical Mechanical Polishing ; CMP)을 이용하여 질화막 패턴 25a의 표면이 노출될때까지 상기 반도체 기판상의 패턴들을 연마하여 도3d와 같이 상기 반도체 기판 21의 최상면을 평탄화한다. 결과적으로 도3d에 도시한 바와 같이 질화막 패턴 25a, 폴리실리콘층 패턴 29a, 제1 절연층 패턴 31a가 형성된다.
도3e에서는 폴리실리콘층 패턴 29a를 산화시켜 얕은 산화층 33을 형성한다. 상기 얕은 산화층 33은 이후의 공정에서 실리콘으로 형성된 반도체 기판 21를 식각하여 트렌치를 형성할 때, 실리콘 기판 21과의 식각선택비를 높임으로써 폴리실리콘층 패턴 29a가 식각되지 않도록 보호하기 위한 마스크층(보호층)의 역할을 한다.
도3f에서는 질화막 패턴 25a 및 산화막 23을 차례로 이방성 식각에 의해 제거한다.
도3(g)에서는 상기 폴리실리콘층 패턴 29a위에 형성된 얕은 산화층 33 및 제1 절연층 패턴 31a를 마스크로하여 반도체 기판 21을 상기 매립절연층 22이 형성된 위치보다 깊게 식각하여 트렌치 34를 형성한다. 이때, 트렌치를 형성하는 공정은 상기 반도체 기판 21을 지지하고 있는 처크(chuck)를 통하여 반도체 기판의 이면에 바이어스를 인가한 상태에서 에칭을하여 완전한 이방성 에칭을 실시한다. 이어서 상기 트렌치의 측면 및 저면에 약 50 내지 200Å두께의 버퍼산화막 35을 형성한다. 상기 트렌치내 34에 버퍼산화막 35을 형성하는 이유는 트렌치 34를 형성하기 위한 식각과정에서 반도체 기판에 생긴 결함(defect)들을 구제하기 위한 것이다. 즉 상기 도3a 내지 도3f의 제조공정을 통하여 반도체 소자의 격리를 완료한다. 이어서 상기의 반도체 소자 격리구조를 갖는 반도체 기판내에 반도체 소자를 제조하는 공정을 순차 실시한다.
즉, 도3g에서는 버퍼산화막 35와 얕은 산화층 33과 재1 절연층패턴 29a의 상면에 제2절연층 37을 증착하고 도3h에서는 상기 제1절연층 패턴 31a 아래에 놓인 폴리실리콘층 패턴 29a의 표면이 노출될 때까지 제2절연층 37에 대해 기계화학적 연마공정을 실시하여 반도체 기판 21의 최상면을 평탄화함과 동시에 제2절연층 패턴 37a 및 폴리실리콘층 패턴 29b을 형성한다. 상기 제2절연층 패턴 37a는 격리층으로써 반도체 소자를 수평방향으로 격리하고 위한 것이다.
도3i에서는 상기 폴리실리콘층 패턴 29b와 제2절연층 패턴 37a의 상면에 폴리실리콘층 패턴 29b와 같은 재료인 폴리실리콘층 39를 형성한다. 상기 폴리실리콘층 39를 형성하는 이유는 평탄화하기 위해 화학기계연마법을 실시함으로써 낮아진 폴리실리콘층의 두께를 보상하기 위한 것이다. 따라서, 미리 설계된 두께이상으로 제1도전층인 폴리실리콘층 29를 형성후, 화학기계연마 공정을 통하여 제거되는 폴리실리콘층 29의 두께를 정확히 제어하여 도3h의 공정까지 진행된 후 남게되는 폴리실리콘층 패턴 29b의 두께를 미리 설계된 치수대로 제어할 수 있다면 상기 폴리실리콘층 39를 형성하지 않아도 된다. 그러나 기계화학적 연마공정을 통해 상기 폴리실리콘층 패턴 29b의 높이를 정확하게 제어하는 것이 어려우므로 공정의 편리상 상기 폴리실리콘층 39를 추가로 증착하여 상기 폴리실리콘층의 전체 높이를 제어하는 것이 바람직하다. 상기 폴리실리콘층 39 및 폴리실리콘층 패턴 29b는 이후의 공정에서 패터닝되어 게이트전극이 된다. 이어서 상기 폴리실리콘층 39의 상면에 제2도전층으로서 텅스텐 실리사이드와 같은 금속막 41을 형성한다. 상기 금속막 41은 이후공정에서 패터닝되어 게이트전극을 서로 연결하고 있는 워드라인의 역할을 한다. 상기 제2도전층 41을 형성한 후, 도3j와 같이, 상기 제2도전층 41을 패터닝하여 워드라인 41a을 형성하고, 상기 폴리실리콘층 패턴 29b를 패터닝하여 게이트전극 29c을 형성한다. 워드라인 41a를 마스크로하여 상기 액티브영역의 반도체 기판 21내에 불순물 이온을 주입하여 불순물 영역 43 즉 소스 및 드레인영역을 갖는 반도체 소자의 제조를 완료한다.
이상에서 설명한 바와 같이 본발명의 소자격리 구조를 이용하여 반도체 소자를 제조할 경우, 트렌치 구조의 소자격리를 함으로써 반도체 소자의 집적도를 향상시킬 수 있는 효과가 있다.
또한 트렌치를 형성하기 전에 액티브 영역의 반도체 기판상에 게이트산화막을 미리형성함으로써 트렌치의 모서리부에서 게이트산화막이 얇아져 반도체 소자의 신뢰성을 저하시키는 문제를 해결하여 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한 필드산화막을 형성하지 않으므로, 필드산화막 형성공정에서 발생하는 반도체 기판내의 스트레스를 없어 고품질의 반도체 기판을 얻을 수 있는 효과가 있다.
또한 2회이상의 화학기계연마 공정을 통하여 반도체 기판을 완전히 평탄화한 상태에서 게이트전극 및 워드라인의 패턴을 형성하므로, 평탄하지 않은 반도체 기판상에 패턴을 형성할 때 발생하는 패턴 형성 불량(pattern notching)문제를 해결할 수 있는 효과가 있다.

Claims (9)

  1. 액티브영역(21a)과 필드 영역(21b)을 갖는 반도체 기판(21)과;
    액티브 영역(21a)의 반도체 기판내의 소정깊이에 형성된 매립 절연층 22과
    필드 영역(21b)의 반도체 기판(21) 내에 상기 매립절연층(22)의 깊이보다 깊게 형성된 격리층 (37a)를 갖는 반도체 소자 격리 구조.
  2. 반도체 기판 (21) 을 준비하는 단계와;
    상기 반도체 기판 (21) 에 액티브영역 (21a)과 필드영역 (21b)을 정의하는 단계와;
    상기 반도체 기판 (21)의 액티브 영역 (21a)내의 소정깊이에 매립절연층 (22)을 형성하는 단계와;
    상기 반도체 기판 (21)의 필드 영역 (21b)에, 상기 매립절연층 (22)이 형성된 깊이보다 깊도록 격리층 (37a)를 형성하는 단계를 포함하는 반도체 소자 격리 방법.
  3. 제2항에 있어서,
    상기 반도체 기판(21)의 액티브 영역 (21a) 내의 소정깊이에 매립절연층 (22)을 형성하는 단계는,
    상기 반도체 기판 (21)상에 패드산화막 (23)과 실리콘질화막 (25)을 차례로 적층하는 단계와;
    상기 액티브영역 (21a)의 실리콘질화막 (25)을 제거하여 필드영역에 실리콘질화막 패턴 (25a)를 형성하는 단계와;
    상기 필드영역 (21b)의 실리콘질화막 패턴 (25)을 마스크로하여 상기 반도체 기판 (21)내에 산소이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 격리방법.
  4. 액티브영역 (21a)과 필드 영역 (21b)을 갖는 반도체 기판 (21)과;
    액티브 영역 (21a)의 반도체 기판내의 소정깊이에 형성된 매립 절연층 (22)과;
    필드 영역 (21b) 의 반도체 기판 (21) 내에 상기 매립절연층 (22) 의 깊이보다 깊게 형성된 격리층 (37a)와;
    상기 액티브영역의 반도체 기판상에 형성된 게이트절연층 (27)과
    상기 게이트절연층 상면에 형성된 제1도전층으로 형성된 게이트전극 (29c)와;
    상게 게이트전극 (29c)의 양측의 반도체 기판내에 형성된 불순물 영역 (43)를 포함하여 구성되는 반도체 소자.
  5. 반도체 기판 (21) 을 준비하는 단계와;
    상기 반도체 기판 (21)상에 산화막 (23)과 질화막 (25)를 차례로 적층하는 단계와;
    상기 질화막 (25)상에 액티브영역 (21a)과 필드영역 (21b)을 정의하는 단계와;
    상기 필드영역 (21b)의 반도체 기판 (21)상에만 질화막 패턴 (25a)를 형성하는 단계와;
    상기 반도체 기판 (21)의 액티브 영역 (21a)내의 소정깊이에 매립절연층 (22)을 형성하는 단계와;
    상기 액티브영역 (21a)의 반도체 기판 (21) 상면에 게이트절연막 (27)을 형성하는 단계와;
    상기 게이트절연막 (27)상면에 제1도전층 (29)을 형성하는 단계와;
    상기 제1도전층 (29) 상면에 제1절연층 (31)을 형성하는 단계와;
    상기 질화막패턴 (25a) 및 제1도전층 (29)을 노출시켜 제1도전층 패턴 (29a)를 형성하는 단계와;
    상기 제1도전층 패턴 (29a)의 상면을 산화시켜 얕은 산화층 (33)을 형성하는 단계와;
    상기 반도체 기판 (21)의 필드 영역 (21b)에, 상기 매립절연층 (22)이 형성된 깊이보다 깊도록 트렌치 (34)를 형성하는 단계와;
    상기 트렌치 (34) 및 상기 얕은 산화층 (33)상에 제2절연층을 형성하는 단계와;
    상기 제1도전층 패턴 (29a)를 노출하는 단계와;
    상기 제1도전층 (29)상에 제2도전층 (41)을 형성하는 단계와;
    상기 제2도전층 (41)을 패터닝하여 워드라인 (41a)을 형성하는 단계와;
    상기 제2 도전층 (41) 아래의 제1도전층 패턴 (29a)을 패터닝하여 게이트전극 (29c)를 형성하는 단계와;
    상기 게이트전극 (29c)의 좌우측 반도체 기판내에 불순물 영역 (43)를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 제1도전층 패턴 (29a)를 노출한 후, 상기 제1도전층패턴상에 제1도전층과 같은 재질의 도전층 (39)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제5항에 있어서,
    상기 질화막패턴 (25a) 및 제1도전층 (29)을 노출시켜 제1도전층 패턴 (29a)를 형성하는 단계는 기계화학적 연마법을 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제5항에 있어서,
    상기 제2도전층 (41)은 금속층인 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제5항에 있어서,
    상기 반도체 기판 (21)의 액티브 영역 (21a)내의 소정깊이에 매립절연층 (22)을 형성하는 단계는 상기 질화막 패턴 (25a)를 마스크로하여 액티브영역의 반도체 기판내에 산소이온을 주입하는 것을 특징으로 하는 반도체 소자 제조방법.
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