JPH03129765A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03129765A JPH03129765A JP2122199A JP12219990A JPH03129765A JP H03129765 A JPH03129765 A JP H03129765A JP 2122199 A JP2122199 A JP 2122199A JP 12219990 A JP12219990 A JP 12219990A JP H03129765 A JPH03129765 A JP H03129765A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 100
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 89
- 239000012535 impurity Substances 0.000 claims abstract description 72
- 238000000034 method Methods 0.000 claims description 26
- 239000013078 crystal Substances 0.000 claims description 20
- 230000005669 field effect Effects 0.000 claims description 14
- 230000007423 decrease Effects 0.000 claims description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 22
- 235000012431 wafers Nutrition 0.000 abstract description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052796 boron Inorganic materials 0.000 abstract description 6
- 238000002955 isolation Methods 0.000 abstract description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 7
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 239000000567 combustion gas Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- RCJVRSBWZCNNQT-UHFFFAOYSA-N dichloridooxygen Chemical compound ClOCl RCJVRSBWZCNNQT-UHFFFAOYSA-N 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZVKAMDSUUSMZES-NZQWGLPYSA-N OS II Natural products CC(=O)N[C@H]1[C@H](OC[C@@H](O)[C@@H](O)[C@@H](O)CO)O[C@H](CO)[C@H](O[C@H]2O[C@H](CO)[C@@H](O)[C@H](O)[C@H]2O)[C@@H]1O[C@@H]3O[C@H](CO)[C@@H](O)[C@H](O)[C@H]3O ZVKAMDSUUSMZES-NZQWGLPYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101150114751 SEM1 gene Proteins 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000006482 condensation reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000018044 dehydration Effects 0.000 description 1
- 238000006297 dehydration reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 125000005372 silanol group Chemical group 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000004506 ultrasonic cleaning Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分酊〕
本発明は、S 01 (Sem1conductor
On 1 n5ulator ) JJ造を有する半
導体装置およびその製造方法に関する。
On 1 n5ulator ) JJ造を有する半
導体装置およびその製造方法に関する。
〔従来の技術)
従来、DMOSトランジスタなどのパワー素子と、制御
部・論理部を構成するためのCMOSトランジスタを、
同一チップ上に形成する際の素子分離法として、色々な
構造が提案されている。その−例を第2図に示す。これ
は、特開昭62−76645号公報に示されている方法
を用いている。
部・論理部を構成するためのCMOSトランジスタを、
同一チップ上に形成する際の素子分離法として、色々な
構造が提案されている。その−例を第2図に示す。これ
は、特開昭62−76645号公報に示されている方法
を用いている。
すなわち、第1半導体基板100と第2半導体基板lO
1を絶縁膜102を介して、いわゆるウェハ貼り合せを
行う。そして、この複合基板の第1半導体基+ff l
OO及び絶縁Jl!102、さらに、第2半導体基板
101に選択的食刻をし、露出した食刻部の第2半導体
基板101上にエピタキシャルN103を形成する。そ
して、このエビタ今シャル層103中に、DMOsトラ
ンジスタをル戒する。一方、前記複合半導体基板の食刻
部を置いた第1半導体基板100部分には、いわゆる)
71掘り(トレンチ)技術によって、素子分離104を
行う。
1を絶縁膜102を介して、いわゆるウェハ貼り合せを
行う。そして、この複合基板の第1半導体基+ff l
OO及び絶縁Jl!102、さらに、第2半導体基板
101に選択的食刻をし、露出した食刻部の第2半導体
基板101上にエピタキシャルN103を形成する。そ
して、このエビタ今シャル層103中に、DMOsトラ
ンジスタをル戒する。一方、前記複合半導体基板の食刻
部を置いた第1半導体基板100部分には、いわゆる)
71掘り(トレンチ)技術によって、素子分離104を
行う。
ここで、rg’B出した食刻部の第2半導体基板101
上にエピタキシャル層を形成する」というコストの高く
なる構造とする理由は、ウェハ貼りそせ後に第1半導体
基板100を研磨して薄くしχいくのであるが、従来で
はこの研磨後の第1半鴎体膜(501膜)100(7)
膜厚バラツキ(±5.0μm程度)が大きいため、30
1膜を薄くてきす(特開昭62−76645号公報によ
れば20am)、食刻部段差が20μmという大きな段
差となり、このような段差があっては、その後工程で素
子を形成できないためであると推察する。
上にエピタキシャル層を形成する」というコストの高く
なる構造とする理由は、ウェハ貼りそせ後に第1半導体
基板100を研磨して薄くしχいくのであるが、従来で
はこの研磨後の第1半鴎体膜(501膜)100(7)
膜厚バラツキ(±5.0μm程度)が大きいため、30
1膜を薄くてきす(特開昭62−76645号公報によ
れば20am)、食刻部段差が20μmという大きな段
差となり、このような段差があっては、その後工程で素
子を形成できないためであると推察する。
また、「溝掘り(トレンチ)技術によって素7分離を行
う」としている遅角も同じ理由である。
う」としている遅角も同じ理由である。
すなわち、SOI膜厚が2011mと厚いため5.Ω。
分離すると段差がきつくなり、素子形成できなくなるた
めである。しかし、So IWAハ゛ラッキを回避する
ため、エピタキシャル成長や溝堀り(トレンチ)による
手法は、工程が?!雑となるため工数がかかり、コスト
高になってしまう。
めである。しかし、So IWAハ゛ラッキを回避する
ため、エピタキシャル成長や溝堀り(トレンチ)による
手法は、工程が?!雑となるため工数がかかり、コスト
高になってしまう。
最近、研磨加工技術が向上し、研磨後の膜厚バラツキを
±0.5μm程度までに抑えることが可能になってきた
ため、半導体基板をかなり薄くまで研磨加工できるよう
になった。ここで、フォトプロセスにおいて、現状のア
ライメント装置の焦点深度は6μmが限界であり、又、
6μm程度の段差であれば、島分離した際にもTE01
膜、あるいはSOG膜形成技術を応用することにより平
坦化可能である。そこで本発明者達は、このような技術
的背景に鑑みて、Sol構造における絶縁膜上の半導体
(SOt膜)の厚みを6μn1以下にした半導体装置を
形成するに至った。s01膜の厚みを6μm以下にする
ことにより島分離したとしても段差が小さくなるので、
特にエピタキシャル層を形成する必要がなく、又、島分
離した場合には溝掘り工程も不必要になる。又、溝掘り
により分離したとしてもその工程に要する時間は短くな
り生産効率が向上するという効果がある。
±0.5μm程度までに抑えることが可能になってきた
ため、半導体基板をかなり薄くまで研磨加工できるよう
になった。ここで、フォトプロセスにおいて、現状のア
ライメント装置の焦点深度は6μmが限界であり、又、
6μm程度の段差であれば、島分離した際にもTE01
膜、あるいはSOG膜形成技術を応用することにより平
坦化可能である。そこで本発明者達は、このような技術
的背景に鑑みて、Sol構造における絶縁膜上の半導体
(SOt膜)の厚みを6μn1以下にした半導体装置を
形成するに至った。s01膜の厚みを6μm以下にする
ことにより島分離したとしても段差が小さくなるので、
特にエピタキシャル層を形成する必要がなく、又、島分
離した場合には溝掘り工程も不必要になる。又、溝掘り
により分離したとしてもその工程に要する時間は短くな
り生産効率が向上するという効果がある。
ところが、このような装置について研究開発を進めてき
た結果、次に説明するような問題点が発生することが判
明した。即ち、従来ではSol膜の厚みが十分厚いため
に問題にならなかったのであるが、上述のようにその厚
みを6μm以下とし、そのSol膜に対してMOSトラ
ンジスタのような絶縁ゲート型電界効果トランジスタを
形成する場合には、その素子構造によっては素子の特性
が劣化するという問題である。第3図を用いてその一例
を説明する。尚、第3図(a)は断面図、第3図(b)
は(a)図中のA−A線断面の不純物プロファイルであ
る。第3図(a)に示す構造は、フィールド酸化膜20
0上に膜厚が6μm以下のN型のSOI膜201を形成
し、この膜の表面よりP型不純物を導入することにより
、P−型領域202を形成し、このP−型領域202内
にソース・ドレイン領域203.204を形成し、さら
に、このSol膜201上に絶縁膜を介してゲート電極
205を形成した構造である。そして、Sol膜201
の底部においてはP型不純物が到達しておらず、N型導
電型のままになっており、Sol膜201の膜厚が薄い
ためにSol膜のN−型領域206とソース領域203
との間の距離が短くなり、N−型領域206−P−型領
域202 V−ス’pM域203間に、NPN型の寄
生バイポーラトランジスタが形成され、MO3I−ラン
ジスタのカットオフ時にリーク電流が発生してしまう可
能性があるのである。
た結果、次に説明するような問題点が発生することが判
明した。即ち、従来ではSol膜の厚みが十分厚いため
に問題にならなかったのであるが、上述のようにその厚
みを6μm以下とし、そのSol膜に対してMOSトラ
ンジスタのような絶縁ゲート型電界効果トランジスタを
形成する場合には、その素子構造によっては素子の特性
が劣化するという問題である。第3図を用いてその一例
を説明する。尚、第3図(a)は断面図、第3図(b)
は(a)図中のA−A線断面の不純物プロファイルであ
る。第3図(a)に示す構造は、フィールド酸化膜20
0上に膜厚が6μm以下のN型のSOI膜201を形成
し、この膜の表面よりP型不純物を導入することにより
、P−型領域202を形成し、このP−型領域202内
にソース・ドレイン領域203.204を形成し、さら
に、このSol膜201上に絶縁膜を介してゲート電極
205を形成した構造である。そして、Sol膜201
の底部においてはP型不純物が到達しておらず、N型導
電型のままになっており、Sol膜201の膜厚が薄い
ためにSol膜のN−型領域206とソース領域203
との間の距離が短くなり、N−型領域206−P−型領
域202 V−ス’pM域203間に、NPN型の寄
生バイポーラトランジスタが形成され、MO3I−ラン
ジスタのカットオフ時にリーク電流が発生してしまう可
能性があるのである。
そこで本発明は、S○1構造において絶縁膜上に形成す
る単結晶半導体から成る半導体領域の厚さを十分に薄く
すると共に、該半導体領域にその特性が良好な素子を形
成した半導体装置およびその製造方法を提供することを
目的としている。
る単結晶半導体から成る半導体領域の厚さを十分に薄く
すると共に、該半導体領域にその特性が良好な素子を形
成した半導体装置およびその製造方法を提供することを
目的としている。
上記の目的を達成するために、本発明の半導体装置は、
単結晶半導体基板と、
前記単結晶半導体基板の主表面上に形成された絶縁膜と
、 前記絶縁膜上に形成され、単結晶半導体から成る半導体
領域と を有する半導体装置であって、 前記半導体領域は、厚さが6μm以下で、その表面から
底面までに達する不純物を有し、且つその表面から底面
にいくにつれて不純物濃度が低くなるような濃度勾配を
有する所定の導電型の領域を有するものであり、 前記半導体領域の前記所定の導電型領域内に該導電型と
は逆の導電型のソース・ドレイン領域を形成した絶縁ゲ
ート型電界効果トランジスタを有することを特徴として
いる。
、 前記絶縁膜上に形成され、単結晶半導体から成る半導体
領域と を有する半導体装置であって、 前記半導体領域は、厚さが6μm以下で、その表面から
底面までに達する不純物を有し、且つその表面から底面
にいくにつれて不純物濃度が低くなるような濃度勾配を
有する所定の導電型の領域を有するものであり、 前記半導体領域の前記所定の導電型領域内に該導電型と
は逆の導電型のソース・ドレイン領域を形成した絶縁ゲ
ート型電界効果トランジスタを有することを特徴として
いる。
又、半導体装置の製造方法は、第1導電型の第1単結晶
半導体基板の主表面と、第2単結晶半導体基板の主表面
とを絶縁膜を介して接合する工程と、 前記第1単結晶半導体基板の厚さを6μm以下にして半
導体領域を形成する工程と、 前記半導体領域に対して第2導電型の不純物を該半導体
領域の表面から前記絶縁膜に接する底面まで導入し、そ
の表面から底面にいくにつれて不純物濃度が低くなる濃
度勾配を有する領域を形成する工程と、 前記第2導電型の不純物を導入した半導体領域に対して
、半導体領域内に第1導電型のソース・ドレイン領域を
形成し絶縁ゲート型電界効果トランジスタを形成する工
程と を備えることを特徴としている。
半導体基板の主表面と、第2単結晶半導体基板の主表面
とを絶縁膜を介して接合する工程と、 前記第1単結晶半導体基板の厚さを6μm以下にして半
導体領域を形成する工程と、 前記半導体領域に対して第2導電型の不純物を該半導体
領域の表面から前記絶縁膜に接する底面まで導入し、そ
の表面から底面にいくにつれて不純物濃度が低くなる濃
度勾配を有する領域を形成する工程と、 前記第2導電型の不純物を導入した半導体領域に対して
、半導体領域内に第1導電型のソース・ドレイン領域を
形成し絶縁ゲート型電界効果トランジスタを形成する工
程と を備えることを特徴としている。
本発明によると、半導体領域の厚さが6μm以下である
ので島分離したとしてもその段差が小さくなり、それに
より大きな段差に起因する製造工程が不必要となるので
、製造工程を簡単化することができる。又、溝掘りによ
り分離したとしてもその工程に要する時間を短くするこ
とができ生産効率向上することができる。そして、半導
体装置にはその表面から底面までに達する所定の(第導
電型領域を形成し、この領域内に絶縁ゲート電界効果ト
ランジスタのソース・ドレイン領域形成するようにして
いるので、半導体領域内に生トランジスタが形成される
ことがなく、リー電流の発生を防止できる。
ので島分離したとしてもその段差が小さくなり、それに
より大きな段差に起因する製造工程が不必要となるので
、製造工程を簡単化することができる。又、溝掘りによ
り分離したとしてもその工程に要する時間を短くするこ
とができ生産効率向上することができる。そして、半導
体装置にはその表面から底面までに達する所定の(第導
電型領域を形成し、この領域内に絶縁ゲート電界効果ト
ランジスタのソース・ドレイン領域形成するようにして
いるので、半導体領域内に生トランジスタが形成される
ことがなく、リー電流の発生を防止できる。
又、半導体領域の表面の不純物濃度に対するy面の不純
物濃度の比を0.8以下にする場合には、この半導体領
域に導入される不純物濃度に対し。
物濃度の比を0.8以下にする場合には、この半導体領
域に導入される不純物濃度に対し。
半導体領域の厚さが十分厚いものであるからミの厚さが
多少ばらついたとしても、半導体領域(表面の濃度が変
動することがなく、絶縁ゲートi電界効果トランジスタ
のしきい値電圧のバラクを仰制できる。
多少ばらついたとしても、半導体領域(表面の濃度が変
動することがなく、絶縁ゲートi電界効果トランジスタ
のしきい値電圧のバラクを仰制できる。
又、前記単結晶半導体基板内に、該基板の他。
面を電極として使用し、該基板の厚さ方向に電i経路を
有する半導体素子を形成し、さらに、該:板の導電型を
第1導電型とし、前記半導体領域゛の該基板の主表面の
導電型を第2導電型とする合には、半導体素子の電位変
化の影響を受けなようになる。
有する半導体素子を形成し、さらに、該:板の導電型を
第1導電型とし、前記半導体領域゛の該基板の主表面の
導電型を第2導電型とする合には、半導体素子の電位変
化の影響を受けなようになる。
又、複数の半導体領域を形成し、それらの半導体領域に
対して形成される絶縁ゲート型電界効果トランジスタの
ゲート電極の導電型を第1単結晶半導体基板と同じ導電
型である第1導電型とする工程を採用する場合には、半
導体領域に対し第2導電型の不純物を導入する際により
高濃度の不純物を導入して第1導電型を第2導電型に打
ち消すことができるので、設計上有利になる。
対して形成される絶縁ゲート型電界効果トランジスタの
ゲート電極の導電型を第1単結晶半導体基板と同じ導電
型である第1導電型とする工程を採用する場合には、半
導体領域に対し第2導電型の不純物を導入する際により
高濃度の不純物を導入して第1導電型を第2導電型に打
ち消すことができるので、設計上有利になる。
以下、本発明を図面に示す実施例を用いて説明する。
第1図(a)〜(i)は本発明の一実施例を製造工程順
に説明するための断面図である。まず、第1図(a)に
示すように、N型導電型の第1単結晶シリコン基板lの
主表面を酸化して酸化膜2を形成する。
に説明するための断面図である。まず、第1図(a)に
示すように、N型導電型の第1単結晶シリコン基板lの
主表面を酸化して酸化膜2を形成する。
一方、N型導電型の第2単結晶シリコン基板3の主表面
よりB(ボロン)等のP型不純物を全面に導入してP型
領域4を形成し、さらにその表面を酸化して酸化y5を
形成する。
よりB(ボロン)等のP型不純物を全面に導入してP型
領域4を形成し、さらにその表面を酸化して酸化y5を
形成する。
次に、第1図(b)に示すように、酸化膜2と酸化膜5
とを接着させてウェハ貼り合せを行い、引き続き、第1
単結晶シリコン基板lの他主面より研磨を行い第1単結
晶シリコン基(反1の厚さを6μm以下の例えば1.5
〜2.5μmにする。
とを接着させてウェハ貼り合せを行い、引き続き、第1
単結晶シリコン基板lの他主面より研磨を行い第1単結
晶シリコン基(反1の厚さを6μm以下の例えば1.5
〜2.5μmにする。
次に、第1図(C)に示すように、第1単結晶シリコン
基Fi1を選択的に食刻して本発明の半導体領域に相当
する島領域6.7を形成する。
基Fi1を選択的に食刻して本発明の半導体領域に相当
する島領域6.7を形成する。
次に、第1図(d)に示すように、後述するDMOSト
ランジスタの形成予定領域およびP型領域4へのコンタ
クト領域の酸化膜2.5をドライエツチングまたはウェ
ットエツチングにより選択的に食刻して第2単結晶シリ
コン基板3を露出させ、引き続き、RIE法またはウェ
ットエツチング等によりP型領域4を完全に除去する。
ランジスタの形成予定領域およびP型領域4へのコンタ
クト領域の酸化膜2.5をドライエツチングまたはウェ
ットエツチングにより選択的に食刻して第2単結晶シリ
コン基板3を露出させ、引き続き、RIE法またはウェ
ットエツチング等によりP型領域4を完全に除去する。
この際、P型領域4の深さχjが1μm以上であると、
除去した部分の段差がきつくなり、問題である。従って
、P型領域4の深さχjは1am以下とする。
除去した部分の段差がきつくなり、問題である。従って
、P型領域4の深さχjは1am以下とする。
このため、ウェハ貼り合せする際の温度を、P型領域4
の深さχjが深くならないように、1100′C以下の
温度で行う。
の深さχjが深くならないように、1100′C以下の
温度で行う。
次に、第1図(e)に示すように、前工程におけるレジ
ストを除去した後、DMO3形成領域および島領域6.
7の表面にゲート酸化膜10を形成する。引き続き、0
MO3)ランジスタの形成予定領域およびP型チャネル
トランジスタの形成予定領域をレジストにてマスクする
。そうした上でB(ボロン)等のP型不純物をイオン注
入して島領域6の表面部分にP−型領域9を形成する。
ストを除去した後、DMO3形成領域および島領域6.
7の表面にゲート酸化膜10を形成する。引き続き、0
MO3)ランジスタの形成予定領域およびP型チャネル
トランジスタの形成予定領域をレジストにてマスクする
。そうした上でB(ボロン)等のP型不純物をイオン注
入して島領域6の表面部分にP−型領域9を形成する。
次に、第1図(f)に示すように、LPCVD法により
ノンドープの多結晶(Poly)シリコン膜11を堆積
し、この多結晶シリコン膜11に対して気相法によりP
(リン)を拡散してその導電型をN型導電型にする。
ノンドープの多結晶(Poly)シリコン膜11を堆積
し、この多結晶シリコン膜11に対して気相法によりP
(リン)を拡散してその導電型をN型導電型にする。
引き続き、多結晶シリコンIIIIIを選択的に食刻す
ることにより、DMOSトランジスタおよび0MO3)
ランジスタのゲート型[i 11 aを形成する。
ることにより、DMOSトランジスタおよび0MO3)
ランジスタのゲート型[i 11 aを形成する。
そして、CMO3I−ランジスクの形成予定領域をレジ
ストにてマスクした後、B(ボロン)等のP型不純物を
イオン注入してDMOSトランジスタのP型ウェル領域
8を形成する。
ストにてマスクした後、B(ボロン)等のP型不純物を
イオン注入してDMOSトランジスタのP型ウェル領域
8を形成する。
次に、第1図(8)に示すように、Nt等の還元雰囲気
中にて1170°C,100分のアニールを行い不純物
のドライブインを実施する。この状態において、島領域
6に注入形成されたP−型領域9の不純物は酸化膜2に
接する島領域6の底面にまで達するように拡散し、島領
域6の導電型をN型導電型からP型導電型に完全に変え
る。同時に、P型領域4およびP型ウェル領域8の不純
物も所定の深さに拡散する。尚、この時島領域7中の不
純物は予め第1単結晶シリコン基板1に含まれていたも
のであるので領域中に均一に分布しているが、島領域6
中の不純物は拡散されたものであるので島領域6の表面
から底面にいくにつれて不純物濃度が低くなる濃度勾配
を有している。
中にて1170°C,100分のアニールを行い不純物
のドライブインを実施する。この状態において、島領域
6に注入形成されたP−型領域9の不純物は酸化膜2に
接する島領域6の底面にまで達するように拡散し、島領
域6の導電型をN型導電型からP型導電型に完全に変え
る。同時に、P型領域4およびP型ウェル領域8の不純
物も所定の深さに拡散する。尚、この時島領域7中の不
純物は予め第1単結晶シリコン基板1に含まれていたも
のであるので領域中に均一に分布しているが、島領域6
中の不純物は拡散されたものであるので島領域6の表面
から底面にいくにつれて不純物濃度が低くなる濃度勾配
を有している。
次に、第1図((へ)に示すように、P型チャネルトラ
ンジスタの形成予定領域及びDMO3l−ランジスタの
所定領域をレジストにてマスクした後、P(リン)をイ
オン注入することにより、DMOSトランジスタのソー
ス領域12をP型ウェル領域8内に形成すると共に、N
型チャネルトランジスタのソース・ドレイン領域13.
14を形成する。
ンジスタの形成予定領域及びDMO3l−ランジスタの
所定領域をレジストにてマスクした後、P(リン)をイ
オン注入することにより、DMOSトランジスタのソー
ス領域12をP型ウェル領域8内に形成すると共に、N
型チャネルトランジスタのソース・ドレイン領域13.
14を形成する。
そして、前工程のレジストを除去した後に、DMOSト
ランジスタおよびN型チャネルトランジスタの所定領域
をレジストにてマスクし、B(ボロン)をイオン注入す
ることによりP型チャネルトランジスタのソース・ドレ
イン領域15.16及びDMO3)ランジスタのP型ウ
ェハ領域8とP型領域4のバイアス領域21.22を形
成する。
ランジスタおよびN型チャネルトランジスタの所定領域
をレジストにてマスクし、B(ボロン)をイオン注入す
ることによりP型チャネルトランジスタのソース・ドレ
イン領域15.16及びDMO3)ランジスタのP型ウ
ェハ領域8とP型領域4のバイアス領域21.22を形
成する。
次に、第1図(i)に示すように、BPSG膜による眉
間絶縁膜17を堆積した後、950°Cl2O分のアニ
ールによりリフローを行う。その後、島領域6.7の段
差部をSOC膜、又はTEO3膜23膜形3して平坦化
する。そして、眉間絶縁膜17のコンタクト領域を選択
的に開口し、A1(アルミニウム)を堆積し、該Afを
パターニングして電JM1Bを形成する。そして、全面
にP−3iN(プラズマ窒化膜)による表面保護膜19
を形成し、該表面保護W1.19のパッド部を開口する
。そして、最後にDMO3)ランジスタのドレイン電極
となる電極20を第2単結晶シリコン基板3の他主面に
形成する。
間絶縁膜17を堆積した後、950°Cl2O分のアニ
ールによりリフローを行う。その後、島領域6.7の段
差部をSOC膜、又はTEO3膜23膜形3して平坦化
する。そして、眉間絶縁膜17のコンタクト領域を選択
的に開口し、A1(アルミニウム)を堆積し、該Afを
パターニングして電JM1Bを形成する。そして、全面
にP−3iN(プラズマ窒化膜)による表面保護膜19
を形成し、該表面保護W1.19のパッド部を開口する
。そして、最後にDMO3)ランジスタのドレイン電極
となる電極20を第2単結晶シリコン基板3の他主面に
形成する。
そこで、上述の工程より製造される本実施例によると、
島領域6.7の厚みを6μm以下の十分に薄い厚さにし
ているので、酸化膜2上に形成されるCMOSトランジ
スタ間、あるいは他の素子との間の段差が小さくなり、
P型チャネル型トランジスタとN型チャネル型トランジ
スタあるいは他の素子と電気的に絶縁分離するために、
特に溝堀り工程を行う必要がなくなる。又、第2単結晶
シリコン基板3に形成されるDMOSトランジスタとの
間の段差も十分に小さい段差であるので、特にエピタキ
シャル成長させてそこにDMOSトランジスタを形成す
る必要がなく、第2単結晶シリコンl![3上に直接形
成させることができる。
島領域6.7の厚みを6μm以下の十分に薄い厚さにし
ているので、酸化膜2上に形成されるCMOSトランジ
スタ間、あるいは他の素子との間の段差が小さくなり、
P型チャネル型トランジスタとN型チャネル型トランジ
スタあるいは他の素子と電気的に絶縁分離するために、
特に溝堀り工程を行う必要がなくなる。又、第2単結晶
シリコン基板3に形成されるDMOSトランジスタとの
間の段差も十分に小さい段差であるので、特にエピタキ
シャル成長させてそこにDMOSトランジスタを形成す
る必要がなく、第2単結晶シリコンl![3上に直接形
成させることができる。
従って、本実施例によると、従来必要であった満堀り、
あるいはエピタキシャル成長のような工程を必要としな
いので、その分工程が簡単化でき、製造コストを低減で
きるという効果がある。尚、6μm以下の段差であれば
、T E OS II!あるいはSOG膜形成技術等に
より容易に平坦化可能であり、又、アライメント装置の
焦点深度についても十分届く範囲であるので、現状の装
置を支障なく使用できる。
あるいはエピタキシャル成長のような工程を必要としな
いので、その分工程が簡単化でき、製造コストを低減で
きるという効果がある。尚、6μm以下の段差であれば
、T E OS II!あるいはSOG膜形成技術等に
より容易に平坦化可能であり、又、アライメント装置の
焦点深度についても十分届く範囲であるので、現状の装
置を支障なく使用できる。
又、本実施例によると、島領域6に注入形成されたP−
型領域9の不純物が島領域6の底面にまで拡散するよう
に十分なドライブインを行っているので、島領域6の中
に寄生トランジスタが形成されることがなく、リーク電
流の発生を防止できる。
型領域9の不純物が島領域6の底面にまで拡散するよう
に十分なドライブインを行っているので、島領域6の中
に寄生トランジスタが形成されることがなく、リーク電
流の発生を防止できる。
尚、通常、ドライブインで拡散可能な深さは6μm程度
であり、上述のように島領域6.7の厚みが6μm以下
であるのでその底面までの拡散が可能である。
であり、上述のように島領域6.7の厚みが6μm以下
であるのでその底面までの拡散が可能である。
第4図はドライブイン条件を変えた場合の絶縁膜2上に
形成されるSol膜厚と各トランジスタのしきい値電圧
■、との関係を表す図である。第4図(a)はN型チャ
ネルトランジスタの島領域6の厚さとしきい値電圧Vt
との関係を示し、第4□(ロ)はP型チャネルトランジ
スタの島領域7の厚ピとしきい(l!電圧V、との関係
を示している。又、各々の図は上記実施例において第1
単結晶シリニン基板1としてその導電型がN型導電型で
、かて3〜5ΩC1のものを使用し、ゲート酸化膜10
I2膜厚が850人、B(ボロン)のドーズ量が4〉1
Q12、加速電圧が40keVとしてシQ!、レーシッ
ンした結果である。第4図(a)から、各特性心;膜厚
が厚くなるに従って、まずしきい値電圧v7が急、激に
下がり、その後、しきい値電圧V、がFl一定となり、
さらにその後にしきい値電圧■1カ再び下がる特性であ
ることがわかる。そして、こきい値電圧■、が略一定に
なった後に再び下がイ理由は、同じドライブイン条件で
あっても島Bl 3゜6の膜厚が厚くなるために、不純
物が島領域6σ底面にまで達することができず、島領域
6の底合にN型導電型の領域が残ってしまい、寄生バイ
l−ラトランジスタが形成され、リーク電流が発ηする
ためである。
形成されるSol膜厚と各トランジスタのしきい値電圧
■、との関係を表す図である。第4図(a)はN型チャ
ネルトランジスタの島領域6の厚さとしきい値電圧Vt
との関係を示し、第4□(ロ)はP型チャネルトランジ
スタの島領域7の厚ピとしきい(l!電圧V、との関係
を示している。又、各々の図は上記実施例において第1
単結晶シリニン基板1としてその導電型がN型導電型で
、かて3〜5ΩC1のものを使用し、ゲート酸化膜10
I2膜厚が850人、B(ボロン)のドーズ量が4〉1
Q12、加速電圧が40keVとしてシQ!、レーシッ
ンした結果である。第4図(a)から、各特性心;膜厚
が厚くなるに従って、まずしきい値電圧v7が急、激に
下がり、その後、しきい値電圧V、がFl一定となり、
さらにその後にしきい値電圧■1カ再び下がる特性であ
ることがわかる。そして、こきい値電圧■、が略一定に
なった後に再び下がイ理由は、同じドライブイン条件で
あっても島Bl 3゜6の膜厚が厚くなるために、不純
物が島領域6σ底面にまで達することができず、島領域
6の底合にN型導電型の領域が残ってしまい、寄生バイ
l−ラトランジスタが形成され、リーク電流が発ηする
ためである。
そして、第4図(a)の各特性において、膜厚が約1、
5μm以下の時にしきい値電圧■、が急激に下がる理由
は、島領域6の膜厚が薄くなりすぎるとドライブイン時
に不純物の濃度が膜全体に均一化され易くなり、しきい
値電圧V、を決定する主な要因である島領域6の表面濃
度が膜厚に応じて変化し易くなることから、しきい値電
圧VTが急激に変化するようになるものと考えられる。
5μm以下の時にしきい値電圧■、が急激に下がる理由
は、島領域6の膜厚が薄くなりすぎるとドライブイン時
に不純物の濃度が膜全体に均一化され易くなり、しきい
値電圧V、を決定する主な要因である島領域6の表面濃
度が膜厚に応じて変化し易くなることから、しきい値電
圧VTが急激に変化するようになるものと考えられる。
通常は膜厚が厚い場合、島領域6の表面の不純物濃度に
対して底面の不純物濃度はかなり低濃度になるが、膜厚
が薄すぎる場合には不純物の濃度が均一化され易くなる
ために、両手8@物濃度の差が小さくなる。第4図(a
)において、しきい値電圧V1が急激に下がっていると
ころの膜厚では島領域60表面の不純物濃度に対する底
面の不純物濃度の比が1に近く、この比の値が特性A、
B、Cの各点り。
対して底面の不純物濃度はかなり低濃度になるが、膜厚
が薄すぎる場合には不純物の濃度が均一化され易くなる
ために、両手8@物濃度の差が小さくなる。第4図(a
)において、しきい値電圧V1が急激に下がっていると
ころの膜厚では島領域60表面の不純物濃度に対する底
面の不純物濃度の比が1に近く、この比の値が特性A、
B、Cの各点り。
E、Fにおける比の値より小さくなると、膜厚によって
島領域6の表面濃度がほとんど影響を受けることがなく
なり、しきい値電圧■、が略一定になる。ここで、点り
における不純物濃度の比は01822であり、点已にお
ける不純物濃度の比は0゜824であり、点Fにおける
不純物濃度の比が0゜92であることを考慮すると、そ
の比の値が約0゜8以下であれば、島領域6の厚さが多
少ばらついたとしても島領域6の表面の濃度が変動する
ことがなく、しきい値電圧■7のばらつきを抑制できる
ようになる。尚、このことは第4図(a)中の各データ
を、横軸を不純物濃度の比としてプロットし直した第6
図からも明確に理解できる。
島領域6の表面濃度がほとんど影響を受けることがなく
なり、しきい値電圧■、が略一定になる。ここで、点り
における不純物濃度の比は01822であり、点已にお
ける不純物濃度の比は0゜824であり、点Fにおける
不純物濃度の比が0゜92であることを考慮すると、そ
の比の値が約0゜8以下であれば、島領域6の厚さが多
少ばらついたとしても島領域6の表面の濃度が変動する
ことがなく、しきい値電圧■7のばらつきを抑制できる
ようになる。尚、このことは第4図(a)中の各データ
を、横軸を不純物濃度の比としてプロットし直した第6
図からも明確に理解できる。
上記実施例では、島領域6の膜厚を1.5〜2.5μm
とし、1170°C1100分の条件にてドライブイン
を実施しているので、第4図(a)から不純物濃度の比
は0.8以下となり、しきい値電圧V。
とし、1170°C1100分の条件にてドライブイン
を実施しているので、第4図(a)から不純物濃度の比
は0.8以下となり、しきい値電圧V。
は安定する。また、リーク電流も発生しない。そして、
例えば膜厚の設計値を2.0 B mにすることにより
、研磨のばらつきが±0.5μmであったとしても、常
にしきい値電圧は略2.0■となり、特性が良い素子を
形成できるのである。
例えば膜厚の設計値を2.0 B mにすることにより
、研磨のばらつきが±0.5μmであったとしても、常
にしきい値電圧は略2.0■となり、特性が良い素子を
形成できるのである。
又、本実施例によると、ゲート電極11aの導電型を第
1単結晶シリコン基板1の導電型と同じ導電型であるN
型にしているので、以下に説明するような設計上の効果
がある。ここで、N型導電型の多結晶シリコンから戊る
ゲート電極の仕事関数は4.1(V)であり、P型環電
型の多結晶シリコンからなるゲート電極の仕事関数は5
.3(V)であり、約1.2(V)の差が存在する。そ
して、例えば上記実施例のようにN型導電型の第1単結
晶シリコン基Fi、■を用いる場合には、CMO3I−
ランジスタのうちN型チャネルトランジスタの島領域6
に対してP型不純物を導入してN型導電型からP型環電
型に変化させる必要があるが、この時、前述したような
理由からリーク電流の発生を防止するためには、島領域
6の底面までP型環電型にするために導入する不純物の
濃度をより高くした方が容易に深く拡散できるので望ま
しい。そこで、この島領域6の上に形成するゲート電極
llの導電型をN型にすれば、P型にするよりも仕事関
数に1.2(V)の余裕ができるので、その分濃度が高
い不純物をドライブインすれば良いので、容易に不純物
を深く拡散することができ、延いてはしきい値電圧V、
が調整し易くなり、設計上有利になる。又、同様に、P
型導電型の第1単結晶シリコン基板lを用いる場合にお
いても、P型導電型のゲート電極にすること番トより、
設計上有利になる。
1単結晶シリコン基板1の導電型と同じ導電型であるN
型にしているので、以下に説明するような設計上の効果
がある。ここで、N型導電型の多結晶シリコンから戊る
ゲート電極の仕事関数は4.1(V)であり、P型環電
型の多結晶シリコンからなるゲート電極の仕事関数は5
.3(V)であり、約1.2(V)の差が存在する。そ
して、例えば上記実施例のようにN型導電型の第1単結
晶シリコン基Fi、■を用いる場合には、CMO3I−
ランジスタのうちN型チャネルトランジスタの島領域6
に対してP型不純物を導入してN型導電型からP型環電
型に変化させる必要があるが、この時、前述したような
理由からリーク電流の発生を防止するためには、島領域
6の底面までP型環電型にするために導入する不純物の
濃度をより高くした方が容易に深く拡散できるので望ま
しい。そこで、この島領域6の上に形成するゲート電極
llの導電型をN型にすれば、P型にするよりも仕事関
数に1.2(V)の余裕ができるので、その分濃度が高
い不純物をドライブインすれば良いので、容易に不純物
を深く拡散することができ、延いてはしきい値電圧V、
が調整し易くなり、設計上有利になる。又、同様に、P
型導電型の第1単結晶シリコン基板lを用いる場合にお
いても、P型導電型のゲート電極にすること番トより、
設計上有利になる。
さらに、本実施例によると、CMO3I−ランジスタの
N型チャネルトランジスタおよびP型チャネルトランジ
スタの基板電位をとるために、両トランジスタの基板電
位を共通とし、酸化膜2.5を介してP壁領域4により
容量結合を行うことにより該基板電位を固定しているの
で、集積化が可能となる。ここで、このようにトランジ
スタの基板電位を容量結合を行うことにより固定する構
造の場合、「キンク現象」が起こる場合がある。
N型チャネルトランジスタおよびP型チャネルトランジ
スタの基板電位をとるために、両トランジスタの基板電
位を共通とし、酸化膜2.5を介してP壁領域4により
容量結合を行うことにより該基板電位を固定しているの
で、集積化が可能となる。ここで、このようにトランジ
スタの基板電位を容量結合を行うことにより固定する構
造の場合、「キンク現象」が起こる場合がある。
「キンク現象」が回路上、障害となる場合には、第5図
の断面図に示すような構成、即ち島領域6゜7の基板電
位をそれぞれコンタクト21,22を介して別々に固定
する構成とすれば良い。尚、P壁領域4の電位は通常は
接地(GND)電位に固定される。又、第2単結晶シリ
コン基板3内にDMOSのような基板の他主面を電極と
して使用し基板の厚さ方向に電流経路を有する素子を形
成する場合には、その素子の電位変化の影響を受けない
ようにするために、P壁領域4の導電型は第2単結晶シ
リコン基板3の導電型と反対の導電型にするのが望まし
い。
の断面図に示すような構成、即ち島領域6゜7の基板電
位をそれぞれコンタクト21,22を介して別々に固定
する構成とすれば良い。尚、P壁領域4の電位は通常は
接地(GND)電位に固定される。又、第2単結晶シリ
コン基板3内にDMOSのような基板の他主面を電極と
して使用し基板の厚さ方向に電流経路を有する素子を形
成する場合には、その素子の電位変化の影響を受けない
ようにするために、P壁領域4の導電型は第2単結晶シ
リコン基板3の導電型と反対の導電型にするのが望まし
い。
又、上記実施例では、P壁領域4を形成するのにあたり
、第1図(a)を用いて説明したように、第2単結晶シ
リコン基板3の主表面の全面に形成しているが、これは
仮にこのP壁領域4をCMOSトランジスタの下のみに
選択的に形成したとすると、位置合せのためのアライメ
ントキーの凹凸が問題になるからである。
、第1図(a)を用いて説明したように、第2単結晶シ
リコン基板3の主表面の全面に形成しているが、これは
仮にこのP壁領域4をCMOSトランジスタの下のみに
選択的に形成したとすると、位置合せのためのアライメ
ントキーの凹凸が問題になるからである。
次に、本発明の他の実施例を第7図(a)〜(g)を参
照して説明する。
照して説明する。
はじめに、第7図(a)の如く、少なくとも一方の面を
鏡面研磨し、5XIO”ciaの不純物濃度を有するN
−型の第1半導体基板301の鏡面301aの一部を化
学エツチングあるいは反応性イオンエツチング(RIE
)により、選択 的にエッチソゲし、深さ0.2〜2μ
mの凹部302を形成する。
鏡面研磨し、5XIO”ciaの不純物濃度を有するN
−型の第1半導体基板301の鏡面301aの一部を化
学エツチングあるいは反応性イオンエツチング(RIE
)により、選択 的にエッチソゲし、深さ0.2〜2μ
mの凹部302を形成する。
次に、第7図(ロ)の如く凹部302の境界部302a
に沿って基板端部に開口する幅2μm以上で、深さ10
μm以上の溝303をダイシングあるいは化学エツチン
グあるいはRIHによって形成する。この第1半導体基
板301と、少なくとも一方の面を鏡面研磨したN°型
の第2半導体基Fi、305とを、例えばトリクレン煮
沸、アセトン超音波洗浄、NH3:H,O,:H,O=
1 : 1 :4の混合液による有機物の除去、HCl
: H,O。
に沿って基板端部に開口する幅2μm以上で、深さ10
μm以上の溝303をダイシングあるいは化学エツチン
グあるいはRIHによって形成する。この第1半導体基
板301と、少なくとも一方の面を鏡面研磨したN°型
の第2半導体基Fi、305とを、例えばトリクレン煮
沸、アセトン超音波洗浄、NH3:H,O,:H,O=
1 : 1 :4の混合液による有機物の除去、HCl
: H,O。
:HxO=1:1:4の混合液による金属汚染の除去お
よび純水洗浄を順次施すことにより、充分洗浄する。そ
の後、I−IF:H,O=1 :50の混合液により、
自然酸化膜を除去した後、例えばH!Sow : H
! 02=3 : 1の混合液により、ウェハ表面に1
5Å以下の酸化膜を形成し、親水性を持たせ、純水にて
洗浄する。次に、乾燥窒素等による乾燥を行い、基板表
面に吸着する水分量を制御した後、第7図(C)の如く
2枚の基+、!1301,305の鏡面301a、30
5a同士を密着させる。
よび純水洗浄を順次施すことにより、充分洗浄する。そ
の後、I−IF:H,O=1 :50の混合液により、
自然酸化膜を除去した後、例えばH!Sow : H
! 02=3 : 1の混合液により、ウェハ表面に1
5Å以下の酸化膜を形成し、親水性を持たせ、純水にて
洗浄する。次に、乾燥窒素等による乾燥を行い、基板表
面に吸着する水分量を制御した後、第7図(C)の如く
2枚の基+、!1301,305の鏡面301a、30
5a同士を密着させる。
これにより、2枚の301,305は表面に形成された
シラノール基および表面に吸着した水分子の水素結合に
より接着される。さらに、この接着した基板301およ
び305を10Torr以下の真空中にて乾燥させる。
シラノール基および表面に吸着した水分子の水素結合に
より接着される。さらに、この接着した基板301およ
び305を10Torr以下の真空中にて乾燥させる。
このとき、基板301および305の反りを補償するた
め、30g重/cd以上の荷重を印加してもよい。この
後、基板301および305を例えば窒素、アルゴン等
の不活性ガス雰囲気中で1100″C以上、1時間以上
の熱処理を施すことにより、接着面において脱水縮合反
応が起きてシリコン(Si)と酸素(O)の結合(St
−0−3i)ができ、さらに0が基板に拡散してSt原
子同士の結合(St−3i)ができ、2枚の基板301
および305が直接結合され、接合基板310が形成さ
れる。ただし、このとき凹部2は接合しておらず、空洞
となっている。
め、30g重/cd以上の荷重を印加してもよい。この
後、基板301および305を例えば窒素、アルゴン等
の不活性ガス雰囲気中で1100″C以上、1時間以上
の熱処理を施すことにより、接着面において脱水縮合反
応が起きてシリコン(Si)と酸素(O)の結合(St
−0−3i)ができ、さらに0が基板に拡散してSt原
子同士の結合(St−3i)ができ、2枚の基板301
および305が直接結合され、接合基板310が形成さ
れる。ただし、このとき凹部2は接合しておらず、空洞
となっている。
次に、第7図(d)の如く、この一体化した基板310
を例えばドライ02、ウェット0.、H,。
を例えばドライ02、ウェット0.、H,。
02混合燃焼気体中等の酸化性雰囲気で900″C以上
、1時間以上の熱処理を施し、満303を通して基板3
10の内部の空洞部表面を酸化し、酸化膜311を形成
する。ただし、この酸化は凹部2は接合しておらず、空
洞となっている。
、1時間以上の熱処理を施し、満303を通して基板3
10の内部の空洞部表面を酸化し、酸化膜311を形成
する。ただし、この酸化は凹部2は接合しておらず、空
洞となっている。
次に、第7図(d)の如く、この一体化した基板310
を例えばドライ02% ウェットORr H2+Ot
混合燃焼気体中等の酸化性雰囲気で900°C以上、1
時間以上の熱処理を施し、溝303を通して基板310
の内部の空洞部表面を酸化し、酸化膜311を形成する
。ただし、この酸化は凹部302の表面と基板305の
空洞部表面の酸化膜311が成長して、この空洞部を酸
化膜によって埋設し、SiとOの結合ができて、完全に
接合されるまでは最低行う。なお、凹部302の部分の
酸化速度を上げるため、四部302には接着前、つまり
第7図(a)または(b)の工程において、酸化促進の
ため酸素をイオン注入しておいてもよい。
を例えばドライ02% ウェットORr H2+Ot
混合燃焼気体中等の酸化性雰囲気で900°C以上、1
時間以上の熱処理を施し、溝303を通して基板310
の内部の空洞部表面を酸化し、酸化膜311を形成する
。ただし、この酸化は凹部302の表面と基板305の
空洞部表面の酸化膜311が成長して、この空洞部を酸
化膜によって埋設し、SiとOの結合ができて、完全に
接合されるまでは最低行う。なお、凹部302の部分の
酸化速度を上げるため、四部302には接着前、つまり
第7図(a)または(b)の工程において、酸化促進の
ため酸素をイオン注入しておいてもよい。
この後、第7図(e)の如く、基板301側表面301
bに溝303が開口するまで研磨またはエツチングする
。尚、この時、基板301の厚さは5μm程度になって
いる。
bに溝303が開口するまで研磨またはエツチングする
。尚、この時、基板301の厚さは5μm程度になって
いる。
そして、さらに第7図(f)の如く、例えばCVD法に
より多結晶シリコン315を堆積させ、溝303を埋め
る。
より多結晶シリコン315を堆積させ、溝303を埋め
る。
ここで、この溝の充填1!l質である多結晶シリコン3
15は、酸化物や窒化物等の絶縁物でもよく、充填方法
もスパッタ、蒸着、SOG等でもよい。
15は、酸化物や窒化物等の絶縁物でもよく、充填方法
もスパッタ、蒸着、SOG等でもよい。
また、満303は、表面の開孔部が閉じ7られれば、必
ずしも完全に充填物315で埋められてなく、空洞部が
残ってもよい。
ずしも完全に充填物315で埋められてなく、空洞部が
残ってもよい。
そして、例えばラップポリッシュあるいはエッチバック
等により、表面の堆積物を除去し、平坦化することによ
り、充填物315と酸化膜311で他の領域と電気的に
完全に分離された領域を持つ半導体基板310を得る。
等により、表面の堆積物を除去し、平坦化することによ
り、充填物315と酸化膜311で他の領域と電気的に
完全に分離された領域を持つ半導体基板310を得る。
次に、第7図(Oに示す如く縦型パワートランジスタ3
30とこのトランジスタ330を制御する論理回路部3
35が、Iチップの半導体基板310に搭載されている
。
30とこのトランジスタ330を制御する論理回路部3
35が、Iチップの半導体基板310に搭載されている
。
尚、この縦型パワートランジスタ330は、公知の工程
により基板301の端面にソース電極331、ゲート電
極332が形成され、また基板305の端面にはドレイ
ン電極333が形成される。
により基板301の端面にソース電極331、ゲート電
極332が形成され、また基板305の端面にはドレイ
ン電極333が形成される。
また、論理回路35には、基板301の端面の領域32
0内にN型不純物、P型不純物をそれぞれイオン注入し
、その後、1170@ 10時間の条件でドライブイ
ンを行うことにより、それぞれ2 X 10 ”cm−
”、 7 X 10 ”cm−’の濃度の不純物を有
するN型ウェル領域336.P型ウェル領域337を形
成する。この際、各領域336,337は不純物が領域
320の表面から底面に達すると共に、その表面から底
面にいくにつれて不純物濃度が低くなる濃度勾配を有し
ている。又、その表面の不純物濃度に対する底面の不純
物濃度の比が0,8以下になるように調整されている。
0内にN型不純物、P型不純物をそれぞれイオン注入し
、その後、1170@ 10時間の条件でドライブイ
ンを行うことにより、それぞれ2 X 10 ”cm−
”、 7 X 10 ”cm−’の濃度の不純物を有
するN型ウェル領域336.P型ウェル領域337を形
成する。この際、各領域336,337は不純物が領域
320の表面から底面に達すると共に、その表面から底
面にいくにつれて不純物濃度が低くなる濃度勾配を有し
ている。又、その表面の不純物濃度に対する底面の不純
物濃度の比が0,8以下になるように調整されている。
そして、各領域336,337内にそれぞれP゛領域N
″領域形成することによりソース、ドレイン領域を形成
し、その後、絶縁膜を介してゲート電極を形成し、CM
OSトランジスタを有する論理回路を形y戊する。
″領域形成することによりソース、ドレイン領域を形成
し、その後、絶縁膜を介してゲート電極を形成し、CM
OSトランジスタを有する論理回路を形y戊する。
そこで、本実施例においても、5μm程度にまで薄くさ
れた基板301内にCMO3)ランジス。
れた基板301内にCMO3)ランジス。
夕を形成するようにしているので、そのCMOSトラン
ジスタと縦型パワートランジスタ330とを電気的に分
離するために形成される溝303の深さは比較的浅くな
るので、その分その工程に要する時間を短くすることが
でき、生産効率を向上することができる。又、N型ウェ
ル領域336、P型ウェル領域337の不純物は領域3
20の底面にまで達しているので、寄生トランジスタが
形成されることがない。又、その不純物は、表面の不純
物濃度に対する底面の不純物濃度の比が0.8以下であ
るのでしきい値電圧のばらつきを制御することができる
。
ジスタと縦型パワートランジスタ330とを電気的に分
離するために形成される溝303の深さは比較的浅くな
るので、その分その工程に要する時間を短くすることが
でき、生産効率を向上することができる。又、N型ウェ
ル領域336、P型ウェル領域337の不純物は領域3
20の底面にまで達しているので、寄生トランジスタが
形成されることがない。又、その不純物は、表面の不純
物濃度に対する底面の不純物濃度の比が0.8以下であ
るのでしきい値電圧のばらつきを制御することができる
。
以上、本発明を上記実施例を用いて説明したが、本発明
はそれらに限定されることなくその主旨を逸脱しない限
り、例えば以下に示す如く種々変形可能である。
はそれらに限定されることなくその主旨を逸脱しない限
り、例えば以下に示す如く種々変形可能である。
■絶縁股上に形成される島N域に対して形成される素子
としては、MO3I−ランジスタ以外のものでも良く、
その素子構造によってはリーク電流が発生ずる他の絶縁
ゲート型電界効果トランジスタでも良く、又、抵抗、ダ
イオード等の受動素子を併せて形成しても良い。
としては、MO3I−ランジスタ以外のものでも良く、
その素子構造によってはリーク電流が発生ずる他の絶縁
ゲート型電界効果トランジスタでも良く、又、抵抗、ダ
イオード等の受動素子を併せて形成しても良い。
■第1単結晶半導体基板と第2単結晶半導体基板との間
に介在することになる絶縁膜は、予め両基板の主表面に
形成しておく必要はなく、少なくとも一方の基板の主表
面に形成しておけば良い。
に介在することになる絶縁膜は、予め両基板の主表面に
形成しておく必要はなく、少なくとも一方の基板の主表
面に形成しておけば良い。
■第1図に示した上記実施例においては、N型チャネル
トランジスタとP型チャネルトランジスタとの間の電気
的絶縁を第1単結晶シリコン基板1を選択的に食刻する
ことにより行っているが、溝掘り技術により行っても良
く、又、島領域の膜厚が十分に薄い場合には選択酸化技
術により行っても良い。
トランジスタとP型チャネルトランジスタとの間の電気
的絶縁を第1単結晶シリコン基板1を選択的に食刻する
ことにより行っているが、溝掘り技術により行っても良
く、又、島領域の膜厚が十分に薄い場合には選択酸化技
術により行っても良い。
以上述べたように本発明によると、製造工程を簡単化す
ることができる、あるいは生産効率を向上することがで
きるという効果を気体でき、さらにリーク電流の発生を
防止できる。
ることができる、あるいは生産効率を向上することがで
きるという効果を気体でき、さらにリーク電流の発生を
防止できる。
又、不純物濃度の比を0.8以下にする場合には、絶縁
ゲート型電界効果!・ランジスタのしきい値電圧のばら
つきを抑制できる。
ゲート型電界効果!・ランジスタのしきい値電圧のばら
つきを抑制できる。
又、単結晶半導体基板内に半導体素子を形成し、さらに
、半導体領域下の基板の主表面の導電型を基板の導電型
と反対導電型にすることにより、半導体領域の電位がそ
の半導体素子の電位変化の影響を受けないようになり、
半導体領域に形成される絶縁ゲート型電界効果トランジ
スタの特性が安定化する。
、半導体領域下の基板の主表面の導電型を基板の導電型
と反対導電型にすることにより、半導体領域の電位がそ
の半導体素子の電位変化の影響を受けないようになり、
半導体領域に形成される絶縁ゲート型電界効果トランジ
スタの特性が安定化する。
又、ゲート電極の導電型を第1単結晶半導体基板と同じ
導電型にする場合には、設計上有利になるという効果が
ある。
導電型にする場合には、設計上有利になるという効果が
ある。
第1図(a)〜(i)は本発明の一実施例を製造工程順
に説明するための断面図で、そのうち第1図(ロ)及び
(i)はその拡大断面図、第2図は従来技術を説明する
ための断面図、第3図(a)はリーク電流が発生する様
子を説明するための断面図、第3図(b)は第3図(a
J中のA−A線断面の不純物プロファイル、第4図(a
)、 (b)はsoi膜厚としきい値電圧v7との関係
を表す図、第5図は本発明の他の実施例を説明するため
の断面図、第6図は不純物濃度の比としきい値電圧■、
との関係を表す図、第7図(a)〜(g)は本発明のさ
らに他の実施例を製造工程順に説明するための断面図で
ある。 l・・・第1単結晶シリコン基板、2,5・・・酸化膜
。 3・・・第2単結晶シリコン基板、6.7・・・島領域
9・・・P−型領域、11・・・多結晶シリコン膜。
に説明するための断面図で、そのうち第1図(ロ)及び
(i)はその拡大断面図、第2図は従来技術を説明する
ための断面図、第3図(a)はリーク電流が発生する様
子を説明するための断面図、第3図(b)は第3図(a
J中のA−A線断面の不純物プロファイル、第4図(a
)、 (b)はsoi膜厚としきい値電圧v7との関係
を表す図、第5図は本発明の他の実施例を説明するため
の断面図、第6図は不純物濃度の比としきい値電圧■、
との関係を表す図、第7図(a)〜(g)は本発明のさ
らに他の実施例を製造工程順に説明するための断面図で
ある。 l・・・第1単結晶シリコン基板、2,5・・・酸化膜
。 3・・・第2単結晶シリコン基板、6.7・・・島領域
9・・・P−型領域、11・・・多結晶シリコン膜。
Claims (6)
- (1)単結晶半導体基板と、 前記単結晶半導体基板の主表面上に形成された絶縁膜と
、 前記絶縁膜上に形成され、単結晶半導体から成る半導体
領域と を有する半導体装置であって、 前記半導体領域は、厚さが6μm以下で、その表面から
底面までに達する不純物を有し、且つその表面から底面
にいくにつれて不純物濃度が低くなるような濃度勾配を
有する所定の導電型の領域を有するものであり、 前記半導体領域の前記所定の導電型領域内に該導電型と
は逆の導電型のソース・ドレイン領域を形成した絶縁ゲ
ート型電界効果トランジスタを有することを特徴とする
半導体装置。 - (2)前記半導体領域の表面の不純物濃度に対する前記
底面の不純物濃度の比が0.8以下である請求項(1)
記載の半導体装置。 - (3)前記単結晶半導体基板内に、該基板の他主面を電
極として使用し、該基板の厚さ方向に電流経路を有する
半導体素子を形成し、さらに、該基板を所定の導電型に
て形成し、前記半導体領域下の該基板の主表面の導電型
を該基板の導電型とは逆の導電型とする請求項(1)又
は(2)記載の半導体装置。 - (4)第1導電型の第1単結晶半導体基板の主表面と、
第2単結晶半導体基板の主表面とを絶縁膜を介して接合
する工程と、 前記第1単結晶半導体基板の厚さを6μm以下にして半
導体領域を形成する工程と、 前記半導体領域に対して第2導電型の不純物を該半導体
領域の表面から前記絶縁膜に接する底面まで導入し、そ
の表面から底面にいくにつれて不純物濃度が低くなる濃
度勾配を有する領域を形成する工程と、 前記第2導電型の不純物を導入した半導体領域に対して
、半導体領域内に第1導電型のソース・ドレイン領域を
形成し絶縁ゲート型電界効果トランジスタを形成する工
程と を備えることを特徴とする半導体装置の製造方法。 - (5)前記半導体領域の前記表面の不純物濃度に対する
前記底面の不純物濃度の比が0.8以下である請求項(
4)記載の半導体装置の製造方法。 - (6)前記半導体領域を形成する工程は、複数の半導体
領域を形成する工程であり、前記絶縁ゲート型電界効果
トランジスタを形成する工程は、前記第2導電型の不純
物を導入した半導体領域に対しては、第1導電型チャネ
ルの絶縁ゲート型電界効果トランジスタを形成し、前記
第2導電型の不純物を導入しない半導体領域に対しては
、第2導電型チャネルの絶縁ゲート型電界効果トランジ
スタを形成し、しかもそれらの半導体領域のゲート電極
の導電型を第1導電型とする工程である請求項(4)又
は(5)記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2122199A JPH0824162B2 (ja) | 1989-07-10 | 1990-05-11 | 半導体装置およびその製造方法 |
US07/549,299 US5072277A (en) | 1989-07-10 | 1990-07-09 | Semiconductor device with gradually varying doping levels to compensate for thickness variations |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1-178639 | 1989-07-10 | ||
JP17863989 | 1989-07-10 | ||
JP2122199A JPH0824162B2 (ja) | 1989-07-10 | 1990-05-11 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03129765A true JPH03129765A (ja) | 1991-06-03 |
JPH0824162B2 JPH0824162B2 (ja) | 1996-03-06 |
Family
ID=26459372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2122199A Expired - Fee Related JPH0824162B2 (ja) | 1989-07-10 | 1990-05-11 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5072277A (ja) |
JP (1) | JPH0824162B2 (ja) |
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JPH0824162B2 (ja) | 1996-03-06 |
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