JPH04186746A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04186746A JPH04186746A JP2316603A JP31660390A JPH04186746A JP H04186746 A JPH04186746 A JP H04186746A JP 2316603 A JP2316603 A JP 2316603A JP 31660390 A JP31660390 A JP 31660390A JP H04186746 A JPH04186746 A JP H04186746A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims description 43
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 7
- 230000000694 effects Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 101100408804 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pof2 gene Proteins 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 235000011149 sulphuric acid Nutrition 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置およびその製造方法に関するもので
あり、例えば１つの基板上に複数の素子が形成され、各
素子間を絶縁分離する半導体装置およびその製造方法に
用いられるものである。
あり、例えば１つの基板上に複数の素子が形成され、各
素子間を絶縁分離する半導体装置およびその製造方法に
用いられるものである。
従来、１つの基板上に複数の半導体素子が形成され、各
半導体素子間を絶縁分離する半導体装置として、例えば
特開平２−１４８８５５号公報に開示されるものがある
。
半導体素子間を絶縁分離する半導体装置として、例えば
特開平２−１４８８５５号公報に開示されるものがある
。
上記公報では、５ｏｌ（シリコン オン インシュレー
タ；５ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａ ｔ ｏ
ｒ）型デバイスより成る半導体素子が形成された素子
形成領域を囲むようにして導電層（ｐｏｌｙ−３ｉ層）
が形成され、さらにこの導電層の周囲に対して絶縁膜（
ＳｉＯ□膜）が形成されている。そして、上記導電層に
電位を与えることにより、各々の素子形成領域を電気的
にシールドしている。
タ；５ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａ ｔ ｏ
ｒ）型デバイスより成る半導体素子が形成された素子
形成領域を囲むようにして導電層（ｐｏｌｙ−３ｉ層）
が形成され、さらにこの導電層の周囲に対して絶縁膜（
ＳｉＯ□膜）が形成されている。そして、上記導電層に
電位を与えることにより、各々の素子形成領域を電気的
にシールドしている。
ところが上述した従来のものでは、電位を与えることに
より、導電層をシールド層として働かせようとしている
ので、導電層は半導体素子が形成された素子形成領域を
囲むようにして形成されている。
より、導電層をシールド層として働かせようとしている
ので、導電層は半導体素子が形成された素子形成領域を
囲むようにして形成されている。
よって素子形成領域を囲むようにして導電層を形成する
ためには、絶縁膜を形成しようとする時および導電層を
ウェハ表面より連通させようとする時に、エツチング工
程が複数必要となり、製造工程が増加してしまうという
問題かある。
ためには、絶縁膜を形成しようとする時および導電層を
ウェハ表面より連通させようとする時に、エツチング工
程が複数必要となり、製造工程が増加してしまうという
問題かある。
そこで本発明は上記問題点に鑑みてなされたものであり
、製造工程を増加させることなく、各素子形成領域を絶
縁分離することができる半導体装置およびその製造方法
を提供することを目的とするものである。
、製造工程を増加させることなく、各素子形成領域を絶
縁分離することができる半導体装置およびその製造方法
を提供することを目的とするものである。
［課題を解決するための手段］
そのため請求項Ｉによる発明においては、半導体素子が
形成される素子形成層の所定領域が絶縁膜により囲まれ
、前記所定領域に前記半導体素子が形成された半導体装
置において、前記所定領域に隣接して形成されると共に
、一端が前記素子形成層の主表面に表れて、前記所定領
域を電気的に分離させる第１のシールド層と、前記所定
領域の下層に形成され、前記所定領域を電気的に分離さ
せる第２のシールド層とを備え、かつ、前記第１のシー
ルド層の前記一端から他端までの厚さは、前記所定領域
の主表面から前記第２のシールド層の形成位置までの厚
さ以上であることを特徴とする半導体装置を採用し、請
求項２による発明においては、 単結晶半導体層、第１の絶縁膜、多結晶膜、および素子
形成層が基板表面に順次堆積されたウェハを形成する第
１工程と、 少なくとも前記素子形成層の所定部に形成された前記多
結晶膜を除去するまで、エツチングにより前記所定部を
除去してトレンチ部を形成し、前記トレンチ部および前
記多結晶膜により前記素子形成層の所定領域を囲むよう
に形成する第２工程と、 前記トレンチ部の表面に第２の絶縁膜を形成する第３工
程と、 前記トレンチ部内に多結晶層を形成する第４工程と を含むことを特徴とする半導体装置の製造方法を採用す
るものである。
形成される素子形成層の所定領域が絶縁膜により囲まれ
、前記所定領域に前記半導体素子が形成された半導体装
置において、前記所定領域に隣接して形成されると共に
、一端が前記素子形成層の主表面に表れて、前記所定領
域を電気的に分離させる第１のシールド層と、前記所定
領域の下層に形成され、前記所定領域を電気的に分離さ
せる第２のシールド層とを備え、かつ、前記第１のシー
ルド層の前記一端から他端までの厚さは、前記所定領域
の主表面から前記第２のシールド層の形成位置までの厚
さ以上であることを特徴とする半導体装置を採用し、請
求項２による発明においては、 単結晶半導体層、第１の絶縁膜、多結晶膜、および素子
形成層が基板表面に順次堆積されたウェハを形成する第
１工程と、 少なくとも前記素子形成層の所定部に形成された前記多
結晶膜を除去するまで、エツチングにより前記所定部を
除去してトレンチ部を形成し、前記トレンチ部および前
記多結晶膜により前記素子形成層の所定領域を囲むよう
に形成する第２工程と、 前記トレンチ部の表面に第２の絶縁膜を形成する第３工
程と、 前記トレンチ部内に多結晶層を形成する第４工程と を含むことを特徴とする半導体装置の製造方法を採用す
るものである。
上記構成により、請求項１による発明においては、第１
のシールド層は所定領域に隣接して形成されると共に、
一端が素子形成層の主表面に表れて所定領域を電気的に
分離させ、第２のシールド層は所定領域の下層に形成さ
れ、所定領域を電気的に分離させている。そして、第１
のシールド層の一端から他端までの厚さは、所定領域の
主表面から第２のシールド層の形成位置までの厚さ以上
で形成されている。
のシールド層は所定領域に隣接して形成されると共に、
一端が素子形成層の主表面に表れて所定領域を電気的に
分離させ、第２のシールド層は所定領域の下層に形成さ
れ、所定領域を電気的に分離させている。そして、第１
のシールド層の一端から他端までの厚さは、所定領域の
主表面から第２のシールド層の形成位置までの厚さ以上
で形成されている。
また請求項２による発明においては、第１工程により、
単結晶半導体層、第１の絶縁膜、多結晶膜、および素子
形成層が基板表面に順次堆積されたウェハを形成し、第
２工程により、少なくとも素子形成層の所定部に形成さ
れた多結晶膜を除去するまで、エツチングにより所定部
を除去してトレンチ部を形成し、トレンチ部および多結
晶膜により素子形成層の所定領域を囲むように形成して
いる。そして、トレンチ部の表面に第２の絶縁膜を形成
している。
単結晶半導体層、第１の絶縁膜、多結晶膜、および素子
形成層が基板表面に順次堆積されたウェハを形成し、第
２工程により、少なくとも素子形成層の所定部に形成さ
れた多結晶膜を除去するまで、エツチングにより所定部
を除去してトレンチ部を形成し、トレンチ部および多結
晶膜により素子形成層の所定領域を囲むように形成して
いる。そして、トレンチ部の表面に第２の絶縁膜を形成
している。
〔発明の効果］
以上述べたように請求項１による発明においては、第１
のシールド層の一端から他端までの厚さは所定領域の主
表面から第２のシールド層の形成位置までの厚さ以上で
形成されているので、例えば、隣接した半導体素子より
洩れる電子が所定領域に進入するのを第１のシールド層
によりシールドすることができる。
のシールド層の一端から他端までの厚さは所定領域の主
表面から第２のシールド層の形成位置までの厚さ以上で
形成されているので、例えば、隣接した半導体素子より
洩れる電子が所定領域に進入するのを第１のシールド層
によりシールドすることができる。
また請求項２による発明においては、第１工程〜第３工
程により、所定領域を電気的に絶縁するシールド層、す
なわち、多結晶膜およびトレンチ部が形成されるので、
製造工程を増加させることなく各素子形成領域を絶縁分
離することができるという優れた効果がある。
程により、所定領域を電気的に絶縁するシールド層、す
なわち、多結晶膜およびトレンチ部が形成されるので、
製造工程を増加させることなく各素子形成領域を絶縁分
離することができるという優れた効果がある。
（実施例］
以下、本発明を図に示す実施例に基づいて説明する。
本実施例では、ＳＯＩ型デバイスおよびパワーデバイス
が一体的に形成された半導体装置について説明する。
が一体的に形成された半導体装置について説明する。
第１図は、本発明の一実施例である半導体装置を示す断
面図である。
面図である。
第１図において、Ｓｉ基板４の表面にはＮ−型エピタキ
シャル層５が形成され、Ｓｉ基板４の裏面にはドレイン
電極１８が形成されている。このエピタキシャル層５上
の所定部には、Ｎ−型エピタキシャル層１０が形成され
、その所定部以外にはＳｉＯ□膜６が形成されている。
シャル層５が形成され、Ｓｉ基板４の裏面にはドレイン
電極１８が形成されている。このエピタキシャル層５上
の所定部には、Ｎ−型エピタキシャル層１０が形成され
、その所定部以外にはＳｉＯ□膜６が形成されている。
そしてエピタキシャル層１０上には、パワーＭＯ３）ラ
ンジスタ１５が形成されている。
ンジスタ１５が形成されている。
また、Ｓｉｎ、膜６上には、ｐｏｎｙ−３ｉ膜３、酸化
膜９、およびｐｏｌｙ−３ｉ層１１が形成サレテオリ、
ｐｏｌｙ−３ｉ膜３上にはＳＯＩ領域が形成されている
。この５ＯＩｉ域にはＳｉＯ□膜２およびＳｉ基板１が
形成され、Ｓｉ基基板上上はＮチャネルＭＯ３）ランジ
スタ１３およびＰチャネルＭＯ３）ランジスタ１４が形
成されている。
膜９、およびｐｏｌｙ−３ｉ層１１が形成サレテオリ、
ｐｏｌｙ−３ｉ膜３上にはＳＯＩ領域が形成されている
。この５ＯＩｉ域にはＳｉＯ□膜２およびＳｉ基板１が
形成され、Ｓｉ基基板上上はＮチャネルＭＯ３）ランジ
スタ１３およびＰチャネルＭＯ３）ランジスタ１４が形
成されている。
ここで、ＮチャネルＭＯＳトランジスタ１３もしくはＰ
チャネルＭＯＳトランジスタ１４が形成されたＳＯＩ領
域の下層にはｐｏｌｙ−３ｉ膜３が形成されているが、
酸化膜９によりｐｏｌｙ−３ｉＰ１１とは絶縁分離され
ているので、Ａ１電極１６を介してｐｏｌｙ−３ｉ層１
１に電位を与えたとしても、ｐｏｌｙ−３ｉ膜３には通
電されないことになる。
チャネルＭＯＳトランジスタ１４が形成されたＳＯＩ領
域の下層にはｐｏｌｙ−３ｉ膜３が形成されているが、
酸化膜９によりｐｏｌｙ−３ｉＰ１１とは絶縁分離され
ているので、Ａ１電極１６を介してｐｏｌｙ−３ｉ層１
１に電位を与えたとしても、ｐｏｌｙ−３ｉ膜３には通
電されないことになる。
しかし、ｐｏｎｙ−３ｉ膜はたとえ通電されなくても充
分にシールドとして働くことが可能なので、縦型のパワ
ーＭＯＳトランジスタ１５の作動によりＳｉ基板ｌのド
レイン変位が大きく変動したとしても、各ＳＯ■領域は
その影響を受けることなく電気的に安定化させることが
できる。
分にシールドとして働くことが可能なので、縦型のパワ
ーＭＯＳトランジスタ１５の作動によりＳｉ基板ｌのド
レイン変位が大きく変動したとしても、各ＳＯ■領域は
その影響を受けることなく電気的に安定化させることが
できる。
また、ｐｏｌｙ−３ｉ層１１の一端（ウェハ表面より離
れた端部）は、ｐｏｎｙ−３ｉ膜３と同程度の深さで形
成されている。これによって、隣接する素子間の電気的
影響（酸化膜９およびｐ。
れた端部）は、ｐｏｎｙ−３ｉ膜３と同程度の深さで形
成されている。これによって、隣接する素子間の電気的
影響（酸化膜９およびｐ。
１ｙ−３ｉ層１１を介した電子の回り込み等）をさらに
小さくさせることができる。
小さくさせることができる。
次に、上述した第１図に示す半導体装置の製造手順を第
２図（ａ）、（ｂ）および第３図〜第７図を用いて説明
する。なお第３図〜第７図は、製造工程順に示した半導
体装置の断面図である。
２図（ａ）、（ｂ）および第３図〜第７図を用いて説明
する。なお第３図〜第７図は、製造工程順に示した半導
体装置の断面図である。
（基板形成工程）
（１００）の面方位を有し、電気抵抗率が１〜ｌＯΩ・
ΩであるＮ−型Ｓｉ基板１上に、０．５〜１μｍの膜厚
でＳｉＯ□膜２を熱酸化処理によって形成し、さらにＬ
ＰＣＶＩ）法を用いて、Ａｓ、Ｐｈｏｓ等の不純物を高
濃度に含んだｐｏＥｙ−３ｉ膜３を１〜ＩＯμｍの膜厚
で堆積する。その後、このｐｏｊ２ｙ−３ｉ膜３の表面
をケミカルポリンシングにより表面平滑性が３０Å以下
（望ましくは１０Å以下）になるまで鏡面研磨する。
ΩであるＮ−型Ｓｉ基板１上に、０．５〜１μｍの膜厚
でＳｉＯ□膜２を熱酸化処理によって形成し、さらにＬ
ＰＣＶＩ）法を用いて、Ａｓ、Ｐｈｏｓ等の不純物を高
濃度に含んだｐｏＥｙ−３ｉ膜３を１〜ＩＯμｍの膜厚
で堆積する。その後、このｐｏｊ２ｙ−３ｉ膜３の表面
をケミカルポリンシングにより表面平滑性が３０Å以下
（望ましくは１０Å以下）になるまで鏡面研磨する。
以上述べた製造手順を経ると、第２図（ａ）に示す断面
図のようになる。なお本実施例では、Ａｓ、Ｐｈｏｓ等
がドープされた１ｎ−Ｓｊｔｕドープｐｏｌｙ−３ｉを
用いたが、ｐｏｆｆｉｙ−３ｉ膜３の膜厚を薄く形成す
る場合には、ノンドープｐ。
図のようになる。なお本実施例では、Ａｓ、Ｐｈｏｓ等
がドープされた１ｎ−Ｓｊｔｕドープｐｏｌｙ−３ｉを
用いたが、ｐｏｆｆｉｙ−３ｉ膜３の膜厚を薄く形成す
る場合には、ノンドープｐ。
１ｙ−５ｉを堆積し、その後、拡散法もしくはイオン注
入法等によってｐｏｌｙ−３ｉ膜３を形成しても良い。
入法等によってｐｏｌｙ−３ｉ膜３を形成しても良い。
一方、上述したＳｉ基板１とは別に、以下に述べるよう
なＳｉ基板４を形成する。
なＳｉ基板４を形成する。
すなわち、（１００）の面方位を有し、電気抵抗率が１
０−４〜１０−２Ω・σであるＮ゛型Ｓｉ基板４上に１
〜１０Ω・ｃｍＮ−型エピタキシャル層５を所定の膜厚
で成長させ、さらにこのエピタキシャル層５上に０．５
〜１μｍの膜厚で５ｉＯｚ膜６を熱酸化処理により形成
する。そして、以上述べた製造手順を経ると、第２図（
ｂ）に示す断面図のようになる。
０−４〜１０−２Ω・σであるＮ゛型Ｓｉ基板４上に１
〜１０Ω・ｃｍＮ−型エピタキシャル層５を所定の膜厚
で成長させ、さらにこのエピタキシャル層５上に０．５
〜１μｍの膜厚で５ｉＯｚ膜６を熱酸化処理により形成
する。そして、以上述べた製造手順を経ると、第２図（
ｂ）に示す断面図のようになる。
（貼り合わせ工程）
次に、第２図（ａ）に示すＳｉ基板１のｐｏｌｙ−５ｉ
膜３の面と、第２図（ｂ）に示すＳｉ基板４のＳｉＯ□
膜６の面とを過酸化水素水−（Ｈ２０□）および硫酸（
Ｈ２ＳＯ４）の混合液にて親水性処理を行い、洗浄、乾
燥して貼り合わせた後、１０００〜１１００°ＣのＮ２
の炉中で０．５〜１時間のウェハ接合を行う。
膜３の面と、第２図（ｂ）に示すＳｉ基板４のＳｉＯ□
膜６の面とを過酸化水素水−（Ｈ２０□）および硫酸（
Ｈ２ＳＯ４）の混合液にて親水性処理を行い、洗浄、乾
燥して貼り合わせた後、１０００〜１１００°ＣのＮ２
の炉中で０．５〜１時間のウェハ接合を行う。
続いて、Ｓｉ基板１を所定の膜厚まで鏡面研磨する。こ
の時、例えば基板上にバイポーラＩｃを形成しようとす
る場合にはＳｉ基板ｌを３〜１０μｍ程度の膜厚になる
まで鏡面研磨し、ＭＯ５ＴＣを形成しようとする場合に
はＳｉ基板１を５μｍ以下になるまで鏡面研磨する。
の時、例えば基板上にバイポーラＩｃを形成しようとす
る場合にはＳｉ基板ｌを３〜１０μｍ程度の膜厚になる
まで鏡面研磨し、ＭＯ５ＴＣを形成しようとする場合に
はＳｉ基板１を５μｍ以下になるまで鏡面研磨する。
以上述べた製造手順を経ると、第３図に示すような断面
図となり、いわゆる５０１層を形成したことになる。
図となり、いわゆる５０１層を形成したことになる。
（トレンチ部形成工程）
次に、Ｓｉ基板１上に所定パターンのレジストを塗布し
、ドライエツチング等によりレジストが塗布されていな
いＳｉ基板１．５ｉＯｚ膜２、およびｐｏｆｙ−３ｉ膜
３を除去すると、パワーＭＯ３）ランジスタを形成しよ
うとする形成領域８およびトレンチ部７が形成され、第
４図に示す断面図のようになる。
、ドライエツチング等によりレジストが塗布されていな
いＳｉ基板１．５ｉＯｚ膜２、およびｐｏｆｙ−３ｉ膜
３を除去すると、パワーＭＯ３）ランジスタを形成しよ
うとする形成領域８およびトレンチ部７が形成され、第
４図に示す断面図のようになる。
（熱酸化処理工程）
次に、９００〜１１００°Ｃで熱酸化を行い、膜厚が０
．５〜ｌｕｍの酸化１１！（Ｓｉ０２膜）９を形成する
。すると、第５図に示す断面図のようになる。
．５〜ｌｕｍの酸化１１！（Ｓｉ０２膜）９を形成する
。すると、第５図に示す断面図のようになる。
（埋め込み工程）
パワーＭＯＳトランジスタの形成領域８の酸化膜９を除
去するために、この領域以外の部分にレジスト膜を塗布
し、エツチング等により、パワーＭＯ３）ランジスタの
形成領域８の酸化膜９を除去する。
去するために、この領域以外の部分にレジスト膜を塗布
し、エツチング等により、パワーＭＯ３）ランジスタの
形成領域８の酸化膜９を除去する。
次に、上記処理を経たウェハのレジスト膜を除去してエ
ピタキシャル成長装置に入れ、エピタキシャル成長を行
わせる。
ピタキシャル成長装置に入れ、エピタキシャル成長を行
わせる。
すると、パワーＭＯ３）ランジスタの形成領域８は単結
晶（Ｎ−エピタキシャル層５）となるので、エピタキシ
ャル成長が行われると、Ｎ−エピタキシャル層５の表面
には、電気抵抗率が１〜１０Ω・ｃｍである単結晶Ｓｉ
のＮ−エピタキシャル層ＩＯが形成される。
晶（Ｎ−エピタキシャル層５）となるので、エピタキシ
ャル成長が行われると、Ｎ−エピタキシャル層５の表面
には、電気抵抗率が１〜１０Ω・ｃｍである単結晶Ｓｉ
のＮ−エピタキシャル層ＩＯが形成される。
一方形成領域８以外の部分では、ＳｉＯ□膜６および酸
化膜９を覆うようにして、ｐｏＩ！、ｙ−３ｉ層１１が
形成される。
化膜９を覆うようにして、ｐｏＩ！、ｙ−３ｉ層１１が
形成される。
以上述べた製造手順を経ると、第６図に示す断面図のよ
うになる。
うになる。
（平坦化工程）
次に第７図に示すように、酸化膜９上に形成されたｐｏ
ｌｙ−３ｉＮｌｌおよび単結晶Ｓｉのエピタキシャル層
１０を選択ポリッシングにより平坦化する。この時、酸
化膜９が表面に表れた時点で選択ポリッシングは終了さ
れる。これにより、ｐｏｊ２ｙ−３ｉ層１１はトレンチ
部７内にのみ残ることになる。
ｌｙ−３ｉＮｌｌおよび単結晶Ｓｉのエピタキシャル層
１０を選択ポリッシングにより平坦化する。この時、酸
化膜９が表面に表れた時点で選択ポリッシングは終了さ
れる。これにより、ｐｏｊ２ｙ−３ｉ層１１はトレンチ
部７内にのみ残ることになる。
（素子形成工程）
次に、第７図に示す形成領域１２に対しては、公知の半
導体加工技術を用いることにより、第１図に示すように
、ＮチャネルＭＯＳトランジスタ１３およびＰチャネル
ＭＯ３Ｊランジスタ１４を形成する。
導体加工技術を用いることにより、第１図に示すように
、ＮチャネルＭＯＳトランジスタ１３およびＰチャネル
ＭＯ３Ｊランジスタ１４を形成する。
また、第７図ムこ示す形成領域８に対しては、公知の半
導体加工技術を用いることにより、Ｎ°型型数散層Ｐ型
拡散層、ＡＮ電極１６、およびゲート電極１７を配設し
、さらにドレイン電極１８をＳｉ基板４の裏面に形成し
て、パワーＭＯ５）ランジスタ１５を形成する。
導体加工技術を用いることにより、Ｎ°型型数散層Ｐ型
拡散層、ＡＮ電極１６、およびゲート電極１７を配設し
、さらにドレイン電極１８をＳｉ基板４の裏面に形成し
て、パワーＭＯ５）ランジスタ１５を形成する。
以上述べた各製造工程を経ることにより、第１図に示す
断面図のような本実施例における半導体装置が製造され
る。しかも、各素子形成領域の側面部および底面部に形
成される導電層（ｐ ｏ １ ｙ−３ｉ層１１およびｐ
ｏｎｙ−３ｉ膜３）は、連通ずる必要がないので、例え
ば本実施例のようにトレンチ部に係わるエツチング工程
の増加を極力抑えて、製造工程の増加を抑えることが可
能となる。
断面図のような本実施例における半導体装置が製造され
る。しかも、各素子形成領域の側面部および底面部に形
成される導電層（ｐ ｏ １ ｙ−３ｉ層１１およびｐ
ｏｎｙ−３ｉ膜３）は、連通ずる必要がないので、例え
ば本実施例のようにトレンチ部に係わるエツチング工程
の増加を極力抑えて、製造工程の増加を抑えることが可
能となる。
次に、他の実施例について説明する。
この実施例では、上記一実施例をより電気的に安定させ
ることが可能な半導体装置について説明する。なお、こ
の実施例における半導体装置の製造方法は、上記製造方
法とほぼ同様である。
ることが可能な半導体装置について説明する。なお、こ
の実施例における半導体装置の製造方法は、上記製造方
法とほぼ同様である。
第８図は、他の実施例の平坦化工程における半導体装置
を示す断面図である。
を示す断面図である。
第８図に示すように、本実施例の半導体装置では、Ｓ
１０ ｚ膜２を形成せずにｐｏｊ２ｙ−３ｉ膜３を直接
Ｓｉ基板１に形成したものである。このように形成する
ことによって、ｐｏｎｙ−３ｉ膜３を電気的なシールド
として働かせるばかりでなく、ゲッタリング効果をより
増加させる手段としても働かせている。
１０ ｚ膜２を形成せずにｐｏｊ２ｙ−３ｉ膜３を直接
Ｓｉ基板１に形成したものである。このように形成する
ことによって、ｐｏｎｙ−３ｉ膜３を電気的なシールド
として働かせるばかりでなく、ゲッタリング効果をより
増加させる手段としても働かせている。
また、本実施例の半導体装置では、トレンチ７（第４図
）を上記一実施例よりもさらに深く形成することにより
、酸化膜９およびｐｏｆｆｉｙ−３ｉ層１１がｐｏｎｙ
−３ｉ膜３よりもさらに深く形成されている。これによ
って、隣接する素子間の電気的影響（酸化膜９およびｐ
ｏｐ！、ｙ−３ｉ層１１を介した電子の回り込み等）を
さらに小さくすることができる。
）を上記一実施例よりもさらに深く形成することにより
、酸化膜９およびｐｏｆｆｉｙ−３ｉ層１１がｐｏｎｙ
−３ｉ膜３よりもさらに深く形成されている。これによ
って、隣接する素子間の電気的影響（酸化膜９およびｐ
ｏｐ！、ｙ−３ｉ層１１を介した電子の回り込み等）を
さらに小さくすることができる。
第１図は、本発明の一実施例である半導体装置を示す断
面図、 第２図（ａ）および第２図（ｂ）は、上記一実施例の基
板形成工程における半導体装置の断面図、第３図は、上
記一実施例の貼り合わせ工程における半導体装置の断面
図、 第４図は、上記一実施例のトレンチ部形成工程における
半導体装置の断面図、 第５図は、上記一実施例の熱酸化工程における半導体装
置の断面図、 第６図は、上記一実施例の埋め込み工程における半導体
装置の断面図、 第７図は、上記一実施例の平坦化工程における半導体装
置の断面図、 第８図は、他の実施例の平坦化工程における半導体装置
を示す断面図である。 １・・・Ｓｉ基板（素子形成層）、２．９・・・絶縁膜
に相当する５ｉＯｚ膜および酸化膜、３・・・ｐｏｆ２
ｙ−３ｉ膜（第２のシールド層）、、１ｌ−ｐｏｆｙ−
３ｉ層（第１のシールド層）。 第７図 第 ８ 図
面図、 第２図（ａ）および第２図（ｂ）は、上記一実施例の基
板形成工程における半導体装置の断面図、第３図は、上
記一実施例の貼り合わせ工程における半導体装置の断面
図、 第４図は、上記一実施例のトレンチ部形成工程における
半導体装置の断面図、 第５図は、上記一実施例の熱酸化工程における半導体装
置の断面図、 第６図は、上記一実施例の埋め込み工程における半導体
装置の断面図、 第７図は、上記一実施例の平坦化工程における半導体装
置の断面図、 第８図は、他の実施例の平坦化工程における半導体装置
を示す断面図である。 １・・・Ｓｉ基板（素子形成層）、２．９・・・絶縁膜
に相当する５ｉＯｚ膜および酸化膜、３・・・ｐｏｆ２
ｙ−３ｉ膜（第２のシールド層）、、１ｌ−ｐｏｆｙ−
３ｉ層（第１のシールド層）。 第７図 第 ８ 図
Claims (2)
- （１）半導体素子が形成される素子形成層の所定領域が
絶縁膜により、囲まれ、前記所定領域に前記半導体素子
が形成された半導体装置において、前記所定領域に隣接
して形成されると共に、一端が前記素子形成層の主表面
に表れて、前記所定領域を電気的に分離させる第１のシ
ールド層と、前記所定領域の下層に形成され、前記所定
領域を電気的に分離させる第２のシールド層とを備え、
かつ、前記第１のシールド層の前記一端から他端までの
厚さは、前記所定領域の主表面から前記第２のシールド
層の形成位置までの厚さ以上であることを特徴とする半
導体装置。 - （２）単結晶半導体層、第１の絶縁膜、多結晶膜、およ
び素子形成層が基板表面に順次堆積されたウェハを形成
する第１工程と、 少なくとも前記素子形成層の所定部に形成された前記多
結晶膜を除去するまで、エッチングにより前記所定部を
除去してトレンチ部を形成し、前記トレンチ部および前
記多結晶膜により前記素子形成層の所定領域を囲むよう
に形成する第２工程と、 前記トレンチ部の表面に第２の絶縁膜を形成する第３工
程と、 前記トレンチ部内に多結晶層を形成する第４工程と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316603A JP2850527B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316603A JP2850527B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186746A true JPH04186746A (ja) | 1992-07-03 |
| JP2850527B2 JP2850527B2 (ja) | 1999-01-27 |
Family
ID=18078913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316603A Expired - Fee Related JP2850527B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850527B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994014195A1 (de) * | 1992-12-17 | 1994-06-23 | Hanning Electronic Gmbh & Co. | Leistungshalbleiterschalter mit integrierter schaltung |
| WO1994015360A1 (en) * | 1992-12-25 | 1994-07-07 | Nippondenso Co., Ltd. | Semiconductor device |
| US5644157A (en) * | 1992-12-25 | 1997-07-01 | Nippondenso Co., Ltd. | High withstand voltage type semiconductor device having an isolation region |
| US6104078A (en) * | 1994-03-09 | 2000-08-15 | Denso Corporation | Design for a semiconductor device having elements isolated by insulating regions |
| US6118152A (en) * | 1997-11-05 | 2000-09-12 | Denso Corporation | Semiconductor device and method of manufacturing the same |
| US6215150B1 (en) | 1997-04-14 | 2001-04-10 | Sharp Kabushiki Kaisha | Vertically integrated semiconductor device |
| US6979866B2 (en) | 2002-09-04 | 2005-12-27 | Kabushiki Kaisha Toshiba | Semiconductor device with SOI region and bulk region and method of manufacture thereof |
-
1990
- 1990-11-20 JP JP2316603A patent/JP2850527B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994014195A1 (de) * | 1992-12-17 | 1994-06-23 | Hanning Electronic Gmbh & Co. | Leistungshalbleiterschalter mit integrierter schaltung |
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| US6215150B1 (en) | 1997-04-14 | 2001-04-10 | Sharp Kabushiki Kaisha | Vertically integrated semiconductor device |
| KR100288028B1 (ko) * | 1997-04-14 | 2001-05-02 | 마찌다 가쯔히꼬 | 반도체 장치 및 그의 제조방법 |
| US6118152A (en) * | 1997-11-05 | 2000-09-12 | Denso Corporation | Semiconductor device and method of manufacturing the same |
| US6979866B2 (en) | 2002-09-04 | 2005-12-27 | Kabushiki Kaisha Toshiba | Semiconductor device with SOI region and bulk region and method of manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2850527B2 (ja) | 1999-01-27 |
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