JP2850527B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置およびその製造方法に関するもの
であり、例えば１つの基板上に複数の素子が形成され、
各素子間を絶縁分離する半導体装置およびその製造方法
に用いられるものである。
であり、例えば１つの基板上に複数の素子が形成され、
各素子間を絶縁分離する半導体装置およびその製造方法
に用いられるものである。
従来、１つの基板上に複数の半導体素子が形成され、
各半導体素子間を絶縁分離する半導体装置として、例え
ば特開平２−148855号公報に開示されるものがある。
各半導体素子間を絶縁分離する半導体装置として、例え
ば特開平２−148855号公報に開示されるものがある。
上記公報では、SOI（シリコン オン インシュレー
タ;Silicon On Insulator）型デバイスより成る半導体
素子が形成された素子形成領域を囲むようにして導電層
（poly−Si層）が形成され、さらにこの導電層の周囲に
対して絶縁膜（SiO2膜）が形成されている。そして、上
記導電層に電位を与えることにより、各々の素子形成領
域を電気的にシールドしている。
タ;Silicon On Insulator）型デバイスより成る半導体
素子が形成された素子形成領域を囲むようにして導電層
（poly−Si層）が形成され、さらにこの導電層の周囲に
対して絶縁膜（SiO2膜）が形成されている。そして、上
記導電層に電位を与えることにより、各々の素子形成領
域を電気的にシールドしている。
ところが上述した従来のものでは、電位を与えること
により、電動層をシールド層として働かせようとしてい
るので、電動層は半導体素子が形成された素子形成領域
を囲むようにして形成されている。
により、電動層をシールド層として働かせようとしてい
るので、電動層は半導体素子が形成された素子形成領域
を囲むようにして形成されている。
よって素子形成領域を囲むようにして導電層を形成す
るためには、絶縁膜を形成しようとする時および導電層
をウェハ表面より連通させようとする時に、エッチング
工程が複数必要となり、製造工程が増加してしまうとい
う問題がある。
るためには、絶縁膜を形成しようとする時および導電層
をウェハ表面より連通させようとする時に、エッチング
工程が複数必要となり、製造工程が増加してしまうとい
う問題がある。
そこで本発明は上記問題点に鑑みてなされたものであ
り、製造工程を増加させることなく、各素子形成領域を
絶縁分離することができる半導体装置およびその製造方
法を提供することを目的とするものである。
り、製造工程を増加させることなく、各素子形成領域を
絶縁分離することができる半導体装置およびその製造方
法を提供することを目的とするものである。
そのため請求項１による発明においては、 半導体素子が形成される素子形成層のうち、絶縁膜に
より囲まれた領域と前記絶縁膜とからなる所定領域に前
記半導体素子が形成された半導体装置において、 前記所定領域の側方に隣接して配置されると共に、上
端が前記素子形成層の主表面に現れて、前記所定領域を
電気的に分離させる第１のシールド層と、 前記第１のシールド層とは独立して前記所定領域の下
方に配置され、前記所定領域を電気的に分離させる第２
のシールド層と、 前記所定領域の下方に配置され、前記第２のシールド
層の表面を覆う絶縁層とを備えることを特徴とする半導
体装置を採用し、請求項３による発明においては、 単結晶半導体層、第１の絶縁膜、多結晶膜、および素
子形成層が基板表面に順次配置されたウエハを形成する
第１工程と、 少なくとも前記素子形成層の所定部に形成された前記
多結晶膜を除去するまで、エッチングにより前記所定部
を除去してトレンチ部を形成し、前記トレンチ部および
前記多結晶膜により前記素子形成層の所定領域を囲むよ
うに形成する第２工程と、 前記トレンチ部の表面に第２絶縁膜を形成する第３工
程と、 前記トレンチ部内に多結晶層を形成する第４工程と を含むことを特徴とする半導体装置の製造方法を採用
するものである。
より囲まれた領域と前記絶縁膜とからなる所定領域に前
記半導体素子が形成された半導体装置において、 前記所定領域の側方に隣接して配置されると共に、上
端が前記素子形成層の主表面に現れて、前記所定領域を
電気的に分離させる第１のシールド層と、 前記第１のシールド層とは独立して前記所定領域の下
方に配置され、前記所定領域を電気的に分離させる第２
のシールド層と、 前記所定領域の下方に配置され、前記第２のシールド
層の表面を覆う絶縁層とを備えることを特徴とする半導
体装置を採用し、請求項３による発明においては、 単結晶半導体層、第１の絶縁膜、多結晶膜、および素
子形成層が基板表面に順次配置されたウエハを形成する
第１工程と、 少なくとも前記素子形成層の所定部に形成された前記
多結晶膜を除去するまで、エッチングにより前記所定部
を除去してトレンチ部を形成し、前記トレンチ部および
前記多結晶膜により前記素子形成層の所定領域を囲むよ
うに形成する第２工程と、 前記トレンチ部の表面に第２絶縁膜を形成する第３工
程と、 前記トレンチ部内に多結晶層を形成する第４工程と を含むことを特徴とする半導体装置の製造方法を採用
するものである。
上記構成により、請求項１による発明においては、第
１のシールド層は所定領域の側方に隣接して配置される
と共に、上端が素子形成層の主表面に現れて、所定領域
を電気的に分離させ、第２のシールド層は第１のシール
ド層とは独立して所定領域の下方に配置され、所定領域
を電気的に分離させている。そして、絶縁層は所定領域
の下方に配置され、第２のシールド層の表面を覆うもの
として形成されている。
１のシールド層は所定領域の側方に隣接して配置される
と共に、上端が素子形成層の主表面に現れて、所定領域
を電気的に分離させ、第２のシールド層は第１のシール
ド層とは独立して所定領域の下方に配置され、所定領域
を電気的に分離させている。そして、絶縁層は所定領域
の下方に配置され、第２のシールド層の表面を覆うもの
として形成されている。
また請求項３による発明においては、第１工程によ
り、単結晶半導体層、第１の絶縁膜、多結晶膜、および
素子形成層が基板表面に順次配置されたウエハを形成
し、第２工程により、少なくとも素子形成層の所定部に
形成された多結晶膜を除去するまで、エッチングにより
所定部を除去してトレンチ部を形成し、トレンチ部およ
び多結晶膜により素子形成層の所定領域を囲むように形
成している。そして、第３工程により、トレンチ部の表
面に第２絶縁膜を形成し、第４工程により、トレンチ部
内に多結晶層を形成している。
り、単結晶半導体層、第１の絶縁膜、多結晶膜、および
素子形成層が基板表面に順次配置されたウエハを形成
し、第２工程により、少なくとも素子形成層の所定部に
形成された多結晶膜を除去するまで、エッチングにより
所定部を除去してトレンチ部を形成し、トレンチ部およ
び多結晶膜により素子形成層の所定領域を囲むように形
成している。そして、第３工程により、トレンチ部の表
面に第２絶縁膜を形成し、第４工程により、トレンチ部
内に多結晶層を形成している。
以上述べたように請求項１による発明においては、第
１のシールド層とは独立して所定領域の下方に配置さ
れ、所定領域を電気的に分離させる第２のシールド層を
有し、更に、所定領域の下方に配置され、第２のシール
ド層の表面を覆う絶縁層を有するので、例えば、隣接し
た半導体素子より洩れる電子が所定領域に進入するのを
第１のシールド層によりシールドすることができ、更に
は素子形成層の所定領域の底面側においてもシールドす
ることができ、よって当該所定領域をより電気的に安定
化させることができるという優れた効果がある。
１のシールド層とは独立して所定領域の下方に配置さ
れ、所定領域を電気的に分離させる第２のシールド層を
有し、更に、所定領域の下方に配置され、第２のシール
ド層の表面を覆う絶縁層を有するので、例えば、隣接し
た半導体素子より洩れる電子が所定領域に進入するのを
第１のシールド層によりシールドすることができ、更に
は素子形成層の所定領域の底面側においてもシールドす
ることができ、よって当該所定領域をより電気的に安定
化させることができるという優れた効果がある。
また、請求項３による発明においては、第１工程〜第
３工程により、所定領域を電気的に絶縁するシールド
層、すなわち、多結晶膜およびトレンチ部が形成される
ので、製造工程を増加させることなく各素子形成領域を
絶縁分離することができるという優れた効果がある。
３工程により、所定領域を電気的に絶縁するシールド
層、すなわち、多結晶膜およびトレンチ部が形成される
ので、製造工程を増加させることなく各素子形成領域を
絶縁分離することができるという優れた効果がある。
以下、本発明を図に示す実施例に基づいて説明する。
本実施例では、SOI型デバイスおよびパワーデバイス
が一体的に形成された半導体装置について説明する。
が一体的に形成された半導体装置について説明する。
第１図は、本発明の一実施例である半導体装置を示す
断面図である。
断面図である。
第１図において、Si基板４の表面にはN-型エピタキシ
ャル層５が形成され、Si基板４の裏面にはドレイン電極
18が形成されている。このエピタキシャル層５上の所定
部には、N-型エピタキシャル層10が形成され、その所定
部以外にはSiO2膜６が形成されている。そしてエピタキ
シャル層10上には、パワーMOSトランジスタ15が形成さ
れている。
ャル層５が形成され、Si基板４の裏面にはドレイン電極
18が形成されている。このエピタキシャル層５上の所定
部には、N-型エピタキシャル層10が形成され、その所定
部以外にはSiO2膜６が形成されている。そしてエピタキ
シャル層10上には、パワーMOSトランジスタ15が形成さ
れている。
また、SiO2膜６上には、poly−Si膜３、酸化膜９、お
よびpoly−Si層11が形成されており、poly−Si膜３上に
はSOI領域が形成されている。このSOI領域にはSiO2膜２
およびSi基板１が形成され、Si基板１上にはＮチャネル
MOSトランジスタ13およびＰチャネルMOSトランジスタ14
が形成されている。
よびpoly−Si層11が形成されており、poly−Si膜３上に
はSOI領域が形成されている。このSOI領域にはSiO2膜２
およびSi基板１が形成され、Si基板１上にはＮチャネル
MOSトランジスタ13およびＰチャネルMOSトランジスタ14
が形成されている。
ここで、ＮチャネルMOSトランジスタ13もしくはＰチ
ャネルMOSトランジスタ14が形成されたSOI領域の下層に
はpoly−Si膜３が形成されているが、酸化膜９によりpo
ly−Si層11とは絶縁分離されているので、A1電極16を介
してpoly−Si層11に電位を与えたとしても、poly−Si膜
３には通電されないことになる。
ャネルMOSトランジスタ14が形成されたSOI領域の下層に
はpoly−Si膜３が形成されているが、酸化膜９によりpo
ly−Si層11とは絶縁分離されているので、A1電極16を介
してpoly−Si層11に電位を与えたとしても、poly−Si膜
３には通電されないことになる。
しかし、poly−Si膜３はたとえ通電されなくても充分
にシールドとして働くことが可能なので、縦型のパワー
MOSトランジスタ15の作動によりSi基板１のドレイン変
位が大きく変動したとしても、各SOI領域はその影響を
受けることなく電気的に安定化させることができる。
にシールドとして働くことが可能なので、縦型のパワー
MOSトランジスタ15の作動によりSi基板１のドレイン変
位が大きく変動したとしても、各SOI領域はその影響を
受けることなく電気的に安定化させることができる。
また、poly−Si層11の一端（ウェハ表面より離れた端
部）は、poly−Si層３と同程度の深さで形成されてい
る。これによって、隣接する素子間の電気的影響（酸化
膜９およびpoly−Si層11を介した電子の回り込み等）を
さらに小さくさせることができる。
部）は、poly−Si層３と同程度の深さで形成されてい
る。これによって、隣接する素子間の電気的影響（酸化
膜９およびpoly−Si層11を介した電子の回り込み等）を
さらに小さくさせることができる。
次に、上述した第１図に示す半導体装置の製造手順を
第２図（ａ）、（ｂ）および第３図〜第７図を用いて説
明する。なお第３図〜第７図は、製造工程順に示した半
導体装置の断面図である。
第２図（ａ）、（ｂ）および第３図〜第７図を用いて説
明する。なお第３図〜第７図は、製造工程順に示した半
導体装置の断面図である。
（基板形成工程） （100）の面方位を有し、電気抵抗率が１〜10Ω・cm
であるN-型Si基板１上に、0.5〜１μｍの膜厚でSiO2膜
２を熱酸化処理によって形成し、さらにLPCVD法を用い
て、As、Phos等の不純物を高濃度に含んだpoly−Si膜３
を１〜10μｍの膜厚で堆積する。その後、このpoly−Si
膜３の表面をケミカルポリッシングにより表面平滑性が
30Å以下（望ましくは10Å以下）になるまで鏡面研磨す
る。
であるN-型Si基板１上に、0.5〜１μｍの膜厚でSiO2膜
２を熱酸化処理によって形成し、さらにLPCVD法を用い
て、As、Phos等の不純物を高濃度に含んだpoly−Si膜３
を１〜10μｍの膜厚で堆積する。その後、このpoly−Si
膜３の表面をケミカルポリッシングにより表面平滑性が
30Å以下（望ましくは10Å以下）になるまで鏡面研磨す
る。
以上述べた製造手順を経ると、第２図（ａ）に示す断
面図のようになる。なお本実施例では、As、Phos等がド
ープされたin−situドープpoly−Siを用いたが、poly−
Si膜３の膜厚を薄く形成する場合には、ノンドープpoly
−Siを堆積し、その後、拡散法もしくはイオン注入法等
によってpoly−Si膜３を形成しても良い。
面図のようになる。なお本実施例では、As、Phos等がド
ープされたin−situドープpoly−Siを用いたが、poly−
Si膜３の膜厚を薄く形成する場合には、ノンドープpoly
−Siを堆積し、その後、拡散法もしくはイオン注入法等
によってpoly−Si膜３を形成しても良い。
一方、上述したSi基板１とは別に、以下に述べるよう
なSi基板４を形成する。
なSi基板４を形成する。
すなわち、（100）の面方位を有し、電気抵抗率が10
-4〜10-2Ω・cmであるN+型Si基板４上に１〜10Ω・cmN-
型エピタキシャル層５を所定の膜厚で成長させ、さらに
このエピタキシャル層５上に0.5〜１μｍの膜厚でSiO2
膜６を熱酸化処理により形成する。そして、以上述べた
製造手順を経ると、第２図（ｂ）に示す断面図のように
なる。
-4〜10-2Ω・cmであるN+型Si基板４上に１〜10Ω・cmN-
型エピタキシャル層５を所定の膜厚で成長させ、さらに
このエピタキシャル層５上に0.5〜１μｍの膜厚でSiO2
膜６を熱酸化処理により形成する。そして、以上述べた
製造手順を経ると、第２図（ｂ）に示す断面図のように
なる。
（貼り合わせ工程） 次に、第２図（ａ）に示すSi基板１のpoly−Si膜３の
面と、第２図（ｂ）に示すSi基板４のSiO2膜６の面とを
過酸化水素水（H2O2）および硫酸（H2SO4）の混合液に
て親水性処理を行い、洗浄、乾燥して張り合わせた後、
1000〜1100℃のN2の炉中で0.5〜１時間のウェハ接合を
行う。
面と、第２図（ｂ）に示すSi基板４のSiO2膜６の面とを
過酸化水素水（H2O2）および硫酸（H2SO4）の混合液に
て親水性処理を行い、洗浄、乾燥して張り合わせた後、
1000〜1100℃のN2の炉中で0.5〜１時間のウェハ接合を
行う。
続いて、Si基板１を所定の膜厚まで鏡面研磨する。こ
の時、例えば基板上にバイポーラICを形成しようとする
場合にはSi基板１を３〜10μｍ程度の膜厚になるまで鏡
面研磨し、MOSICを形成しようとする場合にはSi基板１
を５μｍ以下になるまで鏡面研磨する。
の時、例えば基板上にバイポーラICを形成しようとする
場合にはSi基板１を３〜10μｍ程度の膜厚になるまで鏡
面研磨し、MOSICを形成しようとする場合にはSi基板１
を５μｍ以下になるまで鏡面研磨する。
以上述べた製造手順を経ると、第３図に示すような断
面図となり、いわゆるSOI層を形成したことになる。
面図となり、いわゆるSOI層を形成したことになる。
（トレンチ部形成工程） 次に、Si基板１上に所定パターンのレジストを塗布
し、ドライエッチング等によりレジストが塗布されてい
ないSi基板１、SiO2膜２、およびpoly−Si膜３を除去す
ると、パワーMOSトランジスタを形成しようとする形成
領域８およびトレンチ部７が形成され、第４図に示す断
面図のようになる。
し、ドライエッチング等によりレジストが塗布されてい
ないSi基板１、SiO2膜２、およびpoly−Si膜３を除去す
ると、パワーMOSトランジスタを形成しようとする形成
領域８およびトレンチ部７が形成され、第４図に示す断
面図のようになる。
（熱酸化処理工程） 次に、900〜1100℃で熱酸化を行い、膜厚が0.5〜１μ
ｍの酸化膜（SiO2膜）９を形成する。すると、第５図に
示す断面図のようになる。
ｍの酸化膜（SiO2膜）９を形成する。すると、第５図に
示す断面図のようになる。
（埋め込み工程） パワーMOSトランジスタの形成領域８の酸化膜９を除
去するために、この領域以外の部分にレジスト膜を塗布
し、エッチング等により、パワーMOSトランジスタの形
成領域８の酸化膜９を除去する。
去するために、この領域以外の部分にレジスト膜を塗布
し、エッチング等により、パワーMOSトランジスタの形
成領域８の酸化膜９を除去する。
次に、上記処理を経たウェハのレジスト膜を除去して
エピタキシャル成長装置に入れ、エピタキシャル成長を
行わせる。
エピタキシャル成長装置に入れ、エピタキシャル成長を
行わせる。
すると、パワーMOSトランジスタの形成領域８は単結
晶（Ｎ−エピタキシャル層５）となるので、エピタキシ
ャル成長が行われると、N-エピタキシャル層５の表面に
は、電気抵抗率が１〜10Ω・cmである単結晶SiのN-エピ
タキシャル層10が形成される。
晶（Ｎ−エピタキシャル層５）となるので、エピタキシ
ャル成長が行われると、N-エピタキシャル層５の表面に
は、電気抵抗率が１〜10Ω・cmである単結晶SiのN-エピ
タキシャル層10が形成される。
一方形成領域８以外の部分では、SiO2膜６および酸化
膜９を覆うようにして、poly−Si層11が形成される。
膜９を覆うようにして、poly−Si層11が形成される。
以上述べた製造手順を経ると、第６図に示す断面図の
ようになる。
ようになる。
（平坦化工程） 次に第７図に示すように、酸化膜９上に形成されたpo
ly−Si層11および単結晶Siのエピタキシャル層10を選択
ポリッシングにより平坦化する。この時、酸化膜９が表
面に表れた時点で選択ポリッシングは終了される。これ
により、poly−Si層11はトレンチ部７内にのみ残ること
になる。
ly−Si層11および単結晶Siのエピタキシャル層10を選択
ポリッシングにより平坦化する。この時、酸化膜９が表
面に表れた時点で選択ポリッシングは終了される。これ
により、poly−Si層11はトレンチ部７内にのみ残ること
になる。
（素子形成工程） 次に、第７図に示す形成領域12に対しては、公知の半
導体加工技術を用いることにより、第１図に示すよう
に、Ｎチャネル入MOSトランジスタ13およびＰチャネルM
OSトランジスタ14を形成する。
導体加工技術を用いることにより、第１図に示すよう
に、Ｎチャネル入MOSトランジスタ13およびＰチャネルM
OSトランジスタ14を形成する。
また、第７図に示す形成領域８に対しては、公知の半
導体加工技術を用いることにより、N+型拡散層、Ｐ型拡
散層、Al電極16、およびゲート電極17を配設し、さらに
ドレイン電極18をSi基板４の裏面に形成して、パワーMO
Sトランジスタ15を形成する。
導体加工技術を用いることにより、N+型拡散層、Ｐ型拡
散層、Al電極16、およびゲート電極17を配設し、さらに
ドレイン電極18をSi基板４の裏面に形成して、パワーMO
Sトランジスタ15を形成する。
以上述べた各製造工程を経ることにより、第１図に示
す断面図のような本実施例における半導体装置が製造さ
れる。しかも、各素子形成領域の側面部および底面部に
形成される導電層（poly−Si層11およびpoly−Si膜３）
は、連通する必要がないので、例えば本実施例のように
トレンチ部に係わるエッチング工程の増加を極力抑え
て、製造工程の増加を抑えることが可能となる。
す断面図のような本実施例における半導体装置が製造さ
れる。しかも、各素子形成領域の側面部および底面部に
形成される導電層（poly−Si層11およびpoly−Si膜３）
は、連通する必要がないので、例えば本実施例のように
トレンチ部に係わるエッチング工程の増加を極力抑え
て、製造工程の増加を抑えることが可能となる。
次に、他の実施例について説明する。
この実施例では、上記一実施例をより電気的に安定さ
せることが可能な半導体装置について説明する。なお、
この実施例における半導体装置の製造方法は、上記製造
方法とほぼ同様である。
せることが可能な半導体装置について説明する。なお、
この実施例における半導体装置の製造方法は、上記製造
方法とほぼ同様である。
第８図は、他の実施例の平坦化工程における半導体装
置を示す断面図である。
置を示す断面図である。
第８図に示すように、本実施例の半導体装置では、Si
O2膜２を形成せずにpoly−Si膜３を直接Si基板１に形成
したものである。このように形成することによって、po
ly−Si膜３を電気的なシールドとして働かせるばかりで
なく、ゲッタリング効果をより増加させる手段としても
働かせている。
O2膜２を形成せずにpoly−Si膜３を直接Si基板１に形成
したものである。このように形成することによって、po
ly−Si膜３を電気的なシールドとして働かせるばかりで
なく、ゲッタリング効果をより増加させる手段としても
働かせている。
また、本実施例の半導体装置では、トレンチ７（第４
図）を上記一実施例よりもさらに深く形成することによ
り、酸化膜９およびpoly−Si層11がpoly−Si膜３よりも
さらに深く形成されている。これによって、隣接する素
子間の電気的影響（酸化膜９およびpoly−Si層11を介し
た電子の回り込み等）をさらに小さくすることができ
る。
図）を上記一実施例よりもさらに深く形成することによ
り、酸化膜９およびpoly−Si層11がpoly−Si膜３よりも
さらに深く形成されている。これによって、隣接する素
子間の電気的影響（酸化膜９およびpoly−Si層11を介し
た電子の回り込み等）をさらに小さくすることができ
る。
第１図は、本発明の一実施例である半導体装置を示す断
面図、 第２図（ａ）および第２図（ｂ）は、上記一実施例の基
板形成工程における半導体装置の断面図、 第３図は、上記一実施例の貼り合わせ工程における半導
体装置の断面図、 第４図は、上記一実施例のトレンチ部形成工程における
半導体装置の断面図、 第５図は、上記一実施例の熱酸化工程における半導体装
置の断面図、 第６図は、上記一実施例の埋め込み工程における半導体
装置の断面図、 第７図は、上記一実施例の平坦化工程における半導体装
置の断面図、 第８図は、他の実施例の平坦化工程における半導体装置
を示す断面図である。 １……Si基板（素子形成層）,2、９……絶縁膜に相当す
るSiO2膜および酸化膜,3……poly−Si膜（第２のシール
ド層）,11……poly−Si層（第１のシールド層）。
面図、 第２図（ａ）および第２図（ｂ）は、上記一実施例の基
板形成工程における半導体装置の断面図、 第３図は、上記一実施例の貼り合わせ工程における半導
体装置の断面図、 第４図は、上記一実施例のトレンチ部形成工程における
半導体装置の断面図、 第５図は、上記一実施例の熱酸化工程における半導体装
置の断面図、 第６図は、上記一実施例の埋め込み工程における半導体
装置の断面図、 第７図は、上記一実施例の平坦化工程における半導体装
置の断面図、 第８図は、他の実施例の平坦化工程における半導体装置
を示す断面図である。 １……Si基板（素子形成層）,2、９……絶縁膜に相当す
るSiO2膜および酸化膜,3……poly−Si膜（第２のシール
ド層）,11……poly−Si層（第１のシールド層）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 21/88 Ｓ
Claims (3)
- 【請求項１】半導体素子が形成される素子形成層のう
ち、絶縁膜により囲まれた領域と前記絶縁膜とからなる
所定領域に前記半導体素子が形成された半導体装置にお
いて、 前記所定領域の側方に隣接して配置されると共に、上端
が前記素子形成層の主表面に現れて、前記所定領域を電
気的に分離させる第１のシールド層と、 前記第１のシールド層とは独立して前記所定領域の下方
に配置され、前記所定領域を電気的に分離させる第２の
シールド層と、 前記所定領域の下方に配置され、前記第２のシールド層
の表面を覆う絶縁層とを備えることを特徴とする半導体
装置。 - 【請求項２】前記第１のシールド層の前記上端から下端
までの厚さは、前記所定領域の主表面から前記第２のシ
ールド層の形成位置までの厚さ以上であることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】単結晶半導体層、第１の絶縁膜、多結晶
膜、および素子形成層が基板表面に順次配置されたウエ
ハを形成する第１工程と、 少なくとも前記素子形成層の所定部に形成された前記多
結晶膜を除去するまで、エッチングにより前記所定部を
除去してトレンチ部を形成し、前記トレンチ部および前
記多結晶膜により前記素子形成層の所定領域を囲むよう
に形成する第２工程と、 前記トレンチ部の表面に第２絶縁膜を形成する第３工程
と、 前記トレンチ部内に多結晶層を形成する第４工程と を含むことを特徴とする半導体装置の製造方法。
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|---|---|---|---|
| JP2316603A JP2850527B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体装置およびその製造方法 |
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| JP2316603A JP2850527B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH04186746A JPH04186746A (ja) | 1992-07-03 |
| JP2850527B2 true JP2850527B2 (ja) | 1999-01-27 |
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ID=18078913
Family Applications (1)
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|---|---|---|---|
| JP2316603A Expired - Fee Related JP2850527B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体装置およびその製造方法 |
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|---|---|
| JP (1) | JP2850527B2 (ja) |
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-
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| Publication number | Publication date |
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| JPH04186746A (ja) | 1992-07-03 |
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