JP4557360B2 - 画像形成装置及びそのモータ駆動制御回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、モータを使用する画像形成装置及びそのモータ駆動制御回路に関するものである。
【0002】
【従来の技術】
従来より、用紙等の搬送駆動にDCブラシレスモータを用いる画像形成装置が知られている。このDCブラシレスモータの駆動制御には、専用のモノリシックIC、ハイブリッドIC等が用いられている。バイポーラモノリシックDCブラシレスモータドライバICは、IC許容損失を満足させるためにチップ面積を大きくし、放熱フィンを装着した構成が一般的である。
【0003】
また近年、モノリシックDCブラシレスモータドライバICにD−MOS半導体プロセスを用いた低損失タイプのICが開発され、放熱フィンが不要な構成も現れてきている。またハイブリッドDCブラシレスモータICは、パッケージが大きく、チップ間のワイヤーボンディングが必要で、構成上コストメリットが低く、ドライバICとして使用される頻度が極端に減ってきている。
【0004】
【発明が解決しようとする課題】
しかしながら、上記のモノリシックバイポーラDCブラシレスモータドライバICの場合、IC許容損失を満足させるためにチップ面積を大きくしたり、放熱フィンを装着することによって、装置全体のコストアップを招き、さらに、モータ及びドライバICを含めた駆動系の効率が低いため、本駆動系に供給する電源が容量アップになっていた。また、D−MOS半導体プロセスを用いたモノリシックDCブラシレスモータドライバICにおいては、本来高効率を必要とするモータコイルを駆動する電流ドライバも同一プロセスで構成するため、工程コストの高いD−MOS半導体プロセスで製造することになり、IC自体のコストアップ要因になっていた。
【0005】
本発明は、上記のような問題点に着目してなされたもので、高効率で、汎用性が高く、コストメリットの大きい画像形成装置及びそのモータ駆動制御回路を提供することを目的としている。
【0006】
【課題を解決するための手段】
本発明に係る画像形成装置及びそのモータ駆動制御回路は、次にように構成したものである。
【0007】
(1)画像形成動作を司る集積回路と、前記集積回路の制御に基づき動作するプリドライバICと、前記プリドライバICの制御に基づきモータのコイルに駆動電流を供給する電流ドライバ部と、を含むモータ駆動制御回路を備えた画像形成装置であって、
前記集積回路は、
画像形成に係る部材を駆動するモータの制御を指示する制御部と、
モータの回転に応じた周波数信号を入力し、前記入力された周波数信号と、前記制御部からの指示と、に基づきモータの回転速度制御を行う速度ディスクリミネータ部とを備え、
前記プリドライバICは、
前記モータのコイルに流れる電流を制限する電流リミット回路と、
前記モータに設けられたホール素子からの出力を増幅するホール増幅器と、
前記速度ディスクリミネータ部からの制御信号と、前記ホール増幅器からの出力と、に基づき前記電流ドライバ部を駆動させるプリドライバとを備え、
前記集積回路がワンチップでC−MOS半導体プロセスにより形成され、
前記プリドライバICがワンチップでバイポーラ半導体プロセスにより形成され、
前記電流ドライバ部がD−MOS半導体プロセスにより形成されていることを特徴とする画像形成装置。
【0008】
(2)前記プリドライバICは、前記モータから出力される前記モータの回転に応じた出力を増幅し、前記速度ディスクリミネータ部へ入力する周波数信号を出力する増幅器を備えることを特徴とする前記(1)に記載の画像形成装置。
【0009】
(3)前記モータは3相DCブラスレスモータとし、前記電流ドライバ部を三つのデュアルD−MOS FETで構成したことを特徴する前記(1)又は(2)に記載の画像形成装置。
【0010】
(4)前記モータはDCブラシレスモータであることを特徴とする前記(1)又は(2)に記載の画像形成装置。
【0011】
(5)画像形成装置のモータ駆動制御回路であって、
画像形成動作を司る集積回路と、
前記集積回路の制御に基づき動作するプリドライバICと、
前記プリドライバICの制御に基づきモータのコイルに駆動電流を供給する電流ドライバ部とを備え、
前記集積回路は、
画像形成に係る部材を駆動するモータの制御を指示する制御部と、
モータの回転に応じた周波数信号を入力し、前記入力された周波数信号と、前記制御部からの指示と、に基づきモータの回転速度制御を行う速度ディスクリミネータ部とを備え、
前記プリドライバICは、
前記モータのコイルに流れる電流を制限する電流リミット回路と、
前記モータに設けられたホール素子からの出力を増幅するホール増幅器と、
前記速度ディスクリミネータ部からの制御信号と、前記ホール増幅器からの出力と、に基づき前記電流ドライバ部を駆動させるプリドライバとを備え、
前記集積回路がワンチップでC−MOS半導体プロセスにより形成され、
前記プリドライバICがワンチップでバイポーラ半導体プロセスにより形成され、
前記電流ドライバ部がD−MOS半導体プロセスにより形成されていることを特徴とする画像形成装置のモータ駆動制御回路。
【0012】
(6)前記プリドライバICは、前記モータから出力される前記モータの回転に応じた出力を増幅し、前記速度ディスクリミネータ部へ入力する周波数信号を出力する増幅器を備えることを特徴とする前記(5)に記載の画像形成装置のモータ駆動制御回路。
【0013】
(7)前記モータは3相DCブラスレスモータとし、前記電流ドライバ部を三つのデュアルD−MOS FETで構成したことを特徴する前記(5)又は(6)に記載の画像形成装置のモータ駆動制御回路。
【0014】
(8)前記モータはDCブラシレスモータであることを特徴とする請求項5又は6に記載の画像形成装置のモータ駆動制御回路。
【0015】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を詳細に説明する。
【0016】
図1は本発明の第1の実施例の回路構成を示すブロック図であり、用紙等の搬送駆動に用いるDCブラシレスモータの駆動制御回路の構成を示している。また、図2はそのモータ駆動制御回路を備えた画像形成装置であるレーザビームプリンタの概略構成を示す断面図である。
【0017】
まず、図2によりレーザビームプリンタの構成について説明する。同図において、101はプリンタ本体、102は用紙Pを収納するカセットであり、カセット内の用紙Pの有無は検知センサ103により検出される。そして、このカセット102から給紙ローラ104及び搬送ローラ対105の駆動によって、用紙PはL1の方向へ給紙される。さらに、搬送ローラ対106の駆動によって用紙Pはプリンタ本体内の搬送路上L2の方向へ搬送され、給紙センサ107で画像書込タイミング及び用紙Pの先端と後端が検出される。
【0018】
108はレーザスキャナユニットであり、画像データに基づいてレーザ光をラスタスキャニングし、折り返しミラー109によって感光体ドラム110上に走査しながら静電潜像を形成する。感光ドラム表面は予め帯電器111により帯電してあり、感光体ドラム110に照射形成された静電潜像は現像器112でトナー現像され、転写部113で用紙Pに転写される。この用紙上のトナー像は、熱定着装置114で用紙Pに定着される。
【0019】
上記熱定着装置114は、加熱体であるヒータ及びこのヒータの温度を検知するサーミスタ等の温度検知素子などによって構成され、転写プロセスの終了した用紙Pに熱と圧力を加えてトナー像を用紙Pに定着させる。そして、用紙Pが熱定着装置114の定着部115を通過したタイミングを排紙センサ116が検出すると、排紙ローラ対117により定着部115を通過した用紙Pを搬送し、フェースダウン排紙ローラ対118の駆動により用紙Pをフェースダウン排紙部119へ排出する。本図では、フェースダウン排紙部119の上にプリント済みの用紙Pが積載されている。
【0020】
ここで、上記カセット給紙ローラ104、給紙搬送ローラ対105、搬送ローラ対106、感光体ドラム110、帯電器111、現像器112、転写部113、熱定着装置114、排紙ローラ対117、及びフェースダウン排紙ローラ対118のそれぞれは、駆動装置である3相DCブラシレスモータにより駆動されるようになっている。
【0021】
次に、図1により上記のDCブラシレスモータの駆動制御回路構成について説明する。図1中、1は上記レーザビームプリンタの印字動作(画像形成動作)を司るASIC(Aplication Specitic IC)で、マイクロコンピュータ部(制御部)2とDCブラシレスモータ37の回転速度制御を行う速度ディスクリミネータ部3を含んでいる。また、このASIC1には、その他不図示のA/Dコンバータや静電プロセス制御用ロジック等が含まれるが、本実施例の動作説明には不要であるので省略する。
【0022】
4はDCブラシレスモータ37を駆動するためのプリドライバIC、5はASIC1の速度ディスクリミネータ部3からの制御信号である加速信号ac及び減速信号dcによりコンデンサ26と、コンデンサ27及び抵抗28の直列接続回路に充電、放電を行うチャージポンプ回路、6はコンデンサ26の電圧によりオンデューティを変化させるPWM回路で、このPWM回路6の周波数は外付けのコンデンサ及び抵抗で調整するのが一般的であるが、本実施例では不要であるので省略している。
【0023】
上記PWM回路6の出力はインバータ7を介してNAND回路8に入力される。NAND回路8の他の入力として、コンパレータ9からの出力が入力される。
コンパレータ9は、モータコイルに流れる電流を制限する電流リミット回路を構成し、基準電源10の電圧とモータ電流検出用抵抗36に発生する電圧とを比較する。またNAND回路8の出力はプリドライバ16に入力され、プリドライバ16内のトランジスタがオン時にPWM変調をかけるようになっている。
【0024】
11は基準電源、12はモータ37の回転情報を検出するFGアンプ(Frequency Generator)であり、モータ37のFG着磁極に対向して形成されたFGパターン18は磁極が通過する毎に微小電流を発生させ、コンデンサ19、抵抗20によりFGアンプ12の差動入力に電圧を発生させる。FGアンプ12のゲイン調整は通常、外付けのコンデンサ、抵抗で行うが、本図では省略している。
【0025】
13はヒステリシスアンプ(増幅器モジュール)で、基準電源11はFGアンプ12及びヒステリシスアンプ13に基準電圧を入力している。ヒステリシスアンプ13の出力は、FG信号としてASIC1の速度ディスクリミネータ部3に入力される。速度ディスクリミネータ部3は、FG信号の周期と基準周期を比較して、FG信号周期が基準周期よりも長い場合には加速信号acを、逆に短い場合には減速信号dcをそれぞれアクティブ状態にしてモータ37の定回転制御を行う。
【0026】
21,22,23はホール素子で、モータ37の主着磁に反応して電圧を発生させる。24はホール素子21,22,23の電流制限用抵抗で、電源電圧Vc2が印加されている。本実施例においては、モータ37は3相モータで、ホール素子21,22,23はロータ径方向に120°位相がずれた位置に実装されているが、ロータ径方向に60°位相がずれた位置に実装されている場合もある。
そして、3相モータであるモータ37の各U相、V相、W相に対して、ホール素子23,22,21が位相のずれた電圧波形を出力し、この出力はホールアンプ(増幅器)14に入力されて増幅される。また、波形整形されたホールアンプ14の出力は、マトリックス回路15に入力され、3相の相のずれた駆動波形をプリドライバ16に入力する。プリドライバ16は、倍電圧整流回路等を応用したブートストラップ電源17で電源電圧Vc1よりも約5〜10V高い電圧が印加されている。25は倍電圧整流回路用のチャージコンデンサである。
【0027】
29はモータ37の各相コイルを駆動する電流駆動用FETアレイ(D−MOSプロセス半導体)であり、30〜35がnチャネルFETである。上記プリドライバ16からの出力hu,hv,hwは、それぞれnチャネルFET30,31,32のゲートに入力される。それぞれのnチャネルFET30,31,32をオンするためには、電源電圧Vc1よりも2〜3V以上の高いゲート電圧が必要で、さらにFET30,31,32のオン抵抗を下げるためには電圧Vc1よりも5〜10V位高い電圧が必要である。また、プリドライバ16からの出力lu,lv,lwは、nチャネルFET33,34,35のゲートに入力される。
そして、モータ37の各U相、V相、W相がそれぞれ、FET30,33と、FET31,34と、FET32,35でプッシュプル駆動される。
【0028】
ここで、従来のDCブラシレスモータ駆動用ICは、上述の機能を盛り込んだモノリシックバイポーラICであり、高速動作が必要な箇所はECL(Emitter Coupling Logic),IIL(Integrated Injection Logic)を用いている。また、大電流を必要とする電流ドライバ部は、エミッタ面積を大きくすることによって対応している。
【0029】
しかし、本実施例では、各機能別に最適な半導体プロセスを用い、各部の特徴、性能を最大限に発揮させている。まず、速度ディスクリミネータロジックは、高速、高集積が可能なC−MOSプロセスが最適である。モータ37の回転数制御を行う際に、プリンタの制御を司るマイクロコンピュータ部2が同一プロセスで作られているため、マイクロコンピュータ部2からの指示に従って様々な回転制御が可能となる。例えば、負荷の大きな起動時に低回転で駆動する等、ステッピングモータの起動と同様のスローアップ制御も簡単に達成できる。速度ディスクリミネータ部3は、回転情報であるFG信号を内部のカウンタでカウントし、規定カウント値とのずれ量(誤差)を加速信号(パルス)acまたは減速信号(パルス)dcとして出力するため、カウント周波数が高いほどより精度の高い回転数制御ができる。カウンタのカウント周波数を高くするにはC−MOSプロセスが最適である。よって、マイクロコンピュータ部2及び速度ディスクリミネータ部3を含むASIC1のロジック回路は、C−MOSプロセスが最適な半導体プロセスであると言える。
【0030】
また、モータ37のコイルに流れている電流を検出して制限をかけるリミット回路用のコンパレータ9や、回転数検出用のFGアンプ12、ホールアンプ14等のアナログ回路は、C−MOSロジックで構成するには不適当な回路である。
バイポーラ(BI−POLAR)プロセスは、汎用オペアンプ(演算増幅器)IC、汎用コンパレータICの多くで用いられているプロセスであり、このバイポーラプロセスは製造工程において最もコストメリットのある半導体プロセスである。しかし、バイポーラプロセスで大電流を駆動する場合、エミッタ面積の大きなトランジスタを必要とし、チップ面積の増大を招く可能性が高い。また、チップ損失も大きくなるため、熱抵抗の小さいパワーパッケージに収め、さらに放熱フィンも必要となる場合がある。
【0031】
そこで、本実施例においては、チャージポンプ回路5、PWM回路6、オペアンプであるコンパレータ9、FGアンプ12、ヒステリシスアンプ13、ホールアンプ14、ブートストラップ電源17、プリドライバ16等の低電流駆動のアナログ回路と、インバータ7、NAND回路8、マトリックス回路15等の低速ロジック回路をワンチップのバイポーラプロセスICで構成することにより、安価なバイポーラモノリシックICの形態にまとめている。
【0032】
また、モータ37のコイルを直接駆動する大電流トランジスタは、オン抵抗の小さいD−MOSプロセスを用いることにより、効率の良い電流駆動が可能になる。近年、図1に示すD−MOSトランジスタ(FET)のオン抵抗は、0.1Ω程度が実現可能となってきている。電流駆動用のD−MOSトランジスタ部のFETアレイ29をプリドライバIC4の機能を包含したD−MOSワンチップICにすることも構成として可能であるが、大電流を駆動する電流駆動部のD−MOSトランジスタがICのサブストレートに不要なノイズ電流、電圧を発生させ、微小信号を制御するアンプ(増幅器)やコンパレータ(比較器)の誤動作の要因となる。また、D−MOSプロセス自体高価なプロセスであるため、極力チップ面積を小さくした方が有利である。よって、本実施例では電流駆動のトランジスタのみをワンチップのD−MOSプロセスの半導体構成にしている。
【0033】
本構成を用いることにより、例えばモータ出力を変更した場合、モータコイル電流駆動のD−MOS FETのみの電流容量を変えることにより対応可能で、汎用性に優れている。また、電流駆動用のD−MOS FETと小信号を制御するアンプ、コンパレータを含むプリドライバICのサブストレートが分離されているため、電流駆動用のD−MOS FETの大電流によって生じるノイズが小信号を制御するアンプ、コンパレータを含むプリドライバICに影響を及ぼしにくい構成でもある。
【0034】
図3は本発明の第2の実施例の回路構成を示すブロック図であり、DCブラシレスモータ37の駆動制御回路構成を示し、図1と同一構成要素には同一符号を付して説明を省略する。
【0035】
図3の回路構成において、図1と異なる点は電流駆動部のFETの構成である。図3において、38,39,40は三つのD−MOSツインFET回路(デュアルD−MOS FET)である。このD−MOSツインFET回路は、3相モータ駆動用のみならず、トランスのプッシュプル駆動、スピーカの電流駆動などに多数用いられており、汎用性が高く、図1のD−MOSトランジスタアレイ(電流駆動用FETアレイ29)よりもコストメリットがある。また、1個のnチャネルFET、例えばFET30が故障した際に、図1の回路の場合はD−MOSのFETアレイ29を交換する必要があるが、図3の回路の場合は、D−MOSツインFET回路38のみを交換することで対応でき、経済性に優れている。
【0036】
【発明の効果】
以上説明したように、本発明によれば、画像形成動作を司る制御部とモータ制御用の速度ディスクリミネータ部をC−MOS半導体で構成し、増幅器やモータの電流リミット回路等をバイポーラ半導体で構成し、モータの電流ドライバ部をD−MOS半導体で構成することにより、高効率で、汎用性が高く、コストメリットのあるモータの駆動制御回路が実現できる。
【0037】
また、C−MOS半導体と、バイポーラ半導体のそれぞれをワンチップ構成とすることにより、さらにコストメリットを引き出すことができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施例の構成を示すブロック図
【図2】 レーザビームプリンタの概略構成を示す断面図
【図3】 本発明の第2の実施例の構成を示すブロック図
【符号の説明】
1 ASIC
2 マイクロコンピュータ部(制御部)
3 速度ディスクリミネータ部
4 プリドライバIC
5 チャージポンプ回路
6 PWM回路
9 コンパレータ(電流リミット回路)
12 FGアンプ(周波数ジェネレータ)
13 ヒステリシスアンプ(増幅器モジュール)
14 ホールアンプ(ホール増幅器)
15 マトリックス回路
16 プリドライバ
21 ホール素子
22 ホール素子
23 ホール素子
29 電流駆動用アレイ
30 nチャネルFET
31 nチャネルFET
32 nチャネルFET
33 nチャネルFET
34 nチャネルFET
35 nチャネルFET
37 DCブラシレスモータ
38 D−MOSツインFET回路
39 D−MOSツインFET回路
40 D−MOSツインFET回路
101 プリンタ本体
104 給紙ローラ
105 搬送ローラ対
106 搬送ローラ対
117 排紙ローラ対
118 フェースダウン排紙ローラ対
Claims (8)
- 画像形成動作を司る集積回路と、前記集積回路の制御に基づき動作するプリドライバICと、前記プリドライバICの制御に基づきモータのコイルに駆動電流を供給する電流ドライバ部と、を含むモータ駆動制御回路を備えた画像形成装置であって、
前記集積回路は、
画像形成に係る部材を駆動するモータの制御を指示する制御部と、
モータの回転に応じた周波数信号を入力し、前記入力された周波数信号と、前記制御部からの指示と、に基づきモータの回転速度制御を行う速度ディスクリミネータ部とを備え、
前記プリドライバICは、
前記モータのコイルに流れる電流を制限する電流リミット回路と、
前記モータに設けられたホール素子からの出力を増幅するホール増幅器と、
前記速度ディスクリミネータ部からの制御信号と、前記ホール増幅器からの出力と、に基づき前記電流ドライバ部を駆動させるプリドライバとを備え、
前記集積回路がワンチップでC−MOS半導体プロセスにより形成され、
前記プリドライバICがワンチップでバイポーラ半導体プロセスにより形成され、
前記電流ドライバ部がD−MOS半導体プロセスにより形成されていることを特徴とする画像形成装置。 - 前記プリドライバICは、前記モータから出力される前記モータの回転に応じた出力を増幅し、前記速度ディスクリミネータ部へ入力する周波数信号を出力する増幅器を備えることを特徴とする請求項1に記載の画像形成装置。
- 前記モータは3相DCブラスレスモータとし、前記電流ドライバ部を三つのデュアルD−MOS FETで構成したことを特徴する請求項1又は2に記載の画像形成装置。
- 前記モータはDCブラシレスモータであることを特徴とする請求項1又は2に記載の画像形成装置。
- 画像形成装置のモータ駆動制御回路であって、
画像形成動作を司る集積回路と、
前記集積回路の制御に基づき動作するプリドライバICと、
前記プリドライバICの制御に基づきモータのコイルに駆動電流を供給する電流ドライバ部とを備え、
前記集積回路は、
画像形成に係る部材を駆動するモータの制御を指示する制御部と、
モータの回転に応じた周波数信号を入力し、前記入力された周波数信号と、前記制御部からの指示と、に基づきモータの回転速度制御を行う速度ディスクリミネータ部とを備え、
前記プリドライバICは、
前記モータのコイルに流れる電流を制限する電流リミット回路と、
前記モータに設けられたホール素子からの出力を増幅するホール増幅器と、
前記速度ディスクリミネータ部からの制御信号と、前記ホール増幅器からの出力と、に基づき前記電流ドライバ部を駆動させるプリドライバとを備え、
前記集積回路がワンチップでC−MOS半導体プロセスにより形成され、
前記プリドライバICがワンチップでバイポーラ半導体プロセスにより形成され、
前記電流ドライバ部がD−MOS半導体プロセスにより形成されていることを特徴とする画像形成装置のモータ駆動制御回路。 - 前記プリドライバICは、前記モータから出力される前記モータの回転に応じた出力を増幅し、前記速度ディスクリミネータ部へ入力する周波数信号を出力する増幅器を備えることを特徴とする請求項5に記載の画像形成装置のモータ駆動制御回路。
- 前記モータは3相DCブラスレスモータとし、前記電流ドライバ部を三つのデュアルD−MOS FETで構成したことを特徴する請求項5又は6に記載の画像形成装置のモータ駆動制御回路。
- 前記モータはDCブラシレスモータであることを特徴とする請求項5又は6に記載の画像形成装置のモータ駆動制御回路。
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