JPH1126603A - 接合分離型集積回路における寄生悪影響に対する保護 - Google Patents

Abstract

(57)【要約】 【課題】 接地以下効果等の寄生効果を回避することを
可能とした接合分離型ＩＣを提供する。 【解決手段】 本発明回路及び動作方法は、接合分離型
集積回路における寄生トランジスタの初期的な動作が発
生することを可能とする。その初期的動作は、該寄生ト
ランジスタにおける一部を有するパワートランジスタに
対してターンオン駆動信号を発生し、その結果寄生トラ
ンジスタの動作を終了させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大略、接合分離型
の集積回路（ＩＣ）に関するものであって、更に詳細に
は、誘導性負荷を駆動するために例えばＤＭＯＳトラン
ジスタ等のパワー装置を具備する接合分離型ＩＣにおけ
る例えば接地以下効果等の寄生効果を回避するための技
術に関するものである。

【０００２】

【従来の技術】接合分離型ＩＣは、パワー装置（例え
ば、数アンペアの程度の電流を取扱う装置）及びパワー
装置の動作に起因する寄生効果によって悪影響を受ける
ことのある多数のより小型の装置（例えば、制御回路
内）と共に製造される。モータを駆動するＩＣはしばし
ばそのような一般的な性質を有するものである。回路の
負荷であるモータコイルは大きなインダクタンスを有し
ている。パワー装置は、コイルの夫々のフェーズ（相）
において電流をスイッチオン及びオフさせる。パワー装
置のうちの１つがスイッチオフする度に、そのインダク
タンスが負荷を介して同一の態様で継続して電流を流さ
せる傾向とさせる。そのことが発生すると、ＩＣの出力
はパワーレールを超えて駆動される場合があり（即ち、
接地より下及び供給電圧より上へ駆動される）且つその
ことは同一ＩＣ内におけるその他のより小型の装置に有
害な影響を発生させる場合がある。

【０００３】誘導性負荷内の電流を接合分離型ＩＣでス
イッチ動作させることは、寄生効果に影響を受けること
が知られているが、それに対する保護は深刻な問題とし
て存在しており、特に電圧及び電流を増加させ且つ回路
によって占有されるチップ面積を減少させるための願望
が存在する場合にそのことが言える。寄生装置は、不本
意に発生されるものであり且つ不所望の電流の流れを発
生させる。寄生ダイオードは、Ｎ領域が隣接するＰ領域
の電圧より低い電圧となる場合に発生する。寄生トラン
ジスタは、例えば、活性なものとして意図されているも
のではない基板等のＰ領域が、その上に、ＮＰＮトラン
ジスタ動作が発生するような電圧を有する２つの離隔さ
れているＮ領域を有する場合に発生する。

【０００４】通常ＤＭＯＳトランジスタとして指定され
る技術によって製造されるパワーＭＯＳＦＥＴ（尚、Ｄ
ＭＯＳにおけるＤは二重拡散のことである）は、モータ
駆動ＩＣにおけるパワー装置として使用される重要な電
界効果トランジスタである。それらは、横型ＤＭＯＳ装
置（ＬＤＭＯＳ）又は縦型ＤＭＯＳ（ＶＤＭＯＳ）装置
（しばしば、Ｎチャンネルを有する）として製造するこ
とが可能である。それらは、寄生問題を発生する可能性
のある装置の例である。

【０００５】モータドライバ回路は、特性的に、電圧供
給源と負荷の夫々のコイルとの間に多数の高側駆動トラ
ンジスタを有すると共に、夫々のコイルと低即ち接地電
圧との間に多数の低側トランジスタを有している。負荷
の各端子は高側ドライバとそれに接続されている低側ド
ライバとを有している。ドライバトランジスタがスイッ
チオフすると、誘導性負荷電流は「キック」を経験す
る。高側ドライバ又は低側ドライバがターンオフされて
いるかに依存してその電流は非常に高いか又は非常に低
いものとなる傾向がある。上側ドライバがターンオフさ
れると、出力電圧は低へ移行する傾向となる。出力電圧
はどこにその電流が経路を見つけ出すかに依存して非常
に低くなる可能性がある。負荷内に流れていた電流は高
側ドライバがターンオフされた後においても同一の方向
に継続して流れる。高側ドライバがターンオフした後に
エキストラな低電圧を有するこの状態は接地以下効果
（ｂｅｌｏｗ−ｇｒｏｕｎｄ ｅｆｆｅｃｔ）と呼ば
れ、それは、ＩＣのその他の部分に対して極めて有害な
ものとなる場合がある。

【０００６】通常、チップ上にデバイス（装置）トラン
ジスタが製造される態様において内在的なものである基
板−ドレインダイオードとも呼ばれる内在的ダイオード
に起因して経路が発生する。ターンオフされる高側ドラ
イバと同一の負荷端子へ接続されている低側ドライバ
は、その意図されている電流経路と並列してこのような
内在的ダイオードを有している。別のダイオード、即ち
基板ダイオードが存在しており、それは低側ドライバの
ドレインから基板へ接続されている。製造技術における
変化に依存して、これら２つのダイオードは異なる特性
を有する場合があり且つ異なる性能を発生する場合があ
る。誘導性即ち再循環電流は、該内在的ダイオード、基
板ダイオード、又は電流が分割される場合にはこれら２
つの組合わせを介して、２つの経路のうちのいずれか一
方又は両方を見つけ出すことが可能である。内在的ダイ
オードがより低い直列抵抗を有しており且つそれを介し
て電流が流れる場合に低い順方向電圧降下を有している
場合には、これがその電流に対して好適な経路である。
一方、基板ダイオードはより良好なダイオード特性を有
する場合があり且つその電流をとる場合がある。

【０００７】基板ダイオードにおける導通は、付加的な
危険性を発生させる。何故ならば、それは寄生バイポー
ラ、バルクトランジスタの一部を形成する場合があるか
らである。典型的に、ドライバがＰ基板上のＮチャンネ
ルＤＭＯＳである場合には、基板ダイオードが、負荷へ
の出力が接続されているＤＭＯＳドレインと基板との間
に発生する。この場合の寄生トランジスタはＮＰＮであ
り、その場合に、そのエミッタがドレイン、又は出力で
あり、そのベースが基板であり、そのコレクタは基板上
のその他のいずれかのＮ拡散領域である。寄生コレクタ
領域は、例えば、抵抗、コンデンサ、任意の種類のトラ
ンジスタ、又はツェナーダイオードを含むダイオード等
の回路内の任意のその他の受動又は能動装置の一部とす
ることが可能である。しばしば、多数のＮ個の領域が同
一の寄生トランジスタ上の複数個のコレクタとして作用
し、且つ電流が夫々の領域に対する基板抵抗に従って分
割される。

【０００８】誘導電流の流れが内在的ダイオードへ拘束
することが可能である場合には、ＩＣは良好に動作す
る。該電流は、通常、その場合には管理可能な低い大き
さのものであり、チップ内のその他の装置からの電流が
影響されることはない。即ち、寄生トランジスタが活性
状態ではない場合には、他のチップ装置からの電流のシ
ンク即ち吸込みは存在せず適切な動作を行なう。然しな
がら、コマーシャルな製造技術、チップ寸法及び幾何学
的形状が、しばしば、接地以下効果に起因する実質的な
危険性を発生させる可能性のある寄生トランジスタを介
して少なくとも幾らかの電流をしばしば発生させる。

【０００９】従来技術においては、接地以下効果を回避
するか又は最小とするために多数のアプローチがとられ
ている。幾つかのアプローチは回路の修正が関与するも
のである。例えば、１つのアプローチは、同期整流と呼
ばれるものであり、それは高側ドライバをターンオフさ
せることに同期して低側ドライバをターンオンさせるこ
とである。ドライバのゲート信号は通常段階的なスルー
レートにおいて印加されるので実現することが困難な場
合がある。「シュートスルー（ｓｈｏｏｔ ｔｈｒｏｕ
ｇｈ）」を回避するために同期整流を有する回路を設計
し且つ製造する場合にはかなりの慎重さが必要とされ
る。高側ドライバと同一の出力端子における低側ドライ
バの両方が同時にオンである場合には、例え非常に短い
時間であっても、負荷を介して進行することなしに電源
から接地へ大きな電流が流れる場合がある。それはＩＣ
にとって非常に有害なものとなる場合がある。

【００１０】幾つかのその他のアプローチではＩＣ構造
における変化が関与するものである。例えば、基板上の
Ｐ＋領域への導電性接続部を有するＮ領域（Ｐ基板上）
の低側ドライバの周りにバリアを形成することが可能で
ある。このことは、ＮＰＮ寄生トランジスタが回路のそ
の他の部分からの電流をシンク即ち吸込むことをより困
難なものとさせ且つ接地以下効果を最小とさせることに
貢献する。各ドライバはこのようなバリアを必要とす
る。基板コンタクトを介してのフィードバックに起因し
て１つの低側ドライバのバリアが他の低側ドライバに影
響を与えることを回避するために注意がなされねばなら
ない。１つのチップにおいて５つの低側ドライバを有す
ることは珍しいことではない（例えば、ディスクドライ
ブのスピンドルモータのフェーズ（相）に対して３個及
び磁気ディスク上での読取及び書込のためにヘッドを移
動させるボイスコイルモータ（ＶＣＭ）に対して２
個）。このような数の場合には、低側ドライバ及びそれ
らの夫々のバリアをチップ内において互いに適切に離隔
させたままとするためにエキストラな複雑性に遭遇す
る。バリアは、更に、低電流レベルに制限される場合が
あり、そうでなければ、飽和状態となる。

【００１１】寄生効果に関する更なる背景情報は、Ｍｕ
ｒａｒｉ ｅｔ ａｌ．（Ｅｄｓ．）、「スマートパワ
ーＩＣ（Ｓｍａｒｔ Ｐｏｗｅｒ ＩＣｓ）」、Ｓｐｒ
ｉｎｇｅｒ−Ｖｅｒｌａｇ出版社、１９９６年、セクシ
ョン１．８、４６−４９頁及びセクション５．７、２１
８−２２３頁、及び米国特許第５，４９５，１２３号
（Ｃａｎｃｌｉｎｉ）、１９９６年２月２７日等の文献
に記載されている。

【００１２】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した接合分離型の集積回路を提供する
ことを目的とする。本発明の別の目的とするところは、
接合分離型ＩＣにおける接地以下効果等の寄生効果を回
避することを可能とした集積回路技術を提供することを
目的とする。

【００１３】

【課題を解決するための手段】本発明は、接合分離型Ｉ
Ｃにおける幾つかの寄生効果を安全に制限することを可
能とした技術を提供している。例えばモータ等の高度に
誘導性の負荷と共に使用する場合、又はＩＣがかなりの
数のその他の装置と共に多数のパワー装置を包含するか
又はチップ上においてデバイス即ち装置が非常に密接し
て配置されている場合であっても、本発明に基づくＩＣ
は、通常、有害なものというよりは寄生トランジスタ効
果を発生させる最も深刻な効果である接地以下効果に対
して効果的なものである。

【００１４】本発明は駆動トランジスタの動作に対する
構成及び方法を提供しており、従って寄生トランジスタ
の初期的な短い動作がその寄生トランジスタの一部を形
成している特定のドライバトランジスタをして強制的に
オンさせる。該ドライバが強制的にオンされると、寄生
効果が終了される。

【００１５】本発明によれば、例えばディスクドライブ
用のスピンドルモータ等の誘導性負荷を駆動するための
集積回路が提供される。誘導性負荷を構成しているモー
タコイルの各フェーズ即ち相は、出力端子と高側即ち供
給電圧との間に接続されている高側ドライバトランジス
タを有しており、更に、出力端子と低側即ち接地電圧と
の間に接続されている低側ドライバトランジスタを有し
ている。接合分離技術によって、制御回路と共に駆動ト
ランジスタの集積化は、出力端子における高側駆動トラ
ンジスタがオフする場合に、ＩＣを接地以下効果に露呈
させる場合がある。本発明によれば寄生効果が関与する
ドライバを強制的にオンさせることによって寄生効果が
開始するや否やすぐさま終了させることを確保させる保
護特徴を提供している。例えば、低側ドライバに対する
保護特徴は、シンカー領域及び該シンカー領域と低側ド
ライバのゲートとに接続している回路を包含している。
Ｐ基板上のＮチャンネルＤＭＯＳパワー装置の場合を検
討すると、該シンカーはＮ領域であり、好適にはパワー
装置に密接して離隔されている高度にドープされている
即ちＮ＋の領域である。この保護特徴におけるシンカー
は、以前に寄生効果を回避するために使用されていたバ
リアとは異なる動作を行なう。該シンカーは、パワー装
置近くの領域とすることが可能であり、且つ必ずしもそ
れを取囲むものではないが、パワー装置を取囲むシンカ
ー領域は好適な形態の１つである。本発明に基づくシン
カーは、ドライバがバリアを有するか否かに拘らず低側
ドライバに対して使用することが可能である。特定の低
側ドライバに対してバリアが存在する場合には、該シン
カーはそのドライバを含むタブ又はエピタキシャルウエ
ル近くのバリア領域の内側である。

【００１６】シンカー領域がパワー装置に近い場合に
は、寄生トランジスタがエミッタとしてのＤＭＯＳドレ
イン（負荷への出力）、ベースとしての基板、コレクタ
としてのシンカーと共に形成される。パワー装置から更
に遠いＮ領域はコレクタである蓋然性はない。トランジ
スタが接地以下効果に起因して導通を開始すると、該回
路は迅速に低側ドライバへのゲート信号を発展させ且つ
印加させそれをターンオンさせる。低側ドライバの導通
は、ドレイン電圧を接地以下から接地近くへ上昇させ
る。

【００１７】本発明に基づく個別的な保護特徴は、好適
には、チップ内の各低側ドライバに対して設けられてい
る。１つの低側ドライバをターンオンさせることが必要
でない場合に別のものをオンさせるという条件が存在し
ないことを確保することが重要な場合がある。これは、
例えば、モータがトライステート状態にある場合の問題
である。トライステート状態はディスクドライブのヘッ
ドがパーキング状態にある場合にスピンドルモータにお
いて発生する公知の動作モードである。トライステート
状態期間中に、逆ＥＭＦ整流が発生し且つ接地以下効果
が発生する蓋然性がある。接地以下問題を有する低側ド
ライバのみをターンオンさせることを確保するために、
そのドライバにのみ影響を与えることの可能な回路を有
することが好適である。

【００１８】接地以下効果に対する保護を与える回路の
１つの形態は大きなゲートを有することである。論理ゲ
ートに対する入力は、特定の低側ドライバ近くの特定の
シンカーが寄生トランジスタ動作に関与しているか否か
を表わす情報を有している。論理ゲートの出力はその特
定の低側ドライバのゲートへ接続している。

【００１９】このような回路の１例においては、論理ゲ
ートの１つの入力が、第一抵抗を介して、第一回路分岐
において接地及び低側ドライバのソースへ接続してい
る。その入力は、更に、第二回路分岐において例えばＰ
ＮＰトランジスタからなるカレントミラーを介して電圧
供給源へ接続している。一方のＰＮＰトランジスタのコ
レクタは直接的にゲート入力へ接続している。カレント
ミラーにおける他方のトランジスタは第二抵抗を介して
シンカー領域へ接続している。論理ゲートへの入力は、
寄生トランジスタが導通状態にあり且つ比較的高い電圧
が第一抵抗を横断して存在する場合にのみ高即ち「１」
である。そうでない場合には、その入力は低即ち「０」
である。

【００２０】該ゲートに対する第二入力は、第三トラン
ジスタを有する回路分岐へ接続しており、且つ、究極的
にパワー装置のドレインに到達する。論理ゲートがＡＮ
Ｄゲートである場合の例においては、第二入力への分岐
は、更に、インバータを有している。その結果、その入
力は、第三抵抗によって更に減少されているドレイン電
圧が接地以下効果が存在することを確認するのに充分低
いレベルのものである場合にのみ「１」となることが可
能である。

【００２１】保護回路のＡＮＤゲートへの両方の入力が
「１」である場合には、ゲート出力は高レベルへ移行す
る。論理ゲート出力は駆動トランジスタゲートへ接続し
ており且つ駆動トランジスタは強制的にオンされる。駆
動トランジスタがオンとなると、ゲートへの入力のうち
のいずれか一方又は両方が、接地以下効果条件の終了に
起因して低状態へ移行し且つ駆動トランジスタはその通
常の意図されたコミュテーションシーケンスで動作され
る。

【００２２】保護回路の動作に対する全時間は非常に短
く、従ってどのような寄生効果も僅かなものである。寄
生動作が基本的にシンカー領域にのみ拘束されるので、
チップ内のその他の装置は全く影響を受けることがな
い。

【００２３】低側ドライバをオンへ駆動する論理ゲート
からの出力は、ドライバをオフ状態に保持する傾向のあ
る駆動システムの任意の部分をディスエーブルさせるた
めにその他の回路へ供給することも可能である。

【００２４】低側ドライバの各々に対してシンカー及び
保護回路を有することが好適であるが、ドライバと共に
ＩＣ内に設けられるエキストラな要素は、発生されるエ
キストラなコストと比較して良好なる利点を与えるもの
と考えられる。

【００２５】本発明は寄生動作自身を使用して寄生動作
を停止させることにより、比較的高い電流を取扱うパワ
ー装置を具備するＩＣにおける有害な寄生効果を回避す
る技術を提供している。

【００２６】

【発明の実施の形態】図１は、例えばディスクドライブ
におけるスピンドルモータとして使用されているブラシ
レスモータに対する三相Ｗ接続型のコイルの組である誘
導性負荷１２を駆動する要素を包含する集積回路（Ｉ
Ｃ）１０を模式的に示している。ＩＣ１０は、負荷１２
を駆動するための三相全波ブリッジ回路１４を有すると
共に供給Ｖｃｃによって発生される正確に計時された電
流を負荷１２のセグメントへ与えるためのブリッジ回路
の要素の動作をシーケンス動作即ちコミュテーション
（転流）させるための要素を有するシーケンス・制御回
路１６を包含している。回路１６は、典型的に、例えば
トランスコンダクタンスループ又はフェーズロックルー
プ等のブラシレスモータ駆動回路としてＩＣ１０の動作
に対する種々の制御ループを有している。回路１６は、
時折周辺装置と呼ばれるものを包含している。ブリッジ
回路１４は、パワートランジスタドライバ１８Ａ，１８
Ｂ，１８Ｃ，１９Ａ，１９Ｂ，１９Ｃを有しており、そ
れらは、回路１６における比較的低い電流と比較して、
例えば少なくとも数アンペアであるかなりの電流を流
す。

【００２７】図１の回路１０は、既知の接合分離技術に
よって製造された場合に、例えば回路１６等の同一のＩ
Ｃのその他の部分の動作に悪影響を与える誘導性負荷と
共にパワー装置の動作によって発生される寄生効果を有
することを回避する１つの態様を有することが望まし
い。このような回路１０及び回路１６の更なる詳細につ
いては公知でありこの説明は割愛する。

【００２８】ブリッジ回路１４の従来の特徴としては、
スイッチとして動作するパワートランジスタを有するこ
とを包含しており、それらは負荷１２と接続するために
夫々の出力端子Ａ，Ｂ又はＣと供給電圧Ｖｃｃとの間に
接続されているトランジスタ１８Ａ，１８Ｂ，１８Ｃと
共に配列されている。これらは高側ドライバ又は上部ド
ライバと呼ばれる。パワートランジスタは、更に、夫々
の出力端子Ａ，Ｂ，Ｃと低電圧点即ち接地２２との間に
接続されているトランジスタ１９Ａ，１９Ｂ，又は１９
Ｃを有している。これらは、低側ドライバ又は下部ドラ
イバと呼ばれている。

【００２９】この例においては、パワー装置１８Ａ−１
８Ｃ及び１９Ａ−１９ＣはＭＯＳＦＥＴ（金属酸化物半
導体電界効果トランジスタ）であり、ＤＭＯＳと呼ばれ
る公知のタイプの構造に構成されている。図１は、アノ
ードがＤＭＯＳソースコンタクトへ接続しており且つカ
ソードがＤＭＯＳドレインコンタクトへ接続しているダ
イオードを具備するＤＭＯＳ装置の各々を示しており、
例えば、下部ドライバ１９Ａの場合には、ダイオード２
４がソースＳとドレインＤとの間に接続されている。ダ
イオード２４は内在的ダイオード又は基板−ドレインダ
イオードと呼ばれるものであり、それは典型的なＩＣ製
造技術の結果として発生する。

【００３０】更に、この例においては、各パワー装置は
Ｎチャンネル装置であり且つ供給電圧Ｖｃｃは接地２２
と比較して正である電圧であり、トランジスタ１９Ａに
対して示したように、充分なゲート電圧がゲート端子Ｇ
へ印加されると、通常正の電流ＩがドレインＤからソー
スＳへ流れる。ＮチャンネルＤＭＯＳトランジスタ１８
Ａ−１８Ｃ及び１９Ａ−１９Ｃの構成及び動作は、公知
のものに基づくものとすることが可能であるが、そのこ
とは従来技術の部分で説明した寄生効果を発生させる。

【００３１】図１に示したように、低側ドライバ１９Ａ
及びその内在的ダイオード２４と共に、寄生接地以下効
果の結果であるバイポーラトランジスタ２６が示されて
いる。寄生トランジスタ２６を形成するＩＣ構成におけ
る領域は後の図面に関連して説明する。更に、バイポー
ラトランジスタ２６及び低側ドライバ１９Ａに接続され
ている図１に示したような保護回路４０の特性について
は以下に更に詳細に説明する。

【００３２】低側ドライバ１９Ａに関する接地以下効果
の危険性は、同一の出力Ａへ接続されている上側ドライ
バ１８Ａがその通常のコミュテーションにおいてターン
オフされる場合に発生する。例えば、上側ドライバ１８
Ａ及び下側ドライバ１９Ｂは、端子Ｃがフローティング
状態で、端子Ａから端子Ｂへコイルを付勢するためのフ
ェーズ期間中にオンである。その経路がターンオフされ
ると、その構成体がその電流をソース即ち湧き出させる
ことが可能である場合には、負荷インダクタンスに起因
して端子Ａから端子Ｂへの電流の流れが維持される。内
在的ダイオード２４はその電流のソース即ち発生源とな
る場合があり、且つ例えばトランジスタ２６のような寄
生トランジスタの場合も然りである。他方の低側ドライ
バ１９Ｂ及び１９Ｃは、それらの夫々の高側ドライバ１
８Ｂ及び１８Ｃと共に、接地以下効果に露呈され、且つ
本明細書においてドライバ１９Ａに関する説明はそれら
についても適用可能である。

【００３３】図２は低側ドライバ１９Ａの構成を包含す
るＩＣ１０の一例の一部の概略断面図を示している。Ｐ
型基板３０は、本明細書においてその詳細な説明は割愛
する公知の技術によって製造した後に、Ｎ−物質からな
る例えば３１，３２，３３，３４のような多数の領域を
その上に有している。領域３１−３４は、エピタキシャ
ル成長によって形成することが可能であり、従って、エ
ピタキシャルウエル又はエピタキシャルタブと呼ばれ
る。これらのウエル又はタブは、個々のデバイス即ち装
置を製造する位置であり、例えばエピタキシャルウエル
３１は低側ドライバ１９Ａに対するものである。その他
の装置は、通常、ウエル３２−３４内に存在しているが
ここでは示していない。それらは、例えば抵抗、コンデ
ンサ、任意のタイプのダイオード又は任意のタイプのト
ランジスタ等の任意の集積化可能な要素を有することが
可能である。エピタキシャルウエル３１−３４の間のＩ
Ｃ１０の上表面へ延在しているＰ型物質３５は各ウエル
と共にＰＮ接合を形成している。例えば、該構成体の左
側部分において、Ｎ−エピタキシャルウエル３３及び３
４はＰ型物質３５の一部によって分離即ち離隔されてお
り、且つこれらのウエル内の装置は、３３と３５との間
及び３４と３５との間の２つの連続したＰＮ接合によっ
て分離されている。このような接合分離型構成体及びそ
れらの公知の変形例は、本発明が対処する寄生効果を発
生させるものである。

【００３４】図２において、低側ドライバ１９Ａの構成
体は、Ｎ＋領域３６、Ｐ領域３７、１つ又はそれ以上の
Ｎ＋領域３８を包含している。Ｎ＋領域３６は、エピタ
キシャルタブ３１を介して縦方向に延在している。理解
されるように、ＤＭＯＳトランジスタ１９Ａを包含する
図示したＩＣ構成体は、領域の形状に関しては簡略化さ
れており、縮尺通りに描いたものではなく、且つ種々の
詳細部分を省略してある。例えば、各エピタキシャルタ
ブ３１−３４の底部と基板３０との間にはＮ＋埋込層を
設けることが可能である。Ｎ＋領域３６は、典型的に、
Ｎ＋埋込層へ下方向へ延在する。Ｎ＋領域３６は、パワ
ー装置１９Ａのドレイン領域であり且つドレインコンタ
クトＤを有している。

【００３５】Ｐ領域３７は、Ｎ＋領域３６及びＰ型基板
からタブ３１のＮ−型物質によって離隔されている。領
域３７内にはＮ＋領域３８が形成されており、コンタク
トＳを有する装置１９Ａのソース領域として作用する。
ゲートコンタクトＧが、ソース領域３８とドレイン領域
３６との間の表面の一部の上に図示していない酸化物層
の上に位置されている。

【００３６】図１に示した内在的ダイオード２４は、ド
レイン領域３６と共にＰ領域３７及びＮ−タブ３１によ
って図２の構成体内において形成されており、且つ、実
効的に、ソースコンタクトとドレインコンタクトＤの間
に接続されている。

【００３７】図１に示したバイポーラトランジスタ２６
は、エピタキシャルタブ３１に近接したＰウエル物質３
６内に位置されているＮ＋シンカー領域３９と共に通常
発生する基板ダイオード（Ｐ基板３０及びＮ＋ドレイン
３６）の結合によって図２の構成体内に形成される。従
って、トランジスタ２６は基板３０がベースでありドレ
イン３６及びシンカー３９が夫々エミッタ領域及びコレ
クタ領域として作用するＮＰＮトランジスタである。

【００３８】Ｎ＋シンカー領域３９は、好適には、ＩＣ
製造技術が許す限りエピタキシャルウエル３１に近接し
て形成することが望ましい。例えば、公知の技術はシン
カー領域３９をエピタキシャルウエル３１から３乃至４
ミクロンに位置させることを可能とする。シンカー領域
３９は他のＮ領域よりもエピタキシャルウエル３１によ
り近いものとすべきである。それにより、シンカー領域
３９は、寄生トランジスタ２６の動作における好適なコ
レクタとして作用し、且つ例えばエピタキシャルウエル
３２，３３，３４内の装置等のその他の装置が影響され
ることはない。シンカー領域３９は、好適には、エピタ
キシャルウエル３１の深さにわたりＩＣ内に延在してお
り、且つ多様な表面形態のうちのいずれかを有すること
が可能である。図３においては、図２のものと同様なＩ
Ｃの一部の平面図が示されており、シンカー領域３９が
エピタキシャルウエル３１の近くに示されている。図２
のものにおけるようにエピタキシャルウエル３１内のＤ
ＭＯＳ装置が存在するが、図３には詳細に示されていな
い。図３は、単に、ある適用例において適した領域３９
に対する小さな区域を示すに過ぎないものである。一般
的に、領域３９がストリップ形態又は区域３１の周りの
取囲み形態を有するものであることが望ましい。図７は
後に更に詳細に説明するが、ＤＭＯＳトランジスタ用の
タブを完全に取囲む形態のシンカー領域を示している。

【００３９】本明細書においては、トランジスタ２６は
「寄生」トランジスタと呼ばれる。何故ならば、その動
作は、寄生トランジスタ動作を発生する接地以下効果が
存在する場合に発生するからである。然しながら、領域
３９はトランジスタ２６の一部として意図的に設けられ
ているものでありその他の機能のために設けられている
ものではないことを理解すべきである。シンカー領域３
９はパワー装置１９Ａに近接しているので、寄生トラン
ジスタ２６の好適なコレクタである。

【００４０】図１及び２は夫々のＤＭＯＳ端子Ｄ，Ｓ，
Ｇ及びシンカー領域３９へ接続している保護回路４０を
示している。保護回路４０は、寄生トランジスタ２６の
導通に応答してパワー装置１９Ａをターンオンさせるも
のである。

【００４１】ＤＭＯＳドレインＤにおいて接地以下電圧
が発生すると、寄生トランジスタ２６によって出力端子
Ａに対する導通が発生し、それは高側ドライバ１８Ａが
オンであった場合に発生したものと同一の方向において
誘導負荷内に電流の流れを維持する傾向となる。保護回
路４０は寄生トランジスタ２６の導通を検知し且つパワ
ー装置１９ＡのゲートＧへ印加される信号を発生してそ
れをターンオンさせ、ドレインＤにおける出力電圧をオ
ン状態にあるソース対ドレイン抵抗によって決定される
ように実質的に接地レベルに又はその近くへ上昇させる
（典型的に、ドレインＤにおける電圧は接地より僅かに
低いレベルに到達する場合がある）。誘導負荷電流は、
インダクタ内のエネルギが散逸された後に終了される。
従って、パワー装置は保護回路によって影響されること
はなく且つその通常のコミュテーションシーケンスで動
作を行なう。これら全てのことは非常に短い時間内にお
いて発生する。

【００４２】図１及び２は、ＤＭＯＳソースが回路接地
点２２へ接続している状態を示している。又、ＩＣ基板
は接地電圧２７にある状態が示されており、それは、通
常公知の方法に従って決定されるように、回路接地２２
へ直接的に接続される場合もされない場合もある。公知
の如く、低側ドライバ１９Ａ，１９Ｂ，１９Ｃは、しば
しば、ブリッジ１４の動作の制御のための制御ループに
おけるように、検知抵抗（不図示）を介して接地点へ接
続されている。本発明はこのような検知抵抗が回路内に
設けられているか否かに拘らず有益的なものである。検
知抵抗が図１の共通ノード２３と接地２２との間に存在
する場合には、保護回路４０は、好適には、殆どの適用
例において、ソースコンタクトＳではなく接地２２へ接
続される。一般的に、この接続はどちらの点に対しても
形成することが可能である。

【００４３】図４を参照すると、低側ドライバ１９Ａ及
び保護回路４０を図示した副回路が、回路４０がとるこ
との可能な幾つかの形態の動作を説明するために示され
ている。この例においては、回路４０は、全体的に参照
番号４１として示してある１つ又はそれ以上の能動装置
を有しており、それらは供給電圧ＶｄｄとＤＭＯＳ１９
ＡのゲートＧへ接続している端子４２との間に接続され
ている。共通電圧Ｖｄｄは、ゲートＧへターンオン信号
を共通するのに充分に大きなものである。

【００４４】回路４０からのターンオン信号の印加を制
御するために、回路４０の能動装置４１は、抵抗Ｒ１，
Ｒ２，Ｒ３を介してＤＭＯＳ１９Ａと寄生トランジスタ
２６との間に接続している。抵抗Ｒ１は、抵抗Ｒ１を横
断して接地２２（又はノード２３）からの電圧差を表わ
す電圧Ｖ１を発生する。電圧Ｖ２は抵抗Ｒ２を横断して
シンカー領域３９である寄生トランジスタ２６のコレク
タ上の電圧から発生される電圧である。電圧Ｖ３は抵抗
Ｒ３を横断してトランジスタ１９Ａのドレインである寄
生トランジスタ２６のエミッタ上の電圧から発生される
電圧である。電圧Ｖ１，Ｖ２，Ｖ３は能動装置４１へ印
加され且つそれらの相対的な値が、ゲートターンオン信
号が端子４２において発生されるか否か及びいつ発生さ
れるかを決定する。

【００４５】寄生トランジスタ２６が、ドレインＤにお
ける接地以下電圧に起因してオフからオンへ移行する
と、トランジスタ２６のコレクタ電圧及びエミッタ電圧
はより高いレベルからより低いレベルへ移行し且つ電圧
Ｖ２及びＶ３は降下する。電圧Ｖ２及びＶ３がトランジ
スタ２６の動作を確認する所定のレベルのものである場
合には、能動装置４１は端子４２においてゲートターン
オン信号を発生する。このことはパワー装置１９Ａをタ
ーンオンさせ且つそのことはドレインＤにおける電圧を
上昇させ、従って電圧Ｖ２及びＶ３は再度上昇し且つ端
子４２におけるゲート信号は終了する。

【００４６】本発明に基づく動作方法を、幾つかの重要
なタイミング点を示している図５と共に図４を参照して
説明する。図５は、例えば、電流における急激な変化を
簡単化して示してあるが、それは、それよりも幾分ゆっ
くりと変化する場合がある。例えば、寄生トランジスタ
を介しての電流上昇は、図示したものよりもかなりゆっ
くりとしたものである場合がある。然しながら、図５は
図４の動作におけるあるイベントのシーケンスを示すの
に役立つものである。

【００４７】低側ドライバ１９Ａと同一の負荷端子Ａに
おける高側ドライバ１８Ａが時間ｔにおいてその通常の
コミュテーション動作においてターンオフされる。この
ことは、高側ドライバ１８Ａ（ＨＳＤ）を介しての電流
Ｉ（ｈｓｄ）における迅速な降下によって図５中に表わ
されている。公知の如く、誘導負荷１２は何等かの使用
可能な供給源から継続して電流を引き出し且つＨＳＤ１
８Ａがオンであった場合に流れていた電流を維持しよう
とする（この例においては、出力端Ａから負荷１２を介
して右側へ）。そのことはドレインＤにおける電圧を接
地２２以下に降下させ且つ内在的ダイオード２４を順方
向にバイアスさせる。それは、更に、Ｐ基板３０とＮド
レイン領域３６（図２）によって形成されている基板ダ
イオードを順方向にバイアスさせる。

【００４８】ある遅延ｔ２−ｔ１の後に、寄生トランジ
スタ２６は導通状態となり且つその電流Ｉ（ｐａｒ）は
認知可能なレベルへ上昇する。この遅延は、例えば特定
のドーピングレベル及びＩＣにおける幾何学的形状等の
多数の要因に起因して変化するが、本発明の実効的な動
作は、寄生トランジスタ動作が開始するのにかかる時間
に依存するものではない。

【００４９】本発明の動作方法における１つのステップ
は、寄生トランジスタ２６の初期的動作を可能とさせる
ことである。シンカー領域３９が低側ドライバ１９Ａへ
近接していることは、それを好適なコレクタとしてお
り、ＩＣ内のその他の装置に認知可能な影響を与えるこ
となしにトランジスタ２６をターンオンさせることを容
易なものとさせている。

【００５０】本方法は、更に、トランジスタ２６の初期
的動作を検知することを包含している。そのことは、例
えば、電圧Ｖ２とＶ３との間の電圧差が降下したことを
検知する回路４０によって実施することが可能である。
更に、本方法は、そのドレイン領域と出力端子とが寄生
トランジスタ動作に関与するパワートランジスタ１９Ａ
をオン状態に駆動させることを包含している。このステ
ップは、寄生トランジスタの初期的動作のすぐ後に行な
われる。

【００５１】従って、パワートランジスタ１９Ａは、保
護回路４０の動作に起因して時間ｔ３においてターンオ
ンし、且つそれは接地と出力端Ａとの間に電流Ｉ（ｌｓ
ｄ）を導通させる。その後に、低側ドライバ１９Ａのス
イッチングが、シーケンサ及び制御回路（１６、図１）
からの信号と共にその通常のコミュテーション動作に従
って発生することが可能である。回路４０からのゲート
ターンオン信号は、出力端Ａにおける電圧が寄生効果を
終了させるために充分に上昇するのに丁度充分長いもの
である。

【００５２】低側ドライバ１９Ａと結合された保護回路
４０のより詳細な例を図６に示してある。抵抗Ｒ１，Ｒ
２，Ｒ３は、各々が、低側ドライバ１９Ａ又は図４にお
けるトランジスタ２６へ夫々接続している第一端子を有
するものとして示されている。この例においては、ドラ
イバ１９ＡのソースＳ及び共通ノード２３は抵抗Ｒ１を
介して論理ゲート４３の一方の入力端５１へ接続してい
る。ゲート４３はこの例においてはＡＮＤゲートであ
る。

【００５３】ＮＰＮ寄生トランジスタ２６のコレクタ、
即ちシンカー領域３９は抵抗Ｒ２を介して２個のＰＮＰ
トラジスタ４４Ａ及び４４Ｂのカレントミラー４４へ接
続している。カレントミラー４４の形態は、公知のもの
であり、バイポーラトランジスタ４４Ａ及び４４Ｂの代
わりに、ＰチャンネルＭＯＳトランジスタから構成する
ことも可能である。

【００５４】この例においては、バイポーラトランジス
タ４４Ａ及び４４Ｂは、それらのベースを相互接続させ
ており且つそれらのエミッタは両方とも共通電圧Ｖｄｄ
へ接続している。トランジスタ４４Ａのコレクタはその
ベース領域へ接続している。トランジスタ４４Ｂのコレ
クタはゲート４３の第一入力端子５１へ接続している。
寄生トランジスタ２６はＮ＋シンカー領域３９から電流
を引出しカレントミラー４４をターンオンさせる。その
ことは、電流信号をゲート４３へ印加される電圧信号へ
変換させる。図４に関連して、そこに示されている能動
装置４１の例は、図６におけるカレントミラー４４及び
ゲート４３を包含している。

【００５５】寄生トランジスタがオンであり且つカレン
トミラーが動作する場合には、ゲート入力端５１が高へ
移行し、即ち論理「０」から論理「１」へ移行する。

【００５６】抵抗Ｒ３はドレインＤ及び出力端Ａから論
理ゲート４３の第二入力端５２への回路分岐内に存在し
ている。この例の場合には、インバータ４５が抵抗Ｒ３
を有する該回路分岐内に存在している。出力端Ａ及びド
レインＤが低へ移行すると、抵抗Ｒ３とインバータ４５
との結合体を横断して発生される入力端５２における電
圧は高へ移行し、即ち論理「１」へ移行する。入力端５
１及び５２の両方において論理「１」を発生する条件が
存在すると、ゲート４３の出力端は上昇し且つパワー装
置１９ＡのゲートＧへゲートターンオン信号を供給す
る。

【００５７】従って、寄生トランジスタ２６は、それ自
身の動作によってターンオフされるような態様で使用さ
れる。

【００５８】図６は低電圧ノード２３とインバータ４６
の入力端との間に接続されているツェナーダイオード４
７を有する例を示している。該ツェナーダイオードは、
インバータ４５における電圧が公知の技術に従って集積
化させることの可能な回路４０のその他の要素と同様に
インバータの構成に対して安全な大きさを超えることが
ないことを確保するためのものである。回路４０は、勿
論、特定の組の製造技術及び電圧又は電流条件の下で効
果的に動作するように付加的な又は異なる要素を有する
ことが可能である。

【００５９】図６に示した回路４０に対する１つの変形
例は、ＡＮＤゲート４３の代わりにＮＡＮＤゲートを有
するものを包含している。該ＮＡＮＤゲートの一方の入
力端は図６におけるようにカレントミラーへ接続され
る。別の入力端は出力端子Ａへの回路分岐部へ接続され
るが、この場合には、該回路分岐部内にインバータは存
在しない。

【００６０】図６におけるような構成は、低側ドライバ
１９Ａの動作に影響を与えるためにのみ動作する。トラ
イステート動作として知られる条件においては、ＩＣ内
の複数個の低側ドライバにおいて接地以下効果が発生す
る場合がある。本発明の好適な形態においては、シンカ
ー領域３９と回路４０とを有する保護特徴が各低側ドラ
イバに対して別々に設けられている。例えばドライバ１
９Ａのような１個のドライバに対して本発明に基づく保
護回路の動作はＩＣ内のその他の低側ドライバに影響を
与えることはなく、該その他の低側ドライバはそれ自身
の保護特徴によってのみ寄生を受ける。

【００６１】その他の低側ドライバは、図１に示したよ
うなドライバ１９Ｂ及び１９Ｃを包含することが可能で
あり、更に、同一のＩＣ内に存在する場合のあるボイス
コイルモータ駆動回路の低側ドライバを包含することが
可能である。

【００６２】本発明は、概略的には、寄生効果の発生を
検知し且つその検知した動作を使用して寄生効果を停止
させることによりＩＣにおけるどの箇所においても寄生
効果の悪影響を制限する手段及び方法を提供している。
出力端における電圧が、例えば、誘導負荷に起因して、
パワーレール即ち電源電圧を超えて変化する場合には、
寄生トランジスタの動作が適用されて関連するパワー駆
動トランジスタをターンオンさせ且つ寄生効果を終了さ
せる。

【００６３】上述した実施例において説明したように、
モータ制御ＩＣ用のブリッジ回路における低側ドライバ
に対しての本発明の適用は、接地以下効果に起因する悪
影響に対する懸念をＩＣ設計者から取り払うものと思料
される。これらの悪影響に対する保護に貢献するＩＣ内
のその他の特徴が存在するか否かに拘らず利点が得られ
る。更に、同一のＩＣ内のその他のドライバが同様に保
護されるものでない場合であっても、例えば低側ドライ
バ等の１つ又はそれ以上のパワー装置に対して本発明を
適用することにより利点を得ることが可能である。ＩＣ
の制御回路における装置に対する悪影響を回避するため
に低側ドライバの接地以下効果に対する保護は、通常、
例えば、同一のＩＣにおける高側ドライバと関連する寄
生効果に対する保護よりも一層重要なものである。

【００６４】例えば１９９６年２月２７日付で発行され
た米国特許第５，４９５，１２３号（Ｃａｎｃｌｉｎ
ｉ）に基づくバリア内に取囲まれているパワー装置を有
する本発明の適用例を示すために図７を参照して説明す
る。尚、上掲した米国特許はこのようなバリアの説明を
与える文献として引用により本明細書に取込む。図７に
おいて、参照番号は幾分修正されているが、対応する要
素に対する図２の参照番号と一貫性をもって使用してい
る。

【００６５】この例においては、バリアが存在するか否
かに拘らずに好適に使用することの可能な図２又は３か
らの変形例を示すために、シンカー領域３９は低側ドラ
イバの構成体が閉じ込められているエピタキシャルタブ
３１の周りを完全に取囲んで延在している。前述したよ
うに、該シンカー領域は種々の形態を有することが可能
であり、従って、それは寄生接地以下効果から発生する
バイポーラトランジスタの好適なコレクタとして動作す
る。パワー装置をシンカー領域３９で取囲むことは、そ
れが好適なコレクタとして動作することを更に確かなも
のとしている。バリア領域６０も示してある。それは、
重要な特徴は、シンカー領域３９がバリア領域６０の内
側であり且つエピタキシャルウエル３１により近接して
いるということである点を除いて、シンカー領域３９と
同様に形成することが可能である。この例においては、
バリア領域６０はシンカー領域３９を完全に取囲んでい
る。上掲した米国特許はバリア領域６０に対するその他
の形態も記載している。バリア領域６０は分離壁３５上
の第二位置から接地するために分離壁３５及び相互接続
体６２を介してバリア領域６０上の第一位置からＰ型基
板への相互接続体６１を包含する表面上の導電性接続体
を有している。分離壁３５に対するコンタクトは、好適
には、Ｐ型壁内のＰ＋領域（不図示）に形成される。こ
のようなバリアの性質及び動作についての更なる情報
は、上掲した米国特許を参照することにより得ることが
可能である。

【００６６】本発明に基づくシンカー領域及び保護回路
は、所望により、同期整流を設けられているＩＣに対し
て適用することが可能である。即ち、該ＩＣは低側ドラ
イバが、それと関連する高側ドライバがターンオフする
のと同時にターンオンするように動作することが意図さ
れている。同期整流が適切に動作している場合には、寄
生トランジスタは動作することはない。然しながら、幾
つかの適用例においては、本発明の構成が同期整流をバ
ックアップするものとして有用な場合がある。再度図６
を参照すると、ゲート４３の出力端において付加的な回
路分岐部４６が示されている。これは単に、所望によ
り、ＩＣのその他の部分の動作に影響を与えるためにゲ
ート出力を使用することが可能であることを例示してい
るに過ぎない。例えば、ドライバ１９Ａをオフに保持す
る傾向のあるＩＣのその他の部分が存在している場合に
は、回路４０の動作がそうでなければそれを強制的にオ
ンさせる場合に、分岐部４６上の出力を使用してＩＣの
これらのその他の部分を一時的にディスエーブルさせる
ことが可能である。

【００６７】図６に示したような回路においては、幾つ
かの適用例において、付加的な回路を有することが望ま
しい場合がある。例えば、ドライバ１９Ａがターンオン
され次いでオフしたすぐ後に接地以下効果が復帰する場
合には、低側ドライバがオフ状態とオン状態との間で振
動する動作が発生する傾向が存在する場合がある。この
ことが発生する蓋然性を最小とさせるために、このよう
な振動の周波数の制御又は補償を行なうためにＩＣ内に
何等かの付加的な要素を設ける場合がある。本発明は、
このような付加的な要素を必要とすることなしに多くの
ＩＣにおいて実質的な利点を提供することが可能なもの
であると考える。

【００６８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 本発明の１実施例に基づく集積回路を示した
概略図。

【図２】 本発明の１実施例を示した集積回路の部分的
概略断面図。

【図３】 本発明の幾つかの側面の更なる特徴を示すた
めの集積回路構成体の一部を示した概略平面図。

【図４】 本発明の１実施例を示した概略図。

【図５】 本発明の幾つかの実施例の動作におけるある
イベントのタイミングの１例を例示する電流波形のタイ
ミング線図。

【図６】 本発明の更なる実施例を示した概略図。

【図７】 本発明の更なる実施例を有する集積回路を示
した部分的概略平面図。

【符号の説明】

１０ 集積回路（ＩＣ） １２ 誘導負荷 １４ ブリッジ回路 ２４ 内在的ダイオード ２６ 寄生トランジスタ ３０ 基板 ３９ シンカー領域 ４０ 保護回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０２Ｍ 1/08

Claims (20)

【特許請求の範囲】
1. 【請求項１】 接地より低い電圧に対する保護を有する
   集積回路装置において、 パワー装置が基板上に集積化されており、前記パワー装
   置及び前記基板の一部が基板ダイオードを形成してお
   り、 前記パワー装置から離隔されているがそれに隣接してシ
   ンカー領域が前記基板上に設けられており、 前記シンカー領域及び前記基板ダイオードが一緒になっ
   て寄生トランジスタを形成しており、 保護駆動回路が前記寄生トランジスタのシンカー領域及
   び前記パワー装置と接続しており、前記寄生トランジス
   タの導通に応答して前記パワー装置をターンオンさせ
   る、ことを特徴とする集積回路装置。
2. 【請求項２】 請求項１において、 前記パワー装置がソースとドレインとゲートとを具備す
   る電界効果トランジスタであり、 前記寄生トランジスタがエミッタとベースとコレクタと
   を具備するバイポーラトランジスタであり、 前記電界効果トランジスタのドレインが前記寄生トラン
   ジスタのエミッタを形成しており、 前記シンカー領域が前記寄生トランジスタのコレクタを
   形成しており、且つ前記基板が前記寄生トランジスタの
   ベースを形成している、ことを特徴とする集積回路装
   置。
3. 【請求項３】 請求項１において、前記パワー装置が誘
   導性負荷への出力端子と低側電圧との間に接続されてい
   る低側ドライバであり、 前記集積回路装置が、更に、前記出力端子と高側電圧と
   の間に接続されている高側ドライバパワー装置を有して
   おり、 前記寄生トランジスタ及び前記保護駆動回路が前記高側
   ドライバパワー装置がターンオフされる場合に前記低側
   ドライバのドレインが低側電圧以下に降下する時間を最
   小とすべく共同する、ことを特徴とする集積回路装置。
4. 【請求項４】 請求項３において、前記低側ドライバ及
   び高側ドライバが前記負荷へパワーを供給するためのブ
   リッジの一部であることを特徴とする集積回路装置。
5. 【請求項５】 請求項３において、前記基板がその上に
   集積化されている複数個のその他の回路装置を有してお
   り且つ前記シンカー領域が寄生トランジスタ動作を与え
   るように配置されており、前記その他の回路装置に認知
   可能な影響を与えることなしに、前記低側電圧の前に前
   記低側ドライバのドレインが駆動されることを特徴とす
   る集積回路装置。
6. 【請求項６】 請求項５において、更に、 前記パワー装置近くの前記基板上にＰＮ接合を形成する
   少なくとも１つのバリア領域、前記少なくとも１つのバ
   リア領域の第一部分と前記パワー装置により近い前記基
   板の第一部分との間の前記基板への直接導電性接続部を
   有するバリアが設けられており、 前記保護駆動回路が接続されている前記シンカー領域が
   前記少なくとも１つのバリア領域と前記パワー装置との
   間に位置されている、ことを特徴とする集積回路装置。
7. 【請求項７】 前記バリアが、更に、前記バリア領域内
   の前記基板の第二部分と前記低側電圧との間の直接導通
   接続部を有していることを特徴とする集積回路装置。
8. 【請求項８】 請求項２において、前記パワー装置がＮ
   チャンネルＤＭＯＳ装置であり且つ前記寄生トランジス
   タがＮＰＮトランジスタであることを特徴とする集積回
   路装置。
9. 【請求項９】 請求項１において、前記保護駆動回路が
   前記寄生トランジスタの導通に応答して前記パワー装置
   へターンオン信号を供給する論理ゲートを有しているこ
   とを特徴とする集積回路装置。
10. 【請求項１０】 集積化モータドライバ回路において、 複数個のパワー装置が単一の基板上においてモータコイ
    ルを駆動するブリッジ回路の形態で接続されており、各
    パワー装置はソースとドレインとゲートとを具備するＤ
    ＭＯＳ装置であり、 前記複数個のパワー装置は複数個の高側ドライバと複数
    個の低側ドライバとを有しており、前記高側ドライバは
    高電圧源と夫々の負荷端子との間に接続されており且つ
    前記低側ドライバはそれらのソースにおける低接地電圧
    点とそれらのドレインにおける夫々の負荷端子との間に
    接続されており、 各低側ドライバは低接地電圧点より低く駆動される電圧
    に対する保護を有しており、前記低側ドライバ近くにお
    いて且つ前記シンカー領域がコレクタで前記基板がベー
    スで前記低側ドライバのドレインがコレクタである寄生
    トランジスタを形成しているシンカー領域を有してお
    り、前記寄生トランジスタは前記低側ドライバが前記寄
    生トランジスタの導通に応答してターンオンされるよう
    に構成されている保護回路内に接続されている、ことを
    特徴とする集積化モータドライバ回路。
11. 【請求項１１】 請求項１０において、各低側ドライバ
    の保護回路は、集積化モータドライバ回路における複数
    個の低側ドライバの他のものに影響を与えることなしに
    前記低側ドライバがターンオンされるように出力を発生
    すべく構成されている論理を有していることを特徴とす
    る集積化モータドライバ回路。
12. 【請求項１２】 請求項１０において、各低側ドライバ
    回路の保護回路が一対の入力端子を具備する論理ゲート
    を有しており、前記一対の入力端子のうちの第一のもの
    は第一抵抗を介して前記低電圧点へ接続しており且つカ
    レントミラーを介して電圧源へ接続しており、前記カレ
    ントミラーは第一入力へ接続される第一ミラートランジ
    スタ及び第二抵抗を介して前記寄生トランジスタのシン
    カーコレクタ領域へ接続されている第二ミラートランジ
    スタを有しており、 前記一対の入力端子のうちの第二のものは第三抵抗を介
    して前記寄生トランジスタのドレイン、エミッタ領域へ
    接続している、ことを特徴とする集積化モータドライバ
    回路。
13. 【請求項１３】 単一基板上に誘導性負荷を駆動するた
    めの高及び低側パワートランジスタを有する集積回路に
    おける寄生トランジスタ動作に対する保護を与える動作
    方法において、 前記寄生トランジスタの初期的動作を可能とさせ、 前記寄生トランジスタの初期的動作を検知し、 前記寄生トランジスタの初期的動作を検知した直後に前
    記寄生トランジスタ内に含まれるパワートランジスタを
    駆動し、その際に前記寄生トランジスタの動作を終了さ
    せる、上記各ステップを有することを特徴とする方法。
14. 【請求項１４】 請求項１３において、 前記寄生トランジスタの初期的動作を可能とさせるステ
    ップが前記寄生トランジスタの好適なコレクタ領域とし
    て低側パワートランジスタに近接した前記基板上の領域
    を使用することを包含する態様で実施され、 前記好適なコレクタ領域と接続している回路内に電流を
    発生させ、 前記寄生トランジスタの初期的動作を検知するステップ
    が、前記好適なコレクタ領域と接続している回路が前記
    寄生トランジスタの動作に起因してある回路点において
    ある所定の電圧を確立させることを包含する態様で実施
    され、 前記パワートランジスタを駆動するステップが前記ある
    回路点において確立された所定電圧に応答して前記寄生
    トランジスタ内に含まれる低側パワートランジスタの制
    御端子へ駆動信号を印加させることを包含する態様で実
    施される、ことを特徴とする方法。
15. 【請求項１５】 請求項１４において、前記寄生トラン
    ジスタ内に含まれるパワートランジスタへ駆動信号を印
    加するステップが、同一の基板上のパワートランジスタ
    のその他のものに影響を与えることなしに実施されるこ
    とを特徴とする方法。
16. 【請求項１６】 誘導性負荷の駆動制御用の集積回路で
    あって、単一の基板上に、複数個のパワートランジスタ
    と複数個の制御回路装置とを有しており、前記集積回路
    の部分部分の間に接合分離が設けられており、前記パワ
    ートランジスタのうちの別の１つがターンオフされる場
    合に誘導電流に起因して前記パワートランジスタのうち
    の１つがその出力を所定の印加電圧を超えてその出力を
    負荷へ引き出させる可能性がある集積回路において、前
    記１つのパワートランジスタが一部を形成する寄生トラ
    ンジスタの初期的動作を可能とさせ、前記初期的動作を
    検知し、且つ前記寄生トランジスタの初期的動作を検知
    した直後に前記１つのパワートランジスタをターンオン
    させるターンオン駆動信号を発生する回路を有すること
    を特徴とする集積回路。
17. 【請求項１７】 請求項１６において、前記１つのパワ
    ートランジスタが複数個の高側ドライバと低側ドライバ
    とを包含すルブリッジの１つの低側ドライバであること
    を特徴とする集積回路。
18. 【請求項１８】 請求項１７において、前記低側ドライ
    バがＤＭＯＳトランジスタであり且つそのドレインが所
    定の条件下で前記寄生トランジスタのエミッタとなるこ
    とを特徴とする集積回路。
19. 【請求項１９】 請求項１８において、シンカー領域が
    前記低側ドライバに近接して前記基板内に設けられてお
    り且つ前記シンカー領域は所定の条件下において前記寄
    生トランジスタのコレクタとなることを特徴とする集積
    回路。
20. 【請求項２０】 請求項１８において、前記寄生トラン
    ジスタの初期的動作を検知し且つターンオン駆動信号を
    発生する前記回路の一部が、前記寄生トランジスタの動
    作が発生する場合に所定の電圧を展開させるために前記
    ドレインと前記シンカー領域とに接続している回路要素
    を包含していることを特徴とする集積回路。