JP2001282046A - 画像形成装置及びそのモータ駆動制御回路 - Google Patents
画像形成装置及びそのモータ駆動制御回路Info
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Abstract
装置において、モータの駆動制御回路を高効率で、信頼
性及び汎用性が高いものとし、安価なものにする。 【解決手段】 マイクロコンピュータ部2と速度ディス
クリミネータ部3を有したASIC1をC−MOS半導
体のワンチップ構成とし、チャージポンプ回路5やマト
リックス回路15、プリドライバ16等を有したプリド
ライバICをバイポーラ半導体のワンチップ構成とし、
またDCブラシレスモータ37に駆動電流を供給する電
流駆動用FETアレイ29をD−MOS半導体のワンチ
ップ構成とする。
Description
スモータを使用する画像形成装置及びそのモータ駆動制
御回路に関するものである。
シレスモータを用いる画像形成装置が知られている。こ
のDCブラシレスモータの駆動制御には、専用のモノリ
シックIC、ハイブリッドIC等が用いられている。バ
イポーラモノリシックDCブラシレスモータドライバI
Cは、IC許容損失を満足させるためにチップ面積を大
きくし、放熱フィンを装着した構成が一般的である。
ータドライバICにD−MOS半導体プロセスを用いた
低損失タイプのICが開発され、放熱フィンが不要な構
成も現れてきている。またハイブリッドDCブラシレス
モータICは、パッケージが大きく、チップ間のワイヤ
ーボンディングが必要で、構成上コストメリットが低
く、ドライバICとして使用される頻度が極端に減って
きている。
モノリシックバイポーラDCブラシレスモータドライバ
ICの場合、IC許容損失を満足させるためにチップ面
積を大きくしたり、放熱フィンを装着することによっ
て、装置全体のコストアップを招き、さらに、モータ及
びドライバICを含めた駆動系の効率が低いため、本駆
動系に供給する電源が容量アップになっていた。また、
D−MOS半導体プロセスを用いたモノリシックDCブ
ラシレスモータドライバICにおいては、本来高効率を
必要とするモータコイルを駆動する電流ドライバも同一
プロセスで構成するため、工程コストの高いD−MOS
半導体プロセスで製造することになり、IC自体のコス
トアップ要因になっていた。
なされたもので、高効率で、信頼性、汎用性が高く、コ
ストメリットの大きい画像形成装置及びそのモータ駆動
制御回路を提供することを目的としている。
置及びそのモータ駆動制御回路は、次にように構成した
ものである。
動作を司る制御部と、前記モータの回転数を制御する速
度ディスクリミネータ部と、そのモータの回転数に応じ
た周波数信号を増幅する増幅器モジュールと、前記速度
ディスクリミネータ部からの制御信号に応じた電圧信号
を発生するチャージポンプ回路と、前記モータのコイル
に流れる電流を制限する電流リミット回路と、該モータ
のコイルに駆動電流を供給する電流ドライバ部とを有し
たモータ駆動制御回路を備え、前記モータ駆動制御回路
の制御部及び速度ディスクリミネータ部をC−MOS半
導体プロセスで形成し、前記増幅器モジュール、チャー
ジポンプ回路及び電流リミット回路をバイポーラ半導体
プロセスで形成し、前記電流ドライバ部をD−MOS半
導体プロセスで形成した。
に応じて位相のずれた波形の信号を出力する複数のホー
ル素子と、該ホール素子の出力信号を増幅するホール増
幅器と、該ホール増幅器の出力から前記モータの各相の
励磁パターン信号を出力するマトリックス回路と、該マ
トリックス回路からの出力信号を基に電流ドライバ部を
駆動するプリドライバを有し、前記ホール素子、ホール
増幅器、マトリックス回路及びプリドライバをバイポー
ラ半導体プロセスで形成した。
度ディスクリミネータ部をC−MOS半導体のワンチッ
プ構成とし、増幅器モジュール、チャージポンプ回路、
電流リミット回路、ホール増幅器、マトリックス回路及
びプリドライバをバイポーラ半導体のワンチップ構成と
し、電流ドライバ部をD−MOS半導体のワンチップ構
成とした。
モータは3相DCブラシレスモータとし、電流ドライバ
部を三つのデュアルD−MOSFETで構成した。
であって、駆動用のモータを制御して画像形成動作を司
る制御部と、前記モータの回転数を制御する速度ディス
クリミネータ部と、そのモータの回転数に応じた周波数
信号を増幅する増幅器モジュールと、前記速度ディスク
リミネータ部からの制御信号に応じた電圧信号を発生す
るチャージポンプ回路と、前記モータのコイルに流れる
電流を制限する電流リミット回路と、該モータのコイル
に駆動電流を供給する電流ドライバ部とを有し、前記制
御部及び速度ディスクリミネータ部をC−MOS半導体
プロセスで形成し、前記増幅器モジュール、チャージポ
ンプ回路及び電流リミット回路をバイポーラ半導体プロ
セスで形成し、前記電流ドライバ部をD−MOS半導体
プロセスで形成した。
に応じて位相のずれた波形の信号を出力する複数のホー
ル素子と、該ホール素子の出力信号を増幅するホール増
幅器と、該ホール増幅器の出力から前記モータの各相の
励磁パターン信号を出力するマトリックス回路と、該マ
トリックス回路からの出力信号を基に電流ドライバ部を
駆動するプリドライバを有し、前記ホール素子、ホール
増幅器、マトリックス回路及びプリドライバをバイポー
ラ半導体プロセスで形成した。
度ディスクリミネータ部をC−MOS半導体のワンチッ
プ構成とし、増幅器モジュール、チャージポンプ回路、
電流リミット回路、ホール増幅器、マトリックス回路及
びプリドライバをバイポーラ半導体のワンチップ構成と
し、電流ドライバ部をD−MOS半導体のワンチップ構
成とした。
モータは3相DCブラシレスモータとし、電流ドライバ
部を三つのデュアルD−MOSFETで構成した。
施例を詳細に説明する。
示すブロック図であり、用紙等の搬送駆動に用いるDC
ブラシレスモータの駆動制御回路の構成を示している。
また、図2はそのモータ駆動制御回路を備えた画像形成
装置であるレーザビームプリンタの概略構成を示す断面
図である。
構成について説明する。同図において、101はプリン
タ本体、102は用紙Pを収納するカセットであり、カ
セット内の用紙Pの有無は検知センサ103により検出
される。そして、このカセット102から給紙ローラ1
04及び搬送ローラ対105の駆動によって、用紙Pは
L1の方向へ給紙される。さらに、搬送ローラ対106
の駆動によって用紙Pはプリンタ本体内の搬送路上L2
の方向へ搬送され、給紙センサ107で画像書込タイミ
ング及び用紙Pの先端と後端が検出される。
画像データに基づいてレーザ光をラスタスキャニング
し、折り返しミラー109によって感光体ドラム110
上に走査しながら静電潜像を形成する。感光ドラム表面
は予め帯電器111により帯電してあり、感光体ドラム
110に照射形成された静電潜像は現像器112でトナ
ー現像され、転写部113で用紙Pに転写される。この
用紙上のトナー像は、熱定着装置114で用紙Pに定着
される。
ータ及びこのヒータの温度を検知するサーミスタ等の温
度検知素子などによって構成され、転写プロセスの終了
した用紙Pに熱と圧力を加えてトナー像を用紙Pに定着
させる。そして、用紙Pが熱定着装置114の定着部1
15を通過したタイミングを排紙センサ116が検出す
ると、排紙ローラ対117により定着部115を通過し
た用紙Pを搬送し、フェースダウン排紙ローラ対118
の駆動により用紙Pをフェースダウン排紙部119へ排
出する。本図では、フェースダウン排紙部119の上に
プリント済みの用紙Pが積載されている。
給紙搬送ローラ対105、搬送ローラ対106、感光体
ドラム110、帯電器111、現像器112、転写部1
13、熱定着装置114、排紙ローラ対117、及びフ
ェースダウン排紙ローラ対118のそれぞれは、駆動装
置である3相DCブラシレスモータにより駆動されるよ
うになっている。
ータの駆動制御回路構成について説明する。図1中、1
は上記レーザビームプリンタの印字動作(画像形成動
作)を司るASIC(Aplication Spec
itic IC)で、マイクロコンピュータ部(制御
部)2とDCブラシレスモータ37の回転速度制御を行
う速度ディスクリミネータ部3を含んでいる。また、こ
のASIC1には、その他不図示のA/Dコンバータや
静電プロセス制御用ロジック等が含まれるが、本実施例
の動作説明には不要であるので省略する。
ためのプリドライバIC、5はASIC1の速度ディス
クリミネータ部3からの制御信号である加速信号ac及
び減速信号dcによりコンデンサ26と、コンデンサ2
7及び抵抗28の直列接続回路に充電、放電を行うチャ
ージポンプ回路、6はコンデンサ26の電圧によりオン
デューティを変化させるPWM回路で、このPWM回路
6の周波数は外付けのコンデンサ及び抵抗で調整するの
が一般的であるが、本実施例では不要であるので省略し
ている。
介してNAND回路8に入力される。NAND回路8の
他の入力として、コンパレータ9からの出力が入力され
る。コンパレータ9は、モータコイルに流れる電流を制
限する電流リミット回路を構成し、基準電源10の電圧
とモータ電流検出用抵抗36に発生する電圧とを比較す
る。またNAND回路8の出力はプリドライバ16に入
力され、プリドライバ16内のトランジスタがオン時に
PWM変調をかけるようになっている。
情報を検出するFGアンプ(Frequency Ge
nerator)であり、モータ37のFG着磁極に対
向して形成されたFGパターン18は磁極が通過する毎
に微小電流を発生させ、コンデンサ19、抵抗20によ
りFGアンプ12の差動入力に電圧を発生させる。FG
アンプ12のゲイン調整は通常、外付けのコンデンサ、
抵抗で行うが、本図では省略している。
ール)で、基準電源11はFGアンプ12及びヒステリ
シスアンプ13に基準電圧を入力している。ヒステリシ
スアンプ13の出力は、FG信号としてASIC1の速
度ディスクリミネータ部3に入力される。速度ディスク
リミネータ部3は、FG信号の周期と基準周期を比較し
て、F信号周期が基準周期よりも長い場合には加速信号
acを、逆に短い場合には減速信号dcをそれぞれアク
ティブ状態にしてモータ37の定回転制御を行う。
37の主着磁に反応して電圧を発生させる。24はホー
ル素子21,22,23の電流制限用抵抗で、電源電圧
Vc2が印加されている。本実施例においては、モータ
37は3相モータで、ホール素子21,22,23はロ
ータ径方向に120°位相がずれた位置に実装されてい
るが、ロータ径方向に60°位相がずれた位置に実装さ
れている場合もある。そして、3相モータであるモータ
37の各U相、V相、W相に対して、ホール素子23,
22,21が位相のずれた電圧波形を出力し、この出力
はホールアンプ(増幅器)14に入力されて増幅され
る。また、波形整形されたホールアンプ14の出力は、
マトリックス回路15に入力され、3相の相のずれた駆
動波形をプリドライバ16に入力する。プリドライバ1
6は、倍電圧整流回路等を応用したブートストラップ電
源17で電源電圧Vc1よりも約5〜10V高い電圧が
印加されている。25は倍電圧整流回路用のチャージコ
ンデンサである。
電流駆動用FETアレイ(D−MOSプロセス半導体)
であり、30〜35がnチャネルFETである。上記プ
リドライバ16からの出力hu,hv,hwは、それぞ
れnチャネルFET30,31,32のゲートに入力さ
れる。それぞれのnチャネルFET30,31,32を
オンするためには、電源電圧Vc1よりも2〜3V以上
の高いゲート電圧が必要で、さらにFET30,31,
32のオン抵抗を下げるためには電圧Vc1よりも5〜
10V位高い電圧が必要である。また、プリドライバ1
6からの出力lu,lv,lwは、nチャネルFET3
3,34,35のゲートに入力される。そして、モータ
37の各U相、V相、W相がそれぞれ、FET30,3
3と、FET31,34と、FET32,35でプッシ
ュプル駆動される。
用ICは、上述の機能を盛り込んだモノリシックバイポ
ーラICであり、高速動作が必要な箇所はECL(Em
itter Coupling Logic),IIL
(Integrated Injection Log
ic)を用いている。また、大電流を必要とする電流ド
ライバ部は、エミッタ面積を大きくすることによって対
応している。
半導体プロセスを用い、各部の特徴、性能を最大限に発
揮させている。まず、速度ディスクリミネータロジック
は、高速、高集積が可能なC−MOSプロセスが最適で
ある。モータ37の回転数制御を行う際に、プリンタの
制御を司るマイクロコンピュータ部2が同一プロセスで
作られているため、マイクロコンピュータ部2からの指
示に従って様々な回転制御が可能となる。例えば、負荷
の大きな起動時に低回転で駆動する等、ステッピングモ
ータの起動と同様のスローアップ制御も簡単に達成でき
る。速度ディスクリミネータ部3は、回転情報であるF
G信号を内部のカウンタでカウントし、規定カウント値
とのずれ量(誤差)を加速信号(パルス)acまたは減
速信号(パルス)dcとして出力するため、カウント周
波数が高いほどより精度の高い回転数制御ができる。カ
ウンタのカウント周波数を高くするにはC−MOSプロ
セスが最適である。よって、マイクロコンピュータ部2
及び速度ディスクリミネータ部3を含むASIC1のロ
ジック回路は、C−MOSプロセスが最適な半導体プロ
セスであると言える。
流を検出して制限をかけるリミット回路用のコンパレー
タ9や、回転数検出用のFGアンプ12、ホールアンプ
14等のアナログ回路は、C−MOSロジックで構成す
るには不適当な回路である。バイポーラ(BI−POL
AR)プロセスは、汎用オペアンプ(演算増幅器)I
C、汎用コンパレータICの多くで用いられているプロ
セスであり、このバイポーラプロセスは製造工程におい
て最もコストメリットのある半導体プロセスである。し
かし、バイポーラプロセスで大電流を駆動する場合、エ
ミッタ面積の大きなトランジスタを必要とし、チップ面
積の増大を招く可能性が高い。また、チップ損失も大き
くなるため、熱抵抗の小さいパワーパッケージに収め、
さらに放熱フィンも必要となる場合がある。
ンプ回路5、PWM回路6、オペアンプであるコンパレ
ータ9、FGアンプ12、ヒステリシスアンプ13、ホ
ールアンプ14、ブートストラップ電源17、プリドラ
イバ16等の低電流駆動のアナログ回路と、インバータ
7、NAND回路8、マトリックス回路15等の低速ロ
ジック回路をワンチップのバイポーラプロセスICで構
成することにより、安価なバイポーラモノリシックIC
の形態にまとめている。
大電流トランジスタは、オン抵抗の小さいD−MOSプ
ロセスを用いることにより、効率の良い電流駆動が可能
になる。近年、図1に示すD−MOSトランジスタ(F
ET)のオン抵抗は、0.1Ω程度が実現可能となって
きている。電流駆動用のD−MOSトランジスタ部のF
ETアレイ29をプリドライバIC4の機能を包含した
D−MOSワンチップICにすることも構成として可能
であるが、大電流を駆動する電流駆動部のD−MOSト
ランジスタがICのサブストレートに不要なノイズ電
流、電圧を発生させ、微小信号を制御するアンプ(増幅
器)やコンパレータ(比較器)の誤動作の要因となる。
また、D−MOSプロセス自体高価なプロセスであるた
め、極力チップ面積を小さくした方が有利である。よっ
て、本実施例では電流駆動のトランジスタのみをワンチ
ップのD−MOSプロセスの半導体構成にしている。
出力を変更した場合、モータコイル電流駆動のD−MO
S FETのみの電流容量を変えることにより対応可能
で、汎用性に優れている。また、電流駆動用のD−MO
S FETと小信号を制御するアンプ、コンパレータを
含むプリドライバICのサブストレートが分離されてい
るため、電流駆動用のD−MOS FETの大電流によ
って生じるノイズが小信号を制御するアンプ、コンパレ
ータを含むプリドライバICに影響を及ぼしにくい構成
でもある。
示すブロック図であり、DCブラシレスモータ37の駆
動制御回路構成を示し、図1と同一構成要素には同一符
号を付して説明を省略する。
は電流駆動部のFETの構成である。図3において、3
8,39,40は三つのD−MOSツインFET回路
(デュアルD−MOS FET)である。このD−MO
SツインFET回路は、3相モータ駆動用のみならず、
トランスのプッシュプル駆動、スピーカの電流駆動など
に多数用いられており、汎用性が高く、図1のD−MO
Sトランジスタアレイ(電流駆動用FETアレイ29)
よりもコストメリットがある。また、1個のnチャネル
FET、例えばFET30が故障した際に、図1の回路
の場合はD−MOSのFETアレイ29を交換する必要
があるが、図3の回路の場合は、D−MOSツインFE
T回路38のみを交換することで対応でき、経済性に優
れている。
画像形成動作を司る制御部とモータ制御用の速度ディス
クリミネータ部をC−MOS半導体で構成し、増幅器や
モータの電流リミット回路等をバイポーラ半導体で構成
し、モータの電流ドライバ部をD−MOS半導体で構成
することにより、高効率で、信頼性及び汎用性が高く、
コストメリットのあるモータの駆動制御回路が実現でき
る。
導体と、D−MOS半導体のそれぞれをワンチップ構成
とすることにより、さらにコストメリットを引き出すこ
とができる。
図
図
図
Claims (8)
- 【請求項1】 駆動用のモータを制御して画像形成動作
を司る制御部と、前記モータの回転数を制御する速度デ
ィスクリミネータ部と、そのモータの回転数に応じた周
波数信号を増幅する増幅器モジュールと、前記速度ディ
スクリミネータ部からの制御信号に応じた電圧信号を発
生するチャージポンプ回路と、前記モータのコイルに流
れる電流を制限する電流リミット回路と、該モータのコ
イルに駆動電流を供給する電流ドライバ部とを有したモ
ータ駆動制御回路を備え、前記モータ駆動制御回路の制
御部及び速度ディスクリミネータ部をC−MOS半導体
プロセスで形成し、前記増幅器モジュール、チャージポ
ンプ回路及び電流リミット回路をバイポーラ半導体プロ
セスで形成し、前記電流ドライバ部をD−MOS半導体
プロセスで形成したことを特徴とする画像形成装置。 - 【請求項2】 モータの相数に応じて位相のずれた波形
の信号を出力する複数のホール素子と、該ホール素子の
出力信号を増幅するホール増幅器と、該ホール増幅器の
出力から前記モータの各相の励磁パターン信号を出力す
るマトリックス回路と、該マトリックス回路からの出力
信号を基に電流ドライバ部を駆動するプリドライバを有
し、前記ホール素子、ホール増幅器、マトリックス回路
及びプリドライバをバイポーラ半導体プロセスで形成し
たことを特徴とする請求項1記載の画像形成装置。 - 【請求項3】 制御部及び速度ディスクリミネータ部を
C−MOS半導体のワンチップ構成とし、増幅器モジュ
ール、チャージポンプ回路、電流リミット回路、ホール
増幅器、マトリックス回路及びプリドライバをバイポー
ラ半導体のワンチップ構成とし、電流ドライバ部をD−
MOS半導体のワンチップ構成としたことを特徴とする
請求項2記載の画像形成装置。 - 【請求項4】 モータは3相DCブラシレスモータと
し、電流ドライバ部を三つのデュアルD−MOSFET
で構成したことを特徴とする請求項2または3記載の画
像形成装置。 - 【請求項5】 画像形成装置のモータ駆動制御回路であ
って、駆動用のモータを制御して画像形成動作を司る制
御部と、前記モータの回転数を制御する速度ディスクリ
ミネータ部と、そのモータの回転数に応じた周波数信号
を増幅する増幅器モジュールと、前記速度ディスクリミ
ネータ部からの制御信号に応じた電圧信号を発生するチ
ャージポンプ回路と、前記モータのコイルに流れる電流
を制限する電流リミット回路と、該モータのコイルに駆
動電流を供給する電流ドライバ部とを有し、前記制御部
及び速度ディスクリミネータ部をC−MOS半導体プロ
セスで形成し、前記増幅器モジュール、チャージポンプ
回路及び電流リミット回路をバイポーラ半導体プロセス
で形成し、前記電流ドライバ部をD−MOS半導体プロ
セスで形成したことを特徴とする画像形成装置のモータ
駆動制御回路。 - 【請求項6】 モータの相数に応じて位相のずれた波形
の信号を出力する複数のホール素子と、該ホール素子の
出力信号を増幅するホール増幅器と、該ホール増幅器の
出力から前記モータの各相の励磁パターン信号を出力す
るマトリックス回路と、該マトリックス回路からの出力
信号を基に電流ドライバ部を駆動するプリドライバを有
し、前記ホール素子、ホール増幅器、マトリックス回路
及びプリドライバをバイポーラ半導体プロセスで形成し
たことを特徴とする請求項5記載の画像形成装置のモー
タ駆動制御回路。 - 【請求項7】 制御部及び速度ディスクリミネータ部を
C−MOS半導体のワンチップ構成とし、増幅器モジュ
ール、チャージポンプ回路、電流リミット回路、ホール
増幅器、マトリックス回路及びプリドライバをバイポー
ラ半導体のワンチップ構成とし、電流ドライバ部をD−
MOS半導体のワンチップ構成としたことを特徴とする
請求項6記載の画像形成装置のモータ駆動制御回路。 - 【請求項8】 モータは3相DCブラシレスモータと
し、電流ドライバ部を三つのデュアルD−MOSFET
で構成したことを特徴とする請求項6または7記載の画
像形成装置のモータ駆動制御回路。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000100688A JP4557360B2 (ja) | 2000-04-03 | 2000-04-03 | 画像形成装置及びそのモータ駆動制御回路 |
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