JP2001282046A - 画像形成装置及びそのモータ駆動制御回路 - Google Patents
画像形成装置及びそのモータ駆動制御回路Info
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- JP2001282046A JP2001282046A JP2000100688A JP2000100688A JP2001282046A JP 2001282046 A JP2001282046 A JP 2001282046A JP 2000100688 A JP2000100688 A JP 2000100688A JP 2000100688 A JP2000100688 A JP 2000100688A JP 2001282046 A JP2001282046 A JP 2001282046A
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Abstract
(57)【要約】
【課題】 ＤＣブラシレスモータ等を使用する画像形成
装置において、モータの駆動制御回路を高効率で、信頼
性及び汎用性が高いものとし、安価なものにする。 【解決手段】 マイクロコンピュータ部２と速度ディス
クリミネータ部３を有したＡＳＩＣ１をＣ−ＭＯＳ半導
体のワンチップ構成とし、チャージポンプ回路５やマト
リックス回路１５、プリドライバ１６等を有したプリド
ライバＩＣをバイポーラ半導体のワンチップ構成とし、
またＤＣブラシレスモータ３７に駆動電流を供給する電
流駆動用ＦＥＴアレイ２９をＤ−ＭＯＳ半導体のワンチ
ップ構成とする。
装置において、モータの駆動制御回路を高効率で、信頼
性及び汎用性が高いものとし、安価なものにする。 【解決手段】 マイクロコンピュータ部２と速度ディス
クリミネータ部３を有したＡＳＩＣ１をＣ−ＭＯＳ半導
体のワンチップ構成とし、チャージポンプ回路５やマト
リックス回路１５、プリドライバ１６等を有したプリド
ライバＩＣをバイポーラ半導体のワンチップ構成とし、
またＤＣブラシレスモータ３７に駆動電流を供給する電
流駆動用ＦＥＴアレイ２９をＤ−ＭＯＳ半導体のワンチ
ップ構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、特にＤＣブラシレ
スモータを使用する画像形成装置及びそのモータ駆動制
御回路に関するものである。
スモータを使用する画像形成装置及びそのモータ駆動制
御回路に関するものである。
【０００２】
【従来の技術】従来より、用紙等の搬送駆動にＤＣブラ
シレスモータを用いる画像形成装置が知られている。こ
のＤＣブラシレスモータの駆動制御には、専用のモノリ
シックＩＣ、ハイブリッドＩＣ等が用いられている。バ
イポーラモノリシックＤＣブラシレスモータドライバＩ
Ｃは、ＩＣ許容損失を満足させるためにチップ面積を大
きくし、放熱フィンを装着した構成が一般的である。
シレスモータを用いる画像形成装置が知られている。こ
のＤＣブラシレスモータの駆動制御には、専用のモノリ
シックＩＣ、ハイブリッドＩＣ等が用いられている。バ
イポーラモノリシックＤＣブラシレスモータドライバＩ
Ｃは、ＩＣ許容損失を満足させるためにチップ面積を大
きくし、放熱フィンを装着した構成が一般的である。
【０００３】また近年、モノリシックＤＣブラシレスモ
ータドライバＩＣにＤ−ＭＯＳ半導体プロセスを用いた
低損失タイプのＩＣが開発され、放熱フィンが不要な構
成も現れてきている。またハイブリッドＤＣブラシレス
モータＩＣは、パッケージが大きく、チップ間のワイヤ
ーボンディングが必要で、構成上コストメリットが低
く、ドライバＩＣとして使用される頻度が極端に減って
きている。
ータドライバＩＣにＤ−ＭＯＳ半導体プロセスを用いた
低損失タイプのＩＣが開発され、放熱フィンが不要な構
成も現れてきている。またハイブリッドＤＣブラシレス
モータＩＣは、パッケージが大きく、チップ間のワイヤ
ーボンディングが必要で、構成上コストメリットが低
く、ドライバＩＣとして使用される頻度が極端に減って
きている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
モノリシックバイポーラＤＣブラシレスモータドライバ
ＩＣの場合、ＩＣ許容損失を満足させるためにチップ面
積を大きくしたり、放熱フィンを装着することによっ
て、装置全体のコストアップを招き、さらに、モータ及
びドライバＩＣを含めた駆動系の効率が低いため、本駆
動系に供給する電源が容量アップになっていた。また、
Ｄ−ＭＯＳ半導体プロセスを用いたモノリシックＤＣブ
ラシレスモータドライバＩＣにおいては、本来高効率を
必要とするモータコイルを駆動する電流ドライバも同一
プロセスで構成するため、工程コストの高いＤ−ＭＯＳ
半導体プロセスで製造することになり、ＩＣ自体のコス
トアップ要因になっていた。
モノリシックバイポーラＤＣブラシレスモータドライバ
ＩＣの場合、ＩＣ許容損失を満足させるためにチップ面
積を大きくしたり、放熱フィンを装着することによっ
て、装置全体のコストアップを招き、さらに、モータ及
びドライバＩＣを含めた駆動系の効率が低いため、本駆
動系に供給する電源が容量アップになっていた。また、
Ｄ−ＭＯＳ半導体プロセスを用いたモノリシックＤＣブ
ラシレスモータドライバＩＣにおいては、本来高効率を
必要とするモータコイルを駆動する電流ドライバも同一
プロセスで構成するため、工程コストの高いＤ−ＭＯＳ
半導体プロセスで製造することになり、ＩＣ自体のコス
トアップ要因になっていた。
【０００５】本発明は、上記のような問題点に着目して
なされたもので、高効率で、信頼性、汎用性が高く、コ
ストメリットの大きい画像形成装置及びそのモータ駆動
制御回路を提供することを目的としている。
なされたもので、高効率で、信頼性、汎用性が高く、コ
ストメリットの大きい画像形成装置及びそのモータ駆動
制御回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明に係る画像形成装
置及びそのモータ駆動制御回路は、次にように構成した
ものである。
置及びそのモータ駆動制御回路は、次にように構成した
ものである。
【０００７】（１）駆動用のモータを制御して画像形成
動作を司る制御部と、前記モータの回転数を制御する速
度ディスクリミネータ部と、そのモータの回転数に応じ
た周波数信号を増幅する増幅器モジュールと、前記速度
ディスクリミネータ部からの制御信号に応じた電圧信号
を発生するチャージポンプ回路と、前記モータのコイル
に流れる電流を制限する電流リミット回路と、該モータ
のコイルに駆動電流を供給する電流ドライバ部とを有し
たモータ駆動制御回路を備え、前記モータ駆動制御回路
の制御部及び速度ディスクリミネータ部をＣ−ＭＯＳ半
導体プロセスで形成し、前記増幅器モジュール、チャー
ジポンプ回路及び電流リミット回路をバイポーラ半導体
プロセスで形成し、前記電流ドライバ部をＤ−ＭＯＳ半
導体プロセスで形成した。
動作を司る制御部と、前記モータの回転数を制御する速
度ディスクリミネータ部と、そのモータの回転数に応じ
た周波数信号を増幅する増幅器モジュールと、前記速度
ディスクリミネータ部からの制御信号に応じた電圧信号
を発生するチャージポンプ回路と、前記モータのコイル
に流れる電流を制限する電流リミット回路と、該モータ
のコイルに駆動電流を供給する電流ドライバ部とを有し
たモータ駆動制御回路を備え、前記モータ駆動制御回路
の制御部及び速度ディスクリミネータ部をＣ−ＭＯＳ半
導体プロセスで形成し、前記増幅器モジュール、チャー
ジポンプ回路及び電流リミット回路をバイポーラ半導体
プロセスで形成し、前記電流ドライバ部をＤ−ＭＯＳ半
導体プロセスで形成した。
【０００８】（２）上記（１）において、モータの相数
に応じて位相のずれた波形の信号を出力する複数のホー
ル素子と、該ホール素子の出力信号を増幅するホール増
幅器と、該ホール増幅器の出力から前記モータの各相の
励磁パターン信号を出力するマトリックス回路と、該マ
トリックス回路からの出力信号を基に電流ドライバ部を
駆動するプリドライバを有し、前記ホール素子、ホール
増幅器、マトリックス回路及びプリドライバをバイポー
ラ半導体プロセスで形成した。
に応じて位相のずれた波形の信号を出力する複数のホー
ル素子と、該ホール素子の出力信号を増幅するホール増
幅器と、該ホール増幅器の出力から前記モータの各相の
励磁パターン信号を出力するマトリックス回路と、該マ
トリックス回路からの出力信号を基に電流ドライバ部を
駆動するプリドライバを有し、前記ホール素子、ホール
増幅器、マトリックス回路及びプリドライバをバイポー
ラ半導体プロセスで形成した。
【０００９】（３）上記（２）において、制御部及び速
度ディスクリミネータ部をＣ−ＭＯＳ半導体のワンチッ
プ構成とし、増幅器モジュール、チャージポンプ回路、
電流リミット回路、ホール増幅器、マトリックス回路及
びプリドライバをバイポーラ半導体のワンチップ構成と
し、電流ドライバ部をＤ−ＭＯＳ半導体のワンチップ構
成とした。
度ディスクリミネータ部をＣ−ＭＯＳ半導体のワンチッ
プ構成とし、増幅器モジュール、チャージポンプ回路、
電流リミット回路、ホール増幅器、マトリックス回路及
びプリドライバをバイポーラ半導体のワンチップ構成と
し、電流ドライバ部をＤ−ＭＯＳ半導体のワンチップ構
成とした。
【００１０】（４）上記（２）または（３）において、
モータは３相ＤＣブラシレスモータとし、電流ドライバ
部を三つのデュアルＤ−ＭＯＳＦＥＴで構成した。
モータは３相ＤＣブラシレスモータとし、電流ドライバ
部を三つのデュアルＤ−ＭＯＳＦＥＴで構成した。
【００１１】（５）画像形成装置のモータ駆動制御回路
であって、駆動用のモータを制御して画像形成動作を司
る制御部と、前記モータの回転数を制御する速度ディス
クリミネータ部と、そのモータの回転数に応じた周波数
信号を増幅する増幅器モジュールと、前記速度ディスク
リミネータ部からの制御信号に応じた電圧信号を発生す
るチャージポンプ回路と、前記モータのコイルに流れる
電流を制限する電流リミット回路と、該モータのコイル
に駆動電流を供給する電流ドライバ部とを有し、前記制
御部及び速度ディスクリミネータ部をＣ−ＭＯＳ半導体
プロセスで形成し、前記増幅器モジュール、チャージポ
ンプ回路及び電流リミット回路をバイポーラ半導体プロ
セスで形成し、前記電流ドライバ部をＤ−ＭＯＳ半導体
プロセスで形成した。
であって、駆動用のモータを制御して画像形成動作を司
る制御部と、前記モータの回転数を制御する速度ディス
クリミネータ部と、そのモータの回転数に応じた周波数
信号を増幅する増幅器モジュールと、前記速度ディスク
リミネータ部からの制御信号に応じた電圧信号を発生す
るチャージポンプ回路と、前記モータのコイルに流れる
電流を制限する電流リミット回路と、該モータのコイル
に駆動電流を供給する電流ドライバ部とを有し、前記制
御部及び速度ディスクリミネータ部をＣ−ＭＯＳ半導体
プロセスで形成し、前記増幅器モジュール、チャージポ
ンプ回路及び電流リミット回路をバイポーラ半導体プロ
セスで形成し、前記電流ドライバ部をＤ−ＭＯＳ半導体
プロセスで形成した。
【００１２】（６）上記（５）において、モータの相数
に応じて位相のずれた波形の信号を出力する複数のホー
ル素子と、該ホール素子の出力信号を増幅するホール増
幅器と、該ホール増幅器の出力から前記モータの各相の
励磁パターン信号を出力するマトリックス回路と、該マ
トリックス回路からの出力信号を基に電流ドライバ部を
駆動するプリドライバを有し、前記ホール素子、ホール
増幅器、マトリックス回路及びプリドライバをバイポー
ラ半導体プロセスで形成した。
に応じて位相のずれた波形の信号を出力する複数のホー
ル素子と、該ホール素子の出力信号を増幅するホール増
幅器と、該ホール増幅器の出力から前記モータの各相の
励磁パターン信号を出力するマトリックス回路と、該マ
トリックス回路からの出力信号を基に電流ドライバ部を
駆動するプリドライバを有し、前記ホール素子、ホール
増幅器、マトリックス回路及びプリドライバをバイポー
ラ半導体プロセスで形成した。
【００１３】（７）上記（６）において、制御部及び速
度ディスクリミネータ部をＣ−ＭＯＳ半導体のワンチッ
プ構成とし、増幅器モジュール、チャージポンプ回路、
電流リミット回路、ホール増幅器、マトリックス回路及
びプリドライバをバイポーラ半導体のワンチップ構成と
し、電流ドライバ部をＤ−ＭＯＳ半導体のワンチップ構
成とした。
度ディスクリミネータ部をＣ−ＭＯＳ半導体のワンチッ
プ構成とし、増幅器モジュール、チャージポンプ回路、
電流リミット回路、ホール増幅器、マトリックス回路及
びプリドライバをバイポーラ半導体のワンチップ構成と
し、電流ドライバ部をＤ−ＭＯＳ半導体のワンチップ構
成とした。
【００１４】（８）上記（６）または（７）において、
モータは３相ＤＣブラシレスモータとし、電流ドライバ
部を三つのデュアルＤ−ＭＯＳＦＥＴで構成した。
モータは３相ＤＣブラシレスモータとし、電流ドライバ
部を三つのデュアルＤ−ＭＯＳＦＥＴで構成した。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【００１６】図１は本発明の第１の実施例の回路構成を
示すブロック図であり、用紙等の搬送駆動に用いるＤＣ
ブラシレスモータの駆動制御回路の構成を示している。
また、図２はそのモータ駆動制御回路を備えた画像形成
装置であるレーザビームプリンタの概略構成を示す断面
図である。
示すブロック図であり、用紙等の搬送駆動に用いるＤＣ
ブラシレスモータの駆動制御回路の構成を示している。
また、図２はそのモータ駆動制御回路を備えた画像形成
装置であるレーザビームプリンタの概略構成を示す断面
図である。
【００１７】まず、図２によりレーザビームプリンタの
構成について説明する。同図において、１０１はプリン
タ本体、１０２は用紙Ｐを収納するカセットであり、カ
セット内の用紙Ｐの有無は検知センサ１０３により検出
される。そして、このカセット１０２から給紙ローラ１
０４及び搬送ローラ対１０５の駆動によって、用紙Ｐは
Ｌ１の方向へ給紙される。さらに、搬送ローラ対１０６
の駆動によって用紙Ｐはプリンタ本体内の搬送路上Ｌ２
の方向へ搬送され、給紙センサ１０７で画像書込タイミ
ング及び用紙Ｐの先端と後端が検出される。
構成について説明する。同図において、１０１はプリン
タ本体、１０２は用紙Ｐを収納するカセットであり、カ
セット内の用紙Ｐの有無は検知センサ１０３により検出
される。そして、このカセット１０２から給紙ローラ１
０４及び搬送ローラ対１０５の駆動によって、用紙Ｐは
Ｌ１の方向へ給紙される。さらに、搬送ローラ対１０６
の駆動によって用紙Ｐはプリンタ本体内の搬送路上Ｌ２
の方向へ搬送され、給紙センサ１０７で画像書込タイミ
ング及び用紙Ｐの先端と後端が検出される。
【００１８】１０８はレーザスキャナユニットであり、
画像データに基づいてレーザ光をラスタスキャニング
し、折り返しミラー１０９によって感光体ドラム１１０
上に走査しながら静電潜像を形成する。感光ドラム表面
は予め帯電器１１１により帯電してあり、感光体ドラム
１１０に照射形成された静電潜像は現像器１１２でトナ
ー現像され、転写部１１３で用紙Ｐに転写される。この
用紙上のトナー像は、熱定着装置１１４で用紙Ｐに定着
される。
画像データに基づいてレーザ光をラスタスキャニング
し、折り返しミラー１０９によって感光体ドラム１１０
上に走査しながら静電潜像を形成する。感光ドラム表面
は予め帯電器１１１により帯電してあり、感光体ドラム
１１０に照射形成された静電潜像は現像器１１２でトナ
ー現像され、転写部１１３で用紙Ｐに転写される。この
用紙上のトナー像は、熱定着装置１１４で用紙Ｐに定着
される。
【００１９】上記熱定着装置１１４は、加熱体であるヒ
ータ及びこのヒータの温度を検知するサーミスタ等の温
度検知素子などによって構成され、転写プロセスの終了
した用紙Ｐに熱と圧力を加えてトナー像を用紙Ｐに定着
させる。そして、用紙Ｐが熱定着装置１１４の定着部１
１５を通過したタイミングを排紙センサ１１６が検出す
ると、排紙ローラ対１１７により定着部１１５を通過し
た用紙Ｐを搬送し、フェースダウン排紙ローラ対１１８
の駆動により用紙Ｐをフェースダウン排紙部１１９へ排
出する。本図では、フェースダウン排紙部１１９の上に
プリント済みの用紙Ｐが積載されている。
ータ及びこのヒータの温度を検知するサーミスタ等の温
度検知素子などによって構成され、転写プロセスの終了
した用紙Ｐに熱と圧力を加えてトナー像を用紙Ｐに定着
させる。そして、用紙Ｐが熱定着装置１１４の定着部１
１５を通過したタイミングを排紙センサ１１６が検出す
ると、排紙ローラ対１１７により定着部１１５を通過し
た用紙Ｐを搬送し、フェースダウン排紙ローラ対１１８
の駆動により用紙Ｐをフェースダウン排紙部１１９へ排
出する。本図では、フェースダウン排紙部１１９の上に
プリント済みの用紙Ｐが積載されている。
【００２０】ここで、上記カセット給紙ローラ１０４、
給紙搬送ローラ対１０５、搬送ローラ対１０６、感光体
ドラム１１０、帯電器１１１、現像器１１２、転写部１
１３、熱定着装置１１４、排紙ローラ対１１７、及びフ
ェースダウン排紙ローラ対１１８のそれぞれは、駆動装
置である３相ＤＣブラシレスモータにより駆動されるよ
うになっている。
給紙搬送ローラ対１０５、搬送ローラ対１０６、感光体
ドラム１１０、帯電器１１１、現像器１１２、転写部１
１３、熱定着装置１１４、排紙ローラ対１１７、及びフ
ェースダウン排紙ローラ対１１８のそれぞれは、駆動装
置である３相ＤＣブラシレスモータにより駆動されるよ
うになっている。
【００２１】次に、図１により上記のＤＣブラシレスモ
ータの駆動制御回路構成について説明する。図１中、１
は上記レーザビームプリンタの印字動作（画像形成動
作）を司るＡＳＩＣ（Ａｐｌｉｃａｔｉｏｎ Ｓｐｅｃ
ｉｔｉｃ ＩＣ）で、マイクロコンピュータ部（制御
部）２とＤＣブラシレスモータ３７の回転速度制御を行
う速度ディスクリミネータ部３を含んでいる。また、こ
のＡＳＩＣ１には、その他不図示のＡ／Ｄコンバータや
静電プロセス制御用ロジック等が含まれるが、本実施例
の動作説明には不要であるので省略する。
ータの駆動制御回路構成について説明する。図１中、１
は上記レーザビームプリンタの印字動作（画像形成動
作）を司るＡＳＩＣ（Ａｐｌｉｃａｔｉｏｎ Ｓｐｅｃ
ｉｔｉｃ ＩＣ）で、マイクロコンピュータ部（制御
部）２とＤＣブラシレスモータ３７の回転速度制御を行
う速度ディスクリミネータ部３を含んでいる。また、こ
のＡＳＩＣ１には、その他不図示のＡ／Ｄコンバータや
静電プロセス制御用ロジック等が含まれるが、本実施例
の動作説明には不要であるので省略する。
【００２２】４はＤＣブラシレスモータ３７を駆動する
ためのプリドライバＩＣ、５はＡＳＩＣ１の速度ディス
クリミネータ部３からの制御信号である加速信号ａｃ及
び減速信号ｄｃによりコンデンサ２６と、コンデンサ２
７及び抵抗２８の直列接続回路に充電、放電を行うチャ
ージポンプ回路、６はコンデンサ２６の電圧によりオン
デューティを変化させるＰＷＭ回路で、このＰＷＭ回路
６の周波数は外付けのコンデンサ及び抵抗で調整するの
が一般的であるが、本実施例では不要であるので省略し
ている。
ためのプリドライバＩＣ、５はＡＳＩＣ１の速度ディス
クリミネータ部３からの制御信号である加速信号ａｃ及
び減速信号ｄｃによりコンデンサ２６と、コンデンサ２
７及び抵抗２８の直列接続回路に充電、放電を行うチャ
ージポンプ回路、６はコンデンサ２６の電圧によりオン
デューティを変化させるＰＷＭ回路で、このＰＷＭ回路
６の周波数は外付けのコンデンサ及び抵抗で調整するの
が一般的であるが、本実施例では不要であるので省略し
ている。
【００２３】上記ＰＷＭ回路６の出力はインバータ７を
介してＮＡＮＤ回路８に入力される。ＮＡＮＤ回路８の
他の入力として、コンパレータ９からの出力が入力され
る。コンパレータ９は、モータコイルに流れる電流を制
限する電流リミット回路を構成し、基準電源１０の電圧
とモータ電流検出用抵抗３６に発生する電圧とを比較す
る。またＮＡＮＤ回路８の出力はプリドライバ１６に入
力され、プリドライバ１６内のトランジスタがオン時に
ＰＷＭ変調をかけるようになっている。
介してＮＡＮＤ回路８に入力される。ＮＡＮＤ回路８の
他の入力として、コンパレータ９からの出力が入力され
る。コンパレータ９は、モータコイルに流れる電流を制
限する電流リミット回路を構成し、基準電源１０の電圧
とモータ電流検出用抵抗３６に発生する電圧とを比較す
る。またＮＡＮＤ回路８の出力はプリドライバ１６に入
力され、プリドライバ１６内のトランジスタがオン時に
ＰＷＭ変調をかけるようになっている。
【００２４】１１は基準電源、１２はモータ３７の回転
情報を検出するＦＧアンプ（Ｆｒｅｑｕｅｎｃｙ Ｇｅ
ｎｅｒａｔｏｒ）であり、モータ３７のＦＧ着磁極に対
向して形成されたＦＧパターン１８は磁極が通過する毎
に微小電流を発生させ、コンデンサ１９、抵抗２０によ
りＦＧアンプ１２の差動入力に電圧を発生させる。ＦＧ
アンプ１２のゲイン調整は通常、外付けのコンデンサ、
抵抗で行うが、本図では省略している。
情報を検出するＦＧアンプ（Ｆｒｅｑｕｅｎｃｙ Ｇｅ
ｎｅｒａｔｏｒ）であり、モータ３７のＦＧ着磁極に対
向して形成されたＦＧパターン１８は磁極が通過する毎
に微小電流を発生させ、コンデンサ１９、抵抗２０によ
りＦＧアンプ１２の差動入力に電圧を発生させる。ＦＧ
アンプ１２のゲイン調整は通常、外付けのコンデンサ、
抵抗で行うが、本図では省略している。
【００２５】１３はヒステリシスアンプ（増幅器モジュ
ール）で、基準電源１１はＦＧアンプ１２及びヒステリ
シスアンプ１３に基準電圧を入力している。ヒステリシ
スアンプ１３の出力は、ＦＧ信号としてＡＳＩＣ１の速
度ディスクリミネータ部３に入力される。速度ディスク
リミネータ部３は、ＦＧ信号の周期と基準周期を比較し
て、Ｆ信号周期が基準周期よりも長い場合には加速信号
ａｃを、逆に短い場合には減速信号ｄｃをそれぞれアク
ティブ状態にしてモータ３７の定回転制御を行う。
ール）で、基準電源１１はＦＧアンプ１２及びヒステリ
シスアンプ１３に基準電圧を入力している。ヒステリシ
スアンプ１３の出力は、ＦＧ信号としてＡＳＩＣ１の速
度ディスクリミネータ部３に入力される。速度ディスク
リミネータ部３は、ＦＧ信号の周期と基準周期を比較し
て、Ｆ信号周期が基準周期よりも長い場合には加速信号
ａｃを、逆に短い場合には減速信号ｄｃをそれぞれアク
ティブ状態にしてモータ３７の定回転制御を行う。
【００２６】２１，２２，２３はホール素子で、モータ
３７の主着磁に反応して電圧を発生させる。２４はホー
ル素子２１，２２，２３の電流制限用抵抗で、電源電圧
Ｖｃ２が印加されている。本実施例においては、モータ
３７は３相モータで、ホール素子２１，２２，２３はロ
ータ径方向に１２０°位相がずれた位置に実装されてい
るが、ロータ径方向に６０°位相がずれた位置に実装さ
れている場合もある。そして、３相モータであるモータ
３７の各Ｕ相、Ｖ相、Ｗ相に対して、ホール素子２３，
２２，２１が位相のずれた電圧波形を出力し、この出力
はホールアンプ（増幅器）１４に入力されて増幅され
る。また、波形整形されたホールアンプ１４の出力は、
マトリックス回路１５に入力され、３相の相のずれた駆
動波形をプリドライバ１６に入力する。プリドライバ１
６は、倍電圧整流回路等を応用したブートストラップ電
源１７で電源電圧Ｖｃ１よりも約５〜１０Ｖ高い電圧が
印加されている。２５は倍電圧整流回路用のチャージコ
ンデンサである。
３７の主着磁に反応して電圧を発生させる。２４はホー
ル素子２１，２２，２３の電流制限用抵抗で、電源電圧
Ｖｃ２が印加されている。本実施例においては、モータ
３７は３相モータで、ホール素子２１，２２，２３はロ
ータ径方向に１２０°位相がずれた位置に実装されてい
るが、ロータ径方向に６０°位相がずれた位置に実装さ
れている場合もある。そして、３相モータであるモータ
３７の各Ｕ相、Ｖ相、Ｗ相に対して、ホール素子２３，
２２，２１が位相のずれた電圧波形を出力し、この出力
はホールアンプ（増幅器）１４に入力されて増幅され
る。また、波形整形されたホールアンプ１４の出力は、
マトリックス回路１５に入力され、３相の相のずれた駆
動波形をプリドライバ１６に入力する。プリドライバ１
６は、倍電圧整流回路等を応用したブートストラップ電
源１７で電源電圧Ｖｃ１よりも約５〜１０Ｖ高い電圧が
印加されている。２５は倍電圧整流回路用のチャージコ
ンデンサである。
【００２７】２９はモータ３７の各相コイルを駆動する
電流駆動用ＦＥＴアレイ（Ｄ−ＭＯＳプロセス半導体）
であり、３０〜３５がｎチャネルＦＥＴである。上記プ
リドライバ１６からの出力ｈｕ，ｈｖ，ｈｗは、それぞ
れｎチャネルＦＥＴ３０，３１，３２のゲートに入力さ
れる。それぞれのｎチャネルＦＥＴ３０，３１，３２を
オンするためには、電源電圧Ｖｃ１よりも２〜３Ｖ以上
の高いゲート電圧が必要で、さらにＦＥＴ３０，３１，
３２のオン抵抗を下げるためには電圧Ｖｃ１よりも５〜
１０Ｖ位高い電圧が必要である。また、プリドライバ１
６からの出力ｌｕ，ｌｖ，ｌｗは、ｎチャネルＦＥＴ３
３，３４，３５のゲートに入力される。そして、モータ
３７の各Ｕ相、Ｖ相、Ｗ相がそれぞれ、ＦＥＴ３０，３
３と、ＦＥＴ３１，３４と、ＦＥＴ３２，３５でプッシ
ュプル駆動される。
電流駆動用ＦＥＴアレイ（Ｄ−ＭＯＳプロセス半導体）
であり、３０〜３５がｎチャネルＦＥＴである。上記プ
リドライバ１６からの出力ｈｕ，ｈｖ，ｈｗは、それぞ
れｎチャネルＦＥＴ３０，３１，３２のゲートに入力さ
れる。それぞれのｎチャネルＦＥＴ３０，３１，３２を
オンするためには、電源電圧Ｖｃ１よりも２〜３Ｖ以上
の高いゲート電圧が必要で、さらにＦＥＴ３０，３１，
３２のオン抵抗を下げるためには電圧Ｖｃ１よりも５〜
１０Ｖ位高い電圧が必要である。また、プリドライバ１
６からの出力ｌｕ，ｌｖ，ｌｗは、ｎチャネルＦＥＴ３
３，３４，３５のゲートに入力される。そして、モータ
３７の各Ｕ相、Ｖ相、Ｗ相がそれぞれ、ＦＥＴ３０，３
３と、ＦＥＴ３１，３４と、ＦＥＴ３２，３５でプッシ
ュプル駆動される。
【００２８】ここで、従来のＤＣブラシレスモータ駆動
用ＩＣは、上述の機能を盛り込んだモノリシックバイポ
ーラＩＣであり、高速動作が必要な箇所はＥＣＬ（Ｅｍ
ｉｔｔｅｒ Ｃｏｕｐｌｉｎｇ Ｌｏｇｉｃ），ＩＩＬ
（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇ
ｉｃ）を用いている。また、大電流を必要とする電流ド
ライバ部は、エミッタ面積を大きくすることによって対
応している。
用ＩＣは、上述の機能を盛り込んだモノリシックバイポ
ーラＩＣであり、高速動作が必要な箇所はＥＣＬ（Ｅｍ
ｉｔｔｅｒ Ｃｏｕｐｌｉｎｇ Ｌｏｇｉｃ），ＩＩＬ
（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇ
ｉｃ）を用いている。また、大電流を必要とする電流ド
ライバ部は、エミッタ面積を大きくすることによって対
応している。
【００２９】しかし、本実施例では、各機能別に最適な
半導体プロセスを用い、各部の特徴、性能を最大限に発
揮させている。まず、速度ディスクリミネータロジック
は、高速、高集積が可能なＣ−ＭＯＳプロセスが最適で
ある。モータ３７の回転数制御を行う際に、プリンタの
制御を司るマイクロコンピュータ部２が同一プロセスで
作られているため、マイクロコンピュータ部２からの指
示に従って様々な回転制御が可能となる。例えば、負荷
の大きな起動時に低回転で駆動する等、ステッピングモ
ータの起動と同様のスローアップ制御も簡単に達成でき
る。速度ディスクリミネータ部３は、回転情報であるＦ
Ｇ信号を内部のカウンタでカウントし、規定カウント値
とのずれ量（誤差）を加速信号（パルス）ａｃまたは減
速信号（パルス）ｄｃとして出力するため、カウント周
波数が高いほどより精度の高い回転数制御ができる。カ
ウンタのカウント周波数を高くするにはＣ−ＭＯＳプロ
セスが最適である。よって、マイクロコンピュータ部２
及び速度ディスクリミネータ部３を含むＡＳＩＣ１のロ
ジック回路は、Ｃ−ＭＯＳプロセスが最適な半導体プロ
セスであると言える。
半導体プロセスを用い、各部の特徴、性能を最大限に発
揮させている。まず、速度ディスクリミネータロジック
は、高速、高集積が可能なＣ−ＭＯＳプロセスが最適で
ある。モータ３７の回転数制御を行う際に、プリンタの
制御を司るマイクロコンピュータ部２が同一プロセスで
作られているため、マイクロコンピュータ部２からの指
示に従って様々な回転制御が可能となる。例えば、負荷
の大きな起動時に低回転で駆動する等、ステッピングモ
ータの起動と同様のスローアップ制御も簡単に達成でき
る。速度ディスクリミネータ部３は、回転情報であるＦ
Ｇ信号を内部のカウンタでカウントし、規定カウント値
とのずれ量（誤差）を加速信号（パルス）ａｃまたは減
速信号（パルス）ｄｃとして出力するため、カウント周
波数が高いほどより精度の高い回転数制御ができる。カ
ウンタのカウント周波数を高くするにはＣ−ＭＯＳプロ
セスが最適である。よって、マイクロコンピュータ部２
及び速度ディスクリミネータ部３を含むＡＳＩＣ１のロ
ジック回路は、Ｃ−ＭＯＳプロセスが最適な半導体プロ
セスであると言える。
【００３０】また、モータ３７のコイルに流れている電
流を検出して制限をかけるリミット回路用のコンパレー
タ９や、回転数検出用のＦＧアンプ１２、ホールアンプ
１４等のアナログ回路は、Ｃ−ＭＯＳロジックで構成す
るには不適当な回路である。バイポーラ（ＢＩ−ＰＯＬ
ＡＲ）プロセスは、汎用オペアンプ（演算増幅器）Ｉ
Ｃ、汎用コンパレータＩＣの多くで用いられているプロ
セスであり、このバイポーラプロセスは製造工程におい
て最もコストメリットのある半導体プロセスである。し
かし、バイポーラプロセスで大電流を駆動する場合、エ
ミッタ面積の大きなトランジスタを必要とし、チップ面
積の増大を招く可能性が高い。また、チップ損失も大き
くなるため、熱抵抗の小さいパワーパッケージに収め、
さらに放熱フィンも必要となる場合がある。
流を検出して制限をかけるリミット回路用のコンパレー
タ９や、回転数検出用のＦＧアンプ１２、ホールアンプ
１４等のアナログ回路は、Ｃ−ＭＯＳロジックで構成す
るには不適当な回路である。バイポーラ（ＢＩ−ＰＯＬ
ＡＲ）プロセスは、汎用オペアンプ（演算増幅器）Ｉ
Ｃ、汎用コンパレータＩＣの多くで用いられているプロ
セスであり、このバイポーラプロセスは製造工程におい
て最もコストメリットのある半導体プロセスである。し
かし、バイポーラプロセスで大電流を駆動する場合、エ
ミッタ面積の大きなトランジスタを必要とし、チップ面
積の増大を招く可能性が高い。また、チップ損失も大き
くなるため、熱抵抗の小さいパワーパッケージに収め、
さらに放熱フィンも必要となる場合がある。
【００３１】そこで、本実施例においては、チャージポ
ンプ回路５、ＰＷＭ回路６、オペアンプであるコンパレ
ータ９、ＦＧアンプ１２、ヒステリシスアンプ１３、ホ
ールアンプ１４、ブートストラップ電源１７、プリドラ
イバ１６等の低電流駆動のアナログ回路と、インバータ
７、ＮＡＮＤ回路８、マトリックス回路１５等の低速ロ
ジック回路をワンチップのバイポーラプロセスＩＣで構
成することにより、安価なバイポーラモノリシックＩＣ
の形態にまとめている。
ンプ回路５、ＰＷＭ回路６、オペアンプであるコンパレ
ータ９、ＦＧアンプ１２、ヒステリシスアンプ１３、ホ
ールアンプ１４、ブートストラップ電源１７、プリドラ
イバ１６等の低電流駆動のアナログ回路と、インバータ
７、ＮＡＮＤ回路８、マトリックス回路１５等の低速ロ
ジック回路をワンチップのバイポーラプロセスＩＣで構
成することにより、安価なバイポーラモノリシックＩＣ
の形態にまとめている。
【００３２】また、モータ３７のコイルを直接駆動する
大電流トランジスタは、オン抵抗の小さいＤ−ＭＯＳプ
ロセスを用いることにより、効率の良い電流駆動が可能
になる。近年、図１に示すＤ−ＭＯＳトランジスタ（Ｆ
ＥＴ）のオン抵抗は、０．１Ω程度が実現可能となって
きている。電流駆動用のＤ−ＭＯＳトランジスタ部のＦ
ＥＴアレイ２９をプリドライバＩＣ４の機能を包含した
Ｄ−ＭＯＳワンチップＩＣにすることも構成として可能
であるが、大電流を駆動する電流駆動部のＤ−ＭＯＳト
ランジスタがＩＣのサブストレートに不要なノイズ電
流、電圧を発生させ、微小信号を制御するアンプ（増幅
器）やコンパレータ（比較器）の誤動作の要因となる。
また、Ｄ−ＭＯＳプロセス自体高価なプロセスであるた
め、極力チップ面積を小さくした方が有利である。よっ
て、本実施例では電流駆動のトランジスタのみをワンチ
ップのＤ−ＭＯＳプロセスの半導体構成にしている。
大電流トランジスタは、オン抵抗の小さいＤ−ＭＯＳプ
ロセスを用いることにより、効率の良い電流駆動が可能
になる。近年、図１に示すＤ−ＭＯＳトランジスタ（Ｆ
ＥＴ）のオン抵抗は、０．１Ω程度が実現可能となって
きている。電流駆動用のＤ−ＭＯＳトランジスタ部のＦ
ＥＴアレイ２９をプリドライバＩＣ４の機能を包含した
Ｄ−ＭＯＳワンチップＩＣにすることも構成として可能
であるが、大電流を駆動する電流駆動部のＤ−ＭＯＳト
ランジスタがＩＣのサブストレートに不要なノイズ電
流、電圧を発生させ、微小信号を制御するアンプ（増幅
器）やコンパレータ（比較器）の誤動作の要因となる。
また、Ｄ−ＭＯＳプロセス自体高価なプロセスであるた
め、極力チップ面積を小さくした方が有利である。よっ
て、本実施例では電流駆動のトランジスタのみをワンチ
ップのＤ−ＭＯＳプロセスの半導体構成にしている。
【００３３】本構成を用いることにより、例えばモータ
出力を変更した場合、モータコイル電流駆動のＤ−ＭＯ
Ｓ ＦＥＴのみの電流容量を変えることにより対応可能
で、汎用性に優れている。また、電流駆動用のＤ−ＭＯ
Ｓ ＦＥＴと小信号を制御するアンプ、コンパレータを
含むプリドライバＩＣのサブストレートが分離されてい
るため、電流駆動用のＤ−ＭＯＳ ＦＥＴの大電流によ
って生じるノイズが小信号を制御するアンプ、コンパレ
ータを含むプリドライバＩＣに影響を及ぼしにくい構成
でもある。
出力を変更した場合、モータコイル電流駆動のＤ−ＭＯ
Ｓ ＦＥＴのみの電流容量を変えることにより対応可能
で、汎用性に優れている。また、電流駆動用のＤ−ＭＯ
Ｓ ＦＥＴと小信号を制御するアンプ、コンパレータを
含むプリドライバＩＣのサブストレートが分離されてい
るため、電流駆動用のＤ−ＭＯＳ ＦＥＴの大電流によ
って生じるノイズが小信号を制御するアンプ、コンパレ
ータを含むプリドライバＩＣに影響を及ぼしにくい構成
でもある。
【００３４】図３は本発明の第２の実施例の回路構成を
示すブロック図であり、ＤＣブラシレスモータ３７の駆
動制御回路構成を示し、図１と同一構成要素には同一符
号を付して説明を省略する。
示すブロック図であり、ＤＣブラシレスモータ３７の駆
動制御回路構成を示し、図１と同一構成要素には同一符
号を付して説明を省略する。
【００３５】図３の回路構成において、図１と異なる点
は電流駆動部のＦＥＴの構成である。図３において、３
８，３９，４０は三つのＤ−ＭＯＳツインＦＥＴ回路
（デュアルＤ−ＭＯＳ ＦＥＴ）である。このＤ−ＭＯ
ＳツインＦＥＴ回路は、３相モータ駆動用のみならず、
トランスのプッシュプル駆動、スピーカの電流駆動など
に多数用いられており、汎用性が高く、図１のＤ−ＭＯ
Ｓトランジスタアレイ（電流駆動用ＦＥＴアレイ２９）
よりもコストメリットがある。また、１個のｎチャネル
ＦＥＴ、例えばＦＥＴ３０が故障した際に、図１の回路
の場合はＤ−ＭＯＳのＦＥＴアレイ２９を交換する必要
があるが、図３の回路の場合は、Ｄ−ＭＯＳツインＦＥ
Ｔ回路３８のみを交換することで対応でき、経済性に優
れている。
は電流駆動部のＦＥＴの構成である。図３において、３
８，３９，４０は三つのＤ−ＭＯＳツインＦＥＴ回路
（デュアルＤ−ＭＯＳ ＦＥＴ）である。このＤ−ＭＯ
ＳツインＦＥＴ回路は、３相モータ駆動用のみならず、
トランスのプッシュプル駆動、スピーカの電流駆動など
に多数用いられており、汎用性が高く、図１のＤ−ＭＯ
Ｓトランジスタアレイ（電流駆動用ＦＥＴアレイ２９）
よりもコストメリットがある。また、１個のｎチャネル
ＦＥＴ、例えばＦＥＴ３０が故障した際に、図１の回路
の場合はＤ−ＭＯＳのＦＥＴアレイ２９を交換する必要
があるが、図３の回路の場合は、Ｄ−ＭＯＳツインＦＥ
Ｔ回路３８のみを交換することで対応でき、経済性に優
れている。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
画像形成動作を司る制御部とモータ制御用の速度ディス
クリミネータ部をＣ−ＭＯＳ半導体で構成し、増幅器や
モータの電流リミット回路等をバイポーラ半導体で構成
し、モータの電流ドライバ部をＤ−ＭＯＳ半導体で構成
することにより、高効率で、信頼性及び汎用性が高く、
コストメリットのあるモータの駆動制御回路が実現でき
る。
画像形成動作を司る制御部とモータ制御用の速度ディス
クリミネータ部をＣ−ＭＯＳ半導体で構成し、増幅器や
モータの電流リミット回路等をバイポーラ半導体で構成
し、モータの電流ドライバ部をＤ−ＭＯＳ半導体で構成
することにより、高効率で、信頼性及び汎用性が高く、
コストメリットのあるモータの駆動制御回路が実現でき
る。
【００３７】また、Ｃ−ＭＯＳ半導体と、バイポーラ半
導体と、Ｄ−ＭＯＳ半導体のそれぞれをワンチップ構成
とすることにより、さらにコストメリットを引き出すこ
とができる。
導体と、Ｄ−ＭＯＳ半導体のそれぞれをワンチップ構成
とすることにより、さらにコストメリットを引き出すこ
とができる。
【図１】 本発明の第１の実施例の構成を示すブロック
図
図
【図２】 レーザビームプリンタの概略構成を示す断面
図
図
【図３】 本発明の第２の実施例の構成を示すブロック
図
図
１ ＡＳＩＣ ２ マイクロコンピュータ部（制御部） ３ 速度ディスクリミネータ部 ４ プリドライバＩＣ ５ チャージポンプ回路 ６ ＰＷＭ回路 ９ コンパレータ（電流リミット回路） １２ ＦＧアンプ（周波数ジェネレータ） １３ ヒステリシスアンプ（増幅器モジュール） １４ ホールアンプ（ホール増幅器） １５ マトリックス回路 １６ プリドライバ ２１ ホール素子 ２２ ホール素子 ２３ ホール素子 ２９ 電流駆動用アレイ ３０ ｎチャネルＦＥＴ ３１ ｎチャネルＦＥＴ ３２ ｎチャネルＦＥＴ ３３ ｎチャネルＦＥＴ ３４ ｎチャネルＦＥＴ ３５ ｎチャネルＦＥＴ ３７ ＤＣブラシレスモータ ３８ Ｄ−ＭＯＳツインＦＥＴ回路 ３９ Ｄ−ＭＯＳツインＦＥＴ回路 ４０ Ｄ−ＭＯＳツインＦＥＴ回路 １０１ プリンタ本体 １０４ 給紙ローラ １０５ 搬送ローラ対 １０６ 搬送ローラ対 １１７ 排紙ローラ対 １１８ フェースダウン排紙ローラ対
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H027 ED16 EE03 EE04 JA03 JC13 5H560 AA10 BB04 BB12 DA02 DB03 DC12 EB01 TT07 TT15 TT20 UA05 XA04 XA12 9A001 BB06 HH23 KK16 KK32 KK42
Claims (8)
- 【請求項１】 駆動用のモータを制御して画像形成動作
を司る制御部と、前記モータの回転数を制御する速度デ
ィスクリミネータ部と、そのモータの回転数に応じた周
波数信号を増幅する増幅器モジュールと、前記速度ディ
スクリミネータ部からの制御信号に応じた電圧信号を発
生するチャージポンプ回路と、前記モータのコイルに流
れる電流を制限する電流リミット回路と、該モータのコ
イルに駆動電流を供給する電流ドライバ部とを有したモ
ータ駆動制御回路を備え、前記モータ駆動制御回路の制
御部及び速度ディスクリミネータ部をＣ−ＭＯＳ半導体
プロセスで形成し、前記増幅器モジュール、チャージポ
ンプ回路及び電流リミット回路をバイポーラ半導体プロ
セスで形成し、前記電流ドライバ部をＤ−ＭＯＳ半導体
プロセスで形成したことを特徴とする画像形成装置。 - 【請求項２】 モータの相数に応じて位相のずれた波形
の信号を出力する複数のホール素子と、該ホール素子の
出力信号を増幅するホール増幅器と、該ホール増幅器の
出力から前記モータの各相の励磁パターン信号を出力す
るマトリックス回路と、該マトリックス回路からの出力
信号を基に電流ドライバ部を駆動するプリドライバを有
し、前記ホール素子、ホール増幅器、マトリックス回路
及びプリドライバをバイポーラ半導体プロセスで形成し
たことを特徴とする請求項１記載の画像形成装置。 - 【請求項３】 制御部及び速度ディスクリミネータ部を
Ｃ−ＭＯＳ半導体のワンチップ構成とし、増幅器モジュ
ール、チャージポンプ回路、電流リミット回路、ホール
増幅器、マトリックス回路及びプリドライバをバイポー
ラ半導体のワンチップ構成とし、電流ドライバ部をＤ−
ＭＯＳ半導体のワンチップ構成としたことを特徴とする
請求項２記載の画像形成装置。 - 【請求項４】 モータは３相ＤＣブラシレスモータと
し、電流ドライバ部を三つのデュアルＤ−ＭＯＳＦＥＴ
で構成したことを特徴とする請求項２または３記載の画
像形成装置。 - 【請求項５】 画像形成装置のモータ駆動制御回路であ
って、駆動用のモータを制御して画像形成動作を司る制
御部と、前記モータの回転数を制御する速度ディスクリ
ミネータ部と、そのモータの回転数に応じた周波数信号
を増幅する増幅器モジュールと、前記速度ディスクリミ
ネータ部からの制御信号に応じた電圧信号を発生するチ
ャージポンプ回路と、前記モータのコイルに流れる電流
を制限する電流リミット回路と、該モータのコイルに駆
動電流を供給する電流ドライバ部とを有し、前記制御部
及び速度ディスクリミネータ部をＣ−ＭＯＳ半導体プロ
セスで形成し、前記増幅器モジュール、チャージポンプ
回路及び電流リミット回路をバイポーラ半導体プロセス
で形成し、前記電流ドライバ部をＤ−ＭＯＳ半導体プロ
セスで形成したことを特徴とする画像形成装置のモータ
駆動制御回路。 - 【請求項６】 モータの相数に応じて位相のずれた波形
の信号を出力する複数のホール素子と、該ホール素子の
出力信号を増幅するホール増幅器と、該ホール増幅器の
出力から前記モータの各相の励磁パターン信号を出力す
るマトリックス回路と、該マトリックス回路からの出力
信号を基に電流ドライバ部を駆動するプリドライバを有
し、前記ホール素子、ホール増幅器、マトリックス回路
及びプリドライバをバイポーラ半導体プロセスで形成し
たことを特徴とする請求項５記載の画像形成装置のモー
タ駆動制御回路。 - 【請求項７】 制御部及び速度ディスクリミネータ部を
Ｃ−ＭＯＳ半導体のワンチップ構成とし、増幅器モジュ
ール、チャージポンプ回路、電流リミット回路、ホール
増幅器、マトリックス回路及びプリドライバをバイポー
ラ半導体のワンチップ構成とし、電流ドライバ部をＤ−
ＭＯＳ半導体のワンチップ構成としたことを特徴とする
請求項６記載の画像形成装置のモータ駆動制御回路。 - 【請求項８】 モータは３相ＤＣブラシレスモータと
し、電流ドライバ部を三つのデュアルＤ−ＭＯＳＦＥＴ
で構成したことを特徴とする請求項６または７記載の画
像形成装置のモータ駆動制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000100688A JP4557360B2 (ja) | 2000-04-03 | 2000-04-03 | 画像形成装置及びそのモータ駆動制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000100688A JP4557360B2 (ja) | 2000-04-03 | 2000-04-03 | 画像形成装置及びそのモータ駆動制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001282046A true JP2001282046A (ja) | 2001-10-12 |
| JP4557360B2 JP4557360B2 (ja) | 2010-10-06 |
Family
ID=18614850
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000100688A Expired - Fee Related JP4557360B2 (ja) | 2000-04-03 | 2000-04-03 | 画像形成装置及びそのモータ駆動制御回路 |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012177874A (ja) * | 2011-02-28 | 2012-09-13 | Konica Minolta Business Technologies Inc | モータ駆動装置及びこれを備えた画像形成装置 |
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-
2000
- 2000-04-03 JP JP2000100688A patent/JP4557360B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4557360B2 (ja) | 2010-10-06 |
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