JPH01266555A - 画像形成装置用ｉｃ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複写機、プリンタ等の画像形成装置に用いる
ＩＣに関するものである。

〔従来の技術〕

従来、複写機、プリンタ等の画像形成装置においては、
低圧・露光・帯電用電源は、モータ、ソレノイド等の負
荷や上記電源の制御を行うシーケンスコントローラとは
全く別のボードに設けられていた。

一方、回路を簡素化するため、低圧・露光・帯電用電源
の制御をマイクロコンピュータのプログラムで行う方式
も提案されている。

しかしながら、この電源の制御をマイクロコンピュータ
のプログラムで行う方式は、つぎのような問題があり実
現されていない。

ａ、高速・高機能のマイクロコンピュータと繁雑なプロ
グラムを必要としコストがかかる。

即ち、検知された電源出力をＡ−Ｄ変換してマイクロコ
ンピュータに入力し、プログラムにより演算を行って制
御信号を発生するので、所要の応答速度、精度を得るの
に高速処理のマイクロコンピュータと高速・高蹟度のＡ
−ＤコンバータとｙＡ雑なプログラムが必要となる。

ｂ、マイクロコンピュータの周辺回路、即ちドライバー
回路、レベル変換回路等のアナログ回路がディスクリー
ト回路で残り、それ程装置の小型化、簡素化にならない
。

Ｃ１最近装置の小型化、高効率化の為に、従来のシリー
ズレギュレータに代ってスイッチング電源が用いられて
いるが、その制御回路が非常に複雑で高価である。

（発明が解決しようとする課題） 上述の如く、従来の装置は、各種電源が負荷やシーケン
スコントローラとは別のボードに設けられていて装置を
小型化軽量化できないという問題があり、一方、各種電
源の制御をマイクロコンピュータのプログラムで行う方
式は、高価な部品を必要とするという問題がある。

本発明は、このような問題に鑑みなされたものであって
、画像形成装置を小型、ローコスト化するためのｔＣを
提供することを目的とするものである。

（課題を解決するための手段） この目的を達成するため、本発明では、画像形成装置の
電源を構成するスイッチングレギュレータにおけるスイ
ッチング素子の制御回路を、シーケンス制御用マイクロ
コンピュータ及びその周辺のメモリ、タイマ等のデジタ
ル回路及び画像形成用のパルス幅変調回路、オペアンプ
、アナログマルチプレクサ等のアナログ回路と共に同一
チップに集積して画像形成装置用ＩＣを構成するもので
ある。

（作用） この構成により、電源の制御回路を含む画像形成装置の
大部分の制御回路を同一チップに集積できるので装置を
小形、軽量化でき、また高速・高機能のマイクロコンピ
ュータ、繁雑なプログラムを必要としなくなる。

（実施例） 本発明を実施例により説明するに当り、先ず第６図、第
７図により関連する回路の説明をする。

第６図は、スイッチングレギュレータ部分除いて第１図
に示す本発明の実施例と大差のない画像形成装置用ＩＣ
の構成図を示し、第７図は第６図のＩＣに接続されるス
イッチングレギュレータを示す。

第６図において、１点鎖線の内部が、１チツプ化された
ＩＣ即ち集積回路である。低消費電力の目的でＣＭＯＳ
プロセスで形成される。

Ｑ、は、ｃｐｕコアでメモリ、内部バス等を含む。Ｑ２
〜Ｑ＋ｏはオペアンプもしくはコンパレータ、Ｑ＋＋は
バッファ、Ｑ１２１Ｑ１３はアナログマルチプレクサ回
路、Ｑ１４〜Ｑ＋６はパルス幅変調回路（ＰＷＭ）、Ｑ
＋７．Ｑ−♂はタイマカウンタ、ＱＣｓはＬＣＤドライ
バ、Ｑ１０は外部機器との通信のための制御回路、Ｑ　
２　＋は電源投入時のＣＰＵのリセット回路、Ｑ２２は
ＣＰＵのブ・ログラム暴走を検知するウォッチ・ドッグ
・タイマ回路、Ｑ２３は定電圧回路である。

コンパレータＱ２は、チップ外に設けられたトランジス
タＴｒｓ＋　Ｔｒ６、素子Ｌｌ　、　ＣＩＯと共に、チ
ップへの供給電源（＋５Ｖ）の自励式のスイッチングレ
ギュレータを構成する。第７図に示したスイッチングレ
ギュレータ部分のコンバータトランスＴ２１の５Ｖ供絵
巻線の整流平滑出力が、トランジスタＴ１６のエミッタ
に加えられる。該出力の一部は、抵抗Ｒ４を介して、チ
ップ内の定電圧回路Ｑ２．に加えられる。該定電圧回路
Ｑ２３は定電流駆動されたＣＭＯ３Ｉ−ランジスタのゲ
ート・ソースをシリーズ接続して得られる。定電圧回路
Ｑ２１で得られた基準電圧と、素子り、とＣ３゜の接続
点に得られる５ｖ出力をコンパレータＱ２で比較して、
トランシタＴ、６の通電比率を変えることにより５ｖ出
力は安定化される。該出力は、ＣＰＵコアＱ＋の電源を
含めたチップ内のバイアス電源としてチップ供給される
。

リセット回路Ｑ２１は、該５ｖ電源の立上りタイミング
を検出してＣＰＵＱ、にリセットパルスを与える。ウォ
ッチ・ドッグ・タイマＱ２□は、プログラミングによっ
て発生する繰り返し信号の異常を検知して、リセット回
路Ｑ２１にリセットパルスを送る。

オペアンプＱ３は、モータやソレノイド等の駆動デバイ
スや露光・現像・帯電等の電源に供給される２４Ｖ電源
の安定化制御の為の誤差増幅器として用いられる。前述
のスイッチングレギュレータのコンバータトランスＴ２
朧の２４Ｖ用巻線の整流平滑出力を前述の定電圧回路Ｑ
２３の出力と比較してフォトカプラＰｃｔのフォトダイ
オードの電流を制御する。

第７図のスイッチングレギュレータ部分に於いて１０３
のレギュレータ回路は、フォトカプラＰｃｔで光変換さ
れた出力を受けて内部のパルス幅変調回路（ＰＷＭ）で
パルス幅制御してコンバータトランスＴ、１の１次側の
スイッチング用ＦＥＴ　　Ｔ、Ｉ。、の通電比率を変え
て２４Ｖ出力を安定化する。２４Ｖを給電されるデバイ
スの高範囲の負荷変動を考慮してトランスＴ２１の５ｖ
巻線は、常時６〜７ｖ以上の電圧が確保できるように巻
数比を設定する。前述した如＜ＳＶ大入力、第６図の自
励式スイッチングレギュレータで安定化されるので変換
効率を低下させる事なく入力及び負荷変動に対して安定
化される。

入力ボートには図示した如く種々のセンサが接続される
。

ＣＰＵ　　Ｑ、はセンサの出力を検出して予めＣＰＵの
プログラムメモリに記憶された手順に従って出力ボート
に接続されたモータ、ソレノイド等の負荷をオン・オフ
制御する。

又定着ヒータや露光ランプの異常昇温や動作の異常をＣ
ＰＵ　　Ｑｒが検知するとトランジスタＴ、、、Ｔ、３
を導通させて外部コンデンサＣ９を充電してライン電源
遮断後も所定時間以上、異常検知モードを保持できるよ
うにしている。

コンパレータＱ４．オペアンプＱ、、ＦＥＴＴｒ４はＣ
ＰＵＱｒのプログラミング制御下でＡ−Ｄコンバータを
形成する。オペアンプＱ、は、外部接続のコンデンサＣ
１によって積分回路を構成し、ＣＰＵＱｒよりのスター
ト信号によってトランジスタＴｒ４が遮断すると、オペ
アンプＱｓの出力側にランプパルスがスタートする。該
出力はコンパレータＱ４によってアナログマルチプレサ
Ｑ１２で選択されたアナログ入力即ちアナログ信号と比
較されて、ストップパルスを発生させる。ＣＰＵ　　Ｑ
、はスタートパルスを発生させてからストップパルスを
受は取る迄の時間クロックパルスをデジタル信号として
計数する。

第６図では、濃度調整用ボリウムＶＲＩの設定電圧１図
示されていない定着ローラの温度検出用サーミスタの電
圧、蛍光灯の光量検知用のフォトダイオードの検知出力
がアナログマルチプレクサＱ１２で選択され検出される
。いうまでもなく、マルチプレクサの切換は内部バスラ
、インを介してＣＰＵＱｒで制御される。オペアンプＱ
６は前述の蛍光灯光量検知用フォトダイオードの出力検
出用に用いられる。このようにしてアナログ信号からデ
ジタル信号への変換が行われる。

Ｑｒ７のタイマカウンタは、ＣＰＵ　　Ｑ、のプログラ
ミング制御下でＤ−Ａコンバータを形成する。ＣＰＵ　
　ＱｒのプログラミングによってタイマカウンタＱ１７
のパルス幅を制御する。該出力を外部の積分回路（Ｒ１
，Ｃ２）で平滑してアナログ出力に変換される。該アナ
ログ出力は、アナログマルチプレクサＱ１３で複数チャ
ンネルに分配され、各々の出力電圧をコンデンサＣ５〜
ＣＳに充電保持される。該Ｄ−Ａコンバータの出力は、
帯電用高圧の出力の切換え、現像用直流がバイアス出力
の切換え、蛍光灯の光量の切換えに用いられる。パルス
幅変調回路Ｑ１４は、該Ｄ−Ａ出力に応じてパルス幅制
御して蛍光灯の通電比率を変える。オペアンプＱｔ、Ｑ
１％は、それぞれ人力に加えられたＤ−Ａ出力と、それ
ぞれの逆極性入力端子に加えられ帯電用出力の負荷電流
、現像用直流バイアス出力の検出電圧と比較して、パル
ス幅変調回路Ｑ＋ｓ、Ｑ＋ａに加え、それぞれのコンバ
ータトランスの通電時間を制御する。

Ｑｒａのタイマカウンタは現像バイアス用交流信号を発
生させる。周波数の設定及びオン・オフ制御はＣＰＵＱ
ｒによって制御する。Ｑ１９はＬＣＤドライバで外部に
接続されるＬＣＤ表示器Ｑ２４を制御する。Ｑ１０のシ
リアルＩ１０は、外部機器例えば工場や市場での調整、
検査を行う為のチエッカ−やＡＤＦ、ＤＦ枚数カウンタ
等のアプリケーション機器との通信を行うものである。

次に第１図、第２図により本発明の一実施例の説明を行
う。第１図は実施例の画像形成装置用ＩＣの構成を示す
図である。第２図はこのＩＣに接続され、ＩＣと共にス
イッチングレギュレータを構成するＩＣ外のスイッチン
グレギュレータ部分の回路例を示す図である。

第１図左上に示すとおり、画像形成装置の電源であるス
イッチングレギュレータの制御回路は、−点鎖線で示す
画像形成用Ｉ　Ｃ”　Ｑ　３０１のチップ内に設けられ
る。

このＩＣの構成にうち、スイッチングレギュレータ部以
外の部分は、第６図の関連のＩＣと大差がなくここでの
説明は省略する。

ＩＣ−Ｑ３゜、の電源供給用の５Ｖは、ライン平滑出力
をコンバータトランスＴ３１．スイッチングトランジス
タＴｒ３゜２からなるＤＣ−ＤＣコンバータによって分
圧、アイソレーションして得られる。トランスＴ３１の
２次巻線の整流出力はツェナーダイオードｚＤ３゜、に
より＋５ｖに安定化されてＩ　Ｃ−Ｑ３０１の電源入力
端子Ｐ　３０３に供給される。Ｉ　Ｃ−Ｑ３０１は、Ｃ
ＭＯＳプロセスで形成されるので数ｍＡの電流しか消費
されない。

ＩＣ−Ｑ３゜１に＋５ｖが供給されるとリセット回路Ｑ
２１でマイクロコンピュータ内部をリセットした後、マ
イクロコンピュータは、内部ＲＯＭに記憶されたプログ
ラムに従って制御を開始する。

リセット後所定時間経過してパルス幅変調回路（ＰＷＭ
）Ｑ４１を動作させてＰＷＭの出力を立ｔげろ。該出力
パルスは、出力端子Ｐ３゜２を介して、スイッチングレ
ギュレータのコンバータトランスＴ２１の１次巻線に接
続されている、スイッング素子Ｆ　Ｅ　Ｔ−Ｔ−＋ｏ＋
のゲート駆動トランスＴ３２の１次側スイッングトラン
ジスタＴ、３０１のベースに加えられる。

コンバータトランスＴ２＋の２次側出力（２４Ｖ）は、
抵抗Ｒ３ｏ、　、　Ｒ３゜２で所定比に分圧された後、
端子Ｐ３゜１を介してＩ　Ｃ”　Ｑ　３０１の誤差増幅
器Ｑ４２の入力に加えられる。誤差増幅器Ｑ４□は、該
入力を反対人力に加えられた基準電圧と比較して、その
出力をパルス幅変調回路Ｑ　４１に加える。

このようにして、画像形成用Ｉ　Ｃ−Ｑ　３０１に設け
られた、スイッングレギュレータのスイッチング素子制
御用アナログ回路により、２４Ｖ出力は安定化される。

第３〜５図は、第２図に示すスイッチングレギュレータ
部分の回路の変形を示す。

第２図の回路では、ＩＣ−Ｑ３゜１用５ｖ電源部分に自
助式のＤＣ−ＤＣインバータを用いているが、第３図の
回路では、Ｉ　Ｃ−Ｑ３０１用５ｖ電源部分に他動式の
ＤＣ−ＤＣインバータを用いているので、トランスの特
性不良等による発振不良の危険がなく信頼性が高い。

第４図の回路で、Ｉ　Ｃ−Ｑ３゜、用５ｖ電源部分に商
用周波のトランスＴｏｏｌを用いているので、発振回路
等がなく安定であり、その出力容量が１００ｍＷ前後な
ので、トランスは非常に小型になり、保護用抵抗Ｒ３０
３を十分大きく（〜数にΩ）でき安全性が確保できる。

第５図の回路では、２４Ｖの回路に電流検出回路Ｑ７゜
、を設けて端子Ｐ３゜６を介して短絡保護用のコンパレ
ータＱ４３（第１図参照）に加えており、トランスＴ２
Ｉの２次側で直接電流検出できるので短絡時の保護が完
全である。

更に、この場合、第１図のコンパレータＱ４３の出力側
に破線の矢印で示す如く、コンパレータＱ４３の出力を
内部バスを介してＣＰＵＱ＋に入力するようにすると、
短絡解除時にソフトスタートさせる。短絡時にコピー機
能を一時停止させて警告表示する。シーケンスを変更す
る等の安全対策が容易に出来るようになる。

更にＣＰＵのプログラミングによってＰＷＭ回路の発振
周波数とデユーティのリミットを設定することが可能で
ある。

第８図は、この実施例の要部を示すブロック回路図、第
９図はその電圧波形図（タイミングチャート）である。

第８図において鎖線の左側に前述の画像形成装置用ＩＣ
の内部のｃｐｕ及びＰＷＭ回路を示す。図中Ｑ３１１Ｑ
３２はタイマカウンタ、Ｑ３３はランプパルス発生器、
Ｑ３ａはタイマ・フリップフロップ、Ｑｓ５はコンパレ
ータ、Ｑ　３８はエラーランプとして用いたオペアンプ
、Ｑ３ｔはアンド回路である。又、Ｔ３１は電源用コン
バータトランス、Ｔ、、、は、コンバータトランスＴ３
１の１次側をスイッチングするスイッチングトランジス
タである。Ｑ３２のタイマカウンタのレジスタへＣＰＵ
　　Ｑｌより内部バスを介してＰＷＭ回路の発振周波数
を設定するデータが人力され、タイマカウンタＱａ＋に
はデユーティリミットを設定するデータが人力される。

タイマカウンタＱ３２がカウントアツプされると、タイ
マ・フリップフロップＱ３４をセットすると同時にタイ
マカウンタＱ　３ｒのカウンタをリセットする。Ｑ３□
のカウンタがカウントアツプを終了するとタイマ・フリ
ップフロップＱ３４をリセットする。第９図の■に示す
ようにＣＰＵ　　Ｑｌのプログラムによって設定された
周波数とパルス幅の波形が、タイマ・フリップフロップ
Ｑ　３４の出力に得られる。

ランプパルス発生器Ｑ　３３は、タイマ・フリップフロ
ップＱ３４の出力信号をゲート信号として＠のようなラ
ンプパルスを発生する。該出力を、コンパレータＱ３Ｓ
でエラーアンプＱ　３ｇの出力と比較してＯに示すよう
な出力がＱａｓの出力に得られる。コンパレータＱ３Ｓ
の出力と、前述のタイマ・フリップフロップＱ３４の出
力の論理和をアンド回路Ｑ３？でとってチップ外のスイ
ッチングトランジスタＴｒ３１のベースに加える。第９
図から明らかなように、エラーアンプＱ３６の出力の大
きさにかかわらず、最大パルス幅は、タイマ・フリップ
フロップＱ３４の出力にリミットされる。

次にＰＷＭ回路の発振周波数、パルス幅のリミット値等
の入力について説明する。第１０図はこの実施例を示す
ブロック図である。図中、Ｑｚｓは、ＰＲＯＭ、ＥＥＰ
ＲＯＭ等の不揮発性ツメモリで、画像形成用の各種デー
タ即ち、シーケンスのタイミングデータ、帯電強度、ｎ
比強度、定着温度等のデータからＰＷＭの発掘周波数や
パルス幅のリミット値等のデータが工場出荷時に人力さ
れる。このデータを変えることにより多機種に対してチ
ップ内ＣＰＵのプログラムを変更することなく共通に使
用できる。

尚、不揮発性メモリＱ２ｇに変えて揮発性のメモリを用
いてバッテリーでバックアップすることも可能であるこ
とはいうまでも無い。又、９２１％はプリンタ・複写機
本体の外部に接続されるＡＤＦ。

ソーター、管理装置等の周辺機器との通信用の光結合器
である。又、Ｊ、には、工場チエツク用の検査機器や、
市場で電話等の通信回線を介してサーヴイスタセンタと
通信する為の結合器等が接続される。

〔発明の効果〕

本発明は、上述の構成に基づき、つぎに示す効果を得る
ことができる。

ａ、電源の制、御回路を含めた画像形成装置の大部分の
制御回路を同一チップに集積しているので、画像形成装
置を小型、軽量化できる。

ｂ、電源の制御をアナログ回路で個別に行っているので
、マイクロコンピュータのプログラムで行う方式のよう
に高価な部品を必要としない。

Ｃ０電源の制御回路を含めてＣＭＯＳプロセスで形成で
きるので、画像形成装置を低消費電力でローコスト、高
信頼性にできる。

ｄ、誤差増幅器への基準信号ラインをチップ内で配線で
きるので、外部回路へのポンディングパッドの数を少な
くでき、ＩＣの小型化、ローコスト化ができる。

ｅ、電源の制御回路を、ＣＰＵと同一チップに組込んで
いるので、つぎに例示するようなことが容易に出来る。

・スイッチングレギュレータの立上げを安定に行う。

・ソフトスタート機能を十分に発揮させる。

・電源に関し、異常時に遮断する、遮断時のデータを保
持する。

【図面の簡単な説明】

第１図は、本発明の一実施例である画像形成装置用ＩＣ
の構成図、第２図は、同ＩＣに接続されるスイッチング
レギュレータ部分の回路例１を示す図、第３〜５図は同
部分の回路例２〜４を示す図、第６図は関連技術のＩＣ
の構成図、第７図は第６図のＩＣに接続されるスイッチ
ングレギュレータ部分の回路例を示す図、第８図は本発
明の別の実施例の要部を示すブロック図、第９図は第８
図のブロックの各部における電圧波形図、第１０図は本
発明の更に別の実施例を示すブロック図である。 Ｔｒｔｏ＋・・・・・・スイッチングレギュレータのス
イッチング素子 Ｑ＋・・・・−ＣＰ　Ｕコア Ｑ２〜Ｑ　、　ｏｓｅｅ　＊＊＊オペアンプ又はコンパ
レータＱａ２・＝・・・コンパレータ

Claims (1)

【特許請求の範囲】
1. 　画像形成装置の電源を構成するスイッチングレギュレ
   ータにおけるスイッチング素子の制御回路を、シーケン
   ス制御用マイクロコンピュータ及びその周辺のメモリ、
   タイマ等のデジタル回路及び画像形成用のパルス幅変調
   回路、オペアンプ、アナログマルチプレクサ等のアナロ
   グ回路と共に同一チップに集積したことを特徴とする画
   像形成装置用ＩＣ。