JPS62254445A - アナログ・デイジタル半導体集積回路 - Google Patents
アナログ・デイジタル半導体集積回路Info
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- JPS62254445A JPS62254445A JP9772686A JP9772686A JPS62254445A JP S62254445 A JPS62254445 A JP S62254445A JP 9772686 A JP9772686 A JP 9772686A JP 9772686 A JP9772686 A JP 9772686A JP S62254445 A JPS62254445 A JP S62254445A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ・ディジタル半導体装置回路に関し、
特に、高速論理回路、中低速論理回路、およびアナログ
回路を１チツプ化して高速処理の実現、コストダウン、
低消費電力化および開発期間の短縮化を図つたアナログ
・ディジタル半導体集積回路に関する。
特に、高速論理回路、中低速論理回路、およびアナログ
回路を１チツプ化して高速処理の実現、コストダウン、
低消費電力化および開発期間の短縮化を図つたアナログ
・ディジタル半導体集積回路に関する。
従来のアナログ・ディジタル半導体集積回路として、例
えば、Ｅ ＣＬ （Ｅａ＋１ｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）回路方式によりフルカスタムあるいはゲ
ートアレイによって設計した高速論理回路と、Ｃ−ＭＯ
Ｓプロセスによりフルカスタムあるいはゲートアレイに
よって設計した中低速論理回路と、バイポーラプロセス
である１”Ｌ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔ
ｉｏｎ Ｌｏｇｉｃ）回路方式あるいはＣ−ＭＯＳプロ
セスによって個別のＬＳＩを使用して設計したアナログ
回路を含んだアナログ・ディジタル回路を備えたものが
ある。
えば、Ｅ ＣＬ （Ｅａ＋１ｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）回路方式によりフルカスタムあるいはゲ
ートアレイによって設計した高速論理回路と、Ｃ−ＭＯ
Ｓプロセスによりフルカスタムあるいはゲートアレイに
よって設計した中低速論理回路と、バイポーラプロセス
である１”Ｌ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔ
ｉｏｎ Ｌｏｇｉｃ）回路方式あるいはＣ−ＭＯＳプロ
セスによって個別のＬＳＩを使用して設計したアナログ
回路を含んだアナログ・ディジタル回路を備えたものが
ある。
また、他のアナログ・ディジタル半導体集積回路として
、例えば、バイポーラトランジスタとＭＯＳトランジス
タを同一半導体基板上にＢ１−ＣＭＯＳプロセスによっ
て集積化したものが、最近応用されつつあり、前述した
アナログ・ディジタル回路のＩ”Ｌによる論理回路をＣ
−ＭＯＳプロセスによる論理回路に置換しようとするも
のである。
、例えば、バイポーラトランジスタとＭＯＳトランジス
タを同一半導体基板上にＢ１−ＣＭＯＳプロセスによっ
て集積化したものが、最近応用されつつあり、前述した
アナログ・ディジタル回路のＩ”Ｌによる論理回路をＣ
−ＭＯＳプロセスによる論理回路に置換しようとするも
のである。
一方、最近の傾向として、半導体集積回路の多機能化に
伴って大規模化、高速化および低消費電力化が進展して
おり、前述したアナログ・ディジタル混在型の半導体集
積回路がシステム化されて、テレビ、ＶＴＲ、ラジオ、
カメラ、オーディオ機器等の民生機器に使用され、これ
らの機器の信号処理の大部分をこれで行うようになって
きている。従って、この種の半導体集積回路の開発がこ
れらの機器の開発の鍵になりつつあり、これら機器の開
発競争の激しさのために半導体集積回路の開発期間の短
縮化が望まれている。この短縮化にあたうて、マニュア
ル設計方式からゲートアレイ設計方式へと変り、最近に
なってスタンダードセルの開発方式が応用されるように
なってきた。
伴って大規模化、高速化および低消費電力化が進展して
おり、前述したアナログ・ディジタル混在型の半導体集
積回路がシステム化されて、テレビ、ＶＴＲ、ラジオ、
カメラ、オーディオ機器等の民生機器に使用され、これ
らの機器の信号処理の大部分をこれで行うようになって
きている。従って、この種の半導体集積回路の開発がこ
れらの機器の開発の鍵になりつつあり、これら機器の開
発競争の激しさのために半導体集積回路の開発期間の短
縮化が望まれている。この短縮化にあたうて、マニュア
ル設計方式からゲートアレイ設計方式へと変り、最近に
なってスタンダードセルの開発方式が応用されるように
なってきた。
しかし、従来のアナログ・ディジタル半導体集積回路に
よれば、前者の個別のＬＳＩを使用するものにおいては
、Ｉ”Ｌ回路方式によって設計すると、常時インジェク
ター電流を流し続けるため、消費電力が大になって大規
模なディジタル回路には適切でなく、動作速度も１０〜
１５ＭＨｚが限界であり、Ｃ−ＭＯＳプロセスに比較し
てチップサイズが大きいという不都合がある。また、Ｃ
−ＭＯＳプロセスによって設計すると、雑音特性がバイ
ポーラトランジスタに比較して１桁以上悪化し、電流ド
ライブ能力も低（、良好なアナログ特性を実現すること
が難しいという不都合がある。
よれば、前者の個別のＬＳＩを使用するものにおいては
、Ｉ”Ｌ回路方式によって設計すると、常時インジェク
ター電流を流し続けるため、消費電力が大になって大規
模なディジタル回路には適切でなく、動作速度も１０〜
１５ＭＨｚが限界であり、Ｃ−ＭＯＳプロセスに比較し
てチップサイズが大きいという不都合がある。また、Ｃ
−ＭＯＳプロセスによって設計すると、雑音特性がバイ
ポーラトランジスタに比較して１桁以上悪化し、電流ド
ライブ能力も低（、良好なアナログ特性を実現すること
が難しいという不都合がある。
一方、後者のＢ１−ＣＭＯＳプロセスを使用するものに
おいては、プロセスの簡略化を図ることができるが、バ
イポーラプロセスあるいはＣ−ＭＯＳプロセスに比較す
ると工程が長く、かつ、複雑であり、マニュアル設計方
式によると開発期間が長くなって後述の競争に耐えるこ
とができないという不都合がある。
おいては、プロセスの簡略化を図ることができるが、バ
イポーラプロセスあるいはＣ−ＭＯＳプロセスに比較す
ると工程が長く、かつ、複雑であり、マニュアル設計方
式によると開発期間が長くなって後述の競争に耐えるこ
とができないという不都合がある。
本発明は上記に鑑みてなされたものであり、多機能化、
高速化、コストダウン、低消費電力化、低雑音化、開発
期間の短縮化を図るため、高速バイポーラトランジスタ
によりＥＣＬ回路方式で設計した高速論理回路と、Ｃ−
ＭＯＳプロセスによりゲートアレイによって設計した中
低速論理回路と、各種の単体デバイスから構成された複
数の機能ブロックから成るアナログ回路を１チツプ化し
たアナログ・ディジタル半導体集積回路を提供するもの
である。
高速化、コストダウン、低消費電力化、低雑音化、開発
期間の短縮化を図るため、高速バイポーラトランジスタ
によりＥＣＬ回路方式で設計した高速論理回路と、Ｃ−
ＭＯＳプロセスによりゲートアレイによって設計した中
低速論理回路と、各種の単体デバイスから構成された複
数の機能ブロックから成るアナログ回路を１チツプ化し
たアナログ・ディジタル半導体集積回路を提供するもの
である。
以下、本発明によりアナログ・ディジタル半導体集積回
路を詳細に説明する。
路を詳細に説明する。
第１図は本発明の第１の実施例を示し、アナログ回路１
、高速論理回路２、中低速論理回路３、および入出カバ
ソファ４．５．６が１チツプ化されている。アナログ回
路ｌは、チップ全体の設計前に回路設計、レイアウト設
計、回路特性のシミュレーションが完了している機能ア
ナログブロックを用いて設計されたものである。レイア
ウト設計の自動化を容易にするために、一定の高さを有
し、電源の布線が容易に行えるように各機能ブロックの
右側にＶｃｃ端子を、左側にＧＮＤ端子を一定にそろえ
、各機能ブロックを接して配置したときに、Ｖ ００％
Ｇ Ｎ Ｄの各端子が一直線上に布線されるようにな
っている。高速論理回路２はＥＣＬ回路で構成したもの
であり、機能ブロック方式で設計した例を図示している
が、中低速論理回路３０割合が大きいためにゲート数が
比較的小さくなるときはゲートアレイで設計を行うこと
ができる。中低速論理回路３はＣ−ＭＯＳゲートアレイ
で構成したものであり、１段当りｎ個の基本セルがｍ段
に配置されている。これは、大型コンピュータのデータ
ベースに登録されているレイアウトマスターデータを使
用することができ、フロアプランによって最適な縦横比
が決定されると、ｎ、ｍが一義的に定まり、ゲートアレ
イのＣＡＤツールを用いて設計することができる。入出
力バッファ４．５．６はバイポーラトランジスタあるい
は複合ゲートを使用したものであり、出力電流、動作周
波数に応じて適切なブロックを選択して使用する。アナ
ログ回路１、高速論理回路２、および中低速論理回路３
を大型コンピュータのデータベースに入力し、自動レイ
アウトＣＡＤツールでチップ全体のレイアウト設計を行
った後（マニュアルでも可）、スクライプ線７を加えて
チップの設計を完了させる。
、高速論理回路２、中低速論理回路３、および入出カバ
ソファ４．５．６が１チツプ化されている。アナログ回
路ｌは、チップ全体の設計前に回路設計、レイアウト設
計、回路特性のシミュレーションが完了している機能ア
ナログブロックを用いて設計されたものである。レイア
ウト設計の自動化を容易にするために、一定の高さを有
し、電源の布線が容易に行えるように各機能ブロックの
右側にＶｃｃ端子を、左側にＧＮＤ端子を一定にそろえ
、各機能ブロックを接して配置したときに、Ｖ ００％
Ｇ Ｎ Ｄの各端子が一直線上に布線されるようにな
っている。高速論理回路２はＥＣＬ回路で構成したもの
であり、機能ブロック方式で設計した例を図示している
が、中低速論理回路３０割合が大きいためにゲート数が
比較的小さくなるときはゲートアレイで設計を行うこと
ができる。中低速論理回路３はＣ−ＭＯＳゲートアレイ
で構成したものであり、１段当りｎ個の基本セルがｍ段
に配置されている。これは、大型コンピュータのデータ
ベースに登録されているレイアウトマスターデータを使
用することができ、フロアプランによって最適な縦横比
が決定されると、ｎ、ｍが一義的に定まり、ゲートアレ
イのＣＡＤツールを用いて設計することができる。入出
力バッファ４．５．６はバイポーラトランジスタあるい
は複合ゲートを使用したものであり、出力電流、動作周
波数に応じて適切なブロックを選択して使用する。アナ
ログ回路１、高速論理回路２、および中低速論理回路３
を大型コンピュータのデータベースに入力し、自動レイ
アウトＣＡＤツールでチップ全体のレイアウト設計を行
った後（マニュアルでも可）、スクライプ線７を加えて
チップの設計を完了させる。
８ａ、８ｂはブロック間の配線チャネルを表わし、８ｃ
はゲートアレイの配線チャネルを表す、尚、アナログ回
路１には、電源ラインを通じて高速および中低速論理回
路２．３のクロック信号やディジタル信号が混入しやす
く、特に、Ｂ１−ＣＭＯＳアナログ・ディジタル集積回
路では、高速で動作しているＥＣＬ回路部（高速論理回
路２）およびＣ−ＭＯＳレベルで振れている論理回路部
（中低速論理回路３）からのアナログ回路１への信号の
混入が極めて重要となるので、アナログ回路１と、論理
回路２．３はダミーのＧＮＤ配線を通して相互干渉を生
じない工夫が必要である。
はゲートアレイの配線チャネルを表す、尚、アナログ回
路１には、電源ラインを通じて高速および中低速論理回
路２．３のクロック信号やディジタル信号が混入しやす
く、特に、Ｂ１−ＣＭＯＳアナログ・ディジタル集積回
路では、高速で動作しているＥＣＬ回路部（高速論理回
路２）およびＣ−ＭＯＳレベルで振れている論理回路部
（中低速論理回路３）からのアナログ回路１への信号の
混入が極めて重要となるので、アナログ回路１と、論理
回路２．３はダミーのＧＮＤ配線を通して相互干渉を生
じない工夫が必要である。
第２図は本発明によるＢ１−ＣＭＯＳアナログ・ディジ
タル半導体集積回路の開発手順を示す。
タル半導体集積回路の開発手順を示す。
即ち、システム設計の後、高速および中低速の論理回路
２．３の論理設計とアナログ回路１の回路設計を行う、
アナログ回路１の回路設計は、電源、各種ＡＭＰ、検波
回路、コンパレータ、発振回路などの標準アナログブロ
ックを用いて行う。各ブロック毎のチップはモールドパ
ッケージ等に組立てられているので、これらの組立済の
サンプルを用いてブレッドボードを作成し、全アナログ
回路の回路特性の検証を行う、論理回路部については、
論理設計を完了した後、高速部２においては、高速ノハ
イポーラトランジスタを用いＥＣＬで行う、高速部２に
対して中低速部３の割合が非常に大きい場合、ゲートア
レイ方式で設計するが、例えば、ＩＧＨｚ程度のプリス
ケーラの場合、フリップフロップが基本となるので、規
則性が高くなり、機能ブロック方式で設計する。中低速
部３の回路設計はＣ−ＭＯＳトランジスタを用いてゲー
トアレイで用意されている。基本ブロック、即ち、ＮＡ
ＮＤＮＯＲなどの基本ゲート、フリップフロップ、カウ
ンター、デコーダなどを用いて設計した後、大型コンピ
ュータでシミュレーションを行う。
２．３の論理設計とアナログ回路１の回路設計を行う、
アナログ回路１の回路設計は、電源、各種ＡＭＰ、検波
回路、コンパレータ、発振回路などの標準アナログブロ
ックを用いて行う。各ブロック毎のチップはモールドパ
ッケージ等に組立てられているので、これらの組立済の
サンプルを用いてブレッドボードを作成し、全アナログ
回路の回路特性の検証を行う、論理回路部については、
論理設計を完了した後、高速部２においては、高速ノハ
イポーラトランジスタを用いＥＣＬで行う、高速部２に
対して中低速部３の割合が非常に大きい場合、ゲートア
レイ方式で設計するが、例えば、ＩＧＨｚ程度のプリス
ケーラの場合、フリップフロップが基本となるので、規
則性が高くなり、機能ブロック方式で設計する。中低速
部３の回路設計はＣ−ＭＯＳトランジスタを用いてゲー
トアレイで用意されている。基本ブロック、即ち、ＮＡ
ＮＤＮＯＲなどの基本ゲート、フリップフロップ、カウ
ンター、デコーダなどを用いて設計した後、大型コンピ
ュータでシミュレーションを行う。
フロアプランは、前述したように、アナログ回路１、高
速論理回路２、中低速論理回路３が相互干渉を生じなく
、かつ、信号線が複雑化しないように、又、電源、ＧＮ
Ｄ端子をそれぞれのブロック毎に独立させると同時に、
各ブロック毎の境界に電源、ＧＮＤ配線を配置するか、
ダミーのＧＮＤ配線を通してシールドする等してディジ
タル回路部（高速および中低速論理回路２．３）のクロ
ックなどがアナログ回路１へ混入しないようにする。
速論理回路２、中低速論理回路３が相互干渉を生じなく
、かつ、信号線が複雑化しないように、又、電源、ＧＮ
Ｄ端子をそれぞれのブロック毎に独立させると同時に、
各ブロック毎の境界に電源、ＧＮＤ配線を配置するか、
ダミーのＧＮＤ配線を通してシールドする等してディジ
タル回路部（高速および中低速論理回路２．３）のクロ
ックなどがアナログ回路１へ混入しないようにする。
本発明によるゲートアレイ方式は、従来のシリコンウェ
ハー上にマスターを作うておくゲートアレイ方式と異な
り、レイアウトデータとしてマスターを有するので、ゲ
ート数、段数、一段当りの基本ブロック数を自由に選択
できるため、チップ全体が最小となるようそれを最適化
する。レイアウト設計は、アナログ回路１、高速論理回
路２、中低速論理回路３に分けて行う、ゲートアレイ方
式で設計した場合は、ゲートの競合関係、クリティカル
パスなどをシミニレ−シランで検証する。
ハー上にマスターを作うておくゲートアレイ方式と異な
り、レイアウトデータとしてマスターを有するので、ゲ
ート数、段数、一段当りの基本ブロック数を自由に選択
できるため、チップ全体が最小となるようそれを最適化
する。レイアウト設計は、アナログ回路１、高速論理回
路２、中低速論理回路３に分けて行う、ゲートアレイ方
式で設計した場合は、ゲートの競合関係、クリティカル
パスなどをシミニレ−シランで検証する。
最後に、フロアプランに従い、アナログ回路１、高速論
理回路２、中低速論理回路３の相互の配線、電源、ＧＮ
Ｄ配線、パッドを含めた入出力バッフア４．５．６のレ
イアウト設計を行い、チップ全体の設計を完成させる。
理回路２、中低速論理回路３の相互の配線、電源、ＧＮ
Ｄ配線、パッドを含めた入出力バッフア４．５．６のレ
イアウト設計を行い、チップ全体の設計を完成させる。
この後は、ＬＳＩの製造工程に従って、マスク製作を行
い、サンプル試作を行って、ＬＳＩとしての評価を行う
。
い、サンプル試作を行って、ＬＳＩとしての評価を行う
。
第３図は、本発明の第２の実施例を示すチップ概略図で
あり、中低速論理回路３は機能ブロックで設計している
。メモリー回路やＡ／Ｄ、Ｄ／Ａコンバータ、乗算器な
どの規則性が高い回路は、ゲートアレイよりも機能ブロ
ック方式で設計を行った方が有利である。
あり、中低速論理回路３は機能ブロックで設計している
。メモリー回路やＡ／Ｄ、Ｄ／Ａコンバータ、乗算器な
どの規則性が高い回路は、ゲートアレイよりも機能ブロ
ック方式で設計を行った方が有利である。
ここで、第１図と同一の部分には、同一の引用数字を付
したので重複する説明は省略する。
したので重複する説明は省略する。
以上説明した通り、本発明のアナログ・ディジタル半導
体集積回路によれば、高速バイポーラトランジスタによ
りＥＣＬ回路方式で設計した高速論理回路と、Ｃ−ＭＯ
Ｓプロセスによりゲートアレイによって設計した中低速
論理回路と、各種の単体デバイスから構成された複数の
機能ブロックから成るアナログ回路を１チツプ化したた
め、多機能化、高速化、コストダウン、低雑音化、低消
費電力化、開発期間の短縮化を図ることができる。
体集積回路によれば、高速バイポーラトランジスタによ
りＥＣＬ回路方式で設計した高速論理回路と、Ｃ−ＭＯ
Ｓプロセスによりゲートアレイによって設計した中低速
論理回路と、各種の単体デバイスから構成された複数の
機能ブロックから成るアナログ回路を１チツプ化したた
め、多機能化、高速化、コストダウン、低雑音化、低消
費電力化、開発期間の短縮化を図ることができる。
以上述べた効果を整理すると次の通りである。
（１） 同一の半導体基板にＢ１−Ｃｌ’ｌＯＳプロ
セスによりアナログ回路とディジタル回路を集積化した
ので、機能の多様化を維持したうえで、高速化、コスト
ダウン、低雑音化、低消費電力化が図れる。
セスによりアナログ回路とディジタル回路を集積化した
ので、機能の多様化を維持したうえで、高速化、コスト
ダウン、低雑音化、低消費電力化が図れる。
（２） 回路に応じて機能ブロック方式、ゲートアレ
イ方式を採用するので、開発効果が向上する。
イ方式を採用するので、開発効果が向上する。
（３）機能ブロックはアナログ回路およびディジタル回
路について標準化されているので、設計ミスも少ない。
路について標準化されているので、設計ミスも少ない。
（４）設計の標準化、最適設計方法の選択、ＣＡＤツー
ルの使用によって設計方式の柔軟性が図れるので、マイ
クロプロセッサ、メモリ、単機能ＩＣ等と相違して多機
能化、多様性に対応することができる。
ルの使用によって設計方式の柔軟性が図れるので、マイ
クロプロセッサ、メモリ、単機能ＩＣ等と相違して多機
能化、多様性に対応することができる。
（５）プロトタイプ的なシステムＬＳＩを開発する目的
を実現することができ、ゲートアレイ部を機能ブロック
、あるいはマニユアルにより量産用として再設計し、チ
ップサイズを小さくすることが容易に行える。
を実現することができ、ゲートアレイ部を機能ブロック
、あるいはマニユアルにより量産用として再設計し、チ
ップサイズを小さくすることが容易に行える。
第１図および第３図は本発明の第１の実施例及び第２の
実施例を示すチップ概略図、第２図は本発明の開発手順
を示すフローチャート。 符号の説明 １−・−アナログ回路部 ２−−−−−−−Ｅ ＣＬ高速論理回路部３−・−・中
低速論理回路部 ４．５．６・−・−・入出カバソファ ７−・−・−・スクライプ線
実施例を示すチップ概略図、第２図は本発明の開発手順
を示すフローチャート。 符号の説明 １−・−アナログ回路部 ２−−−−−−−Ｅ ＣＬ高速論理回路部３−・−・中
低速論理回路部 ４．５．６・−・−・入出カバソファ ７−・−・−・スクライプ線
Claims (4)
- （１）単一の半導体基板にバイポーラトランジスタとＣ
−ＭＯＳトランジスタを形成した半導体集積回路におい
て、 各種単体デバイスから回路設計、レイアウト設計、シミ
ュレーションによる特性の検証が完了した複数の機能ブ
ロックから成るアナログ回路と、 ＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅｄＬｏｇｉｃ）に
よって構成された高速論理回路と、 レイアウトデータとしてマスターを有するゲートアレイ
を使用してＣ−ＭＯＳトランジスタによって構成された
中低速論理回路と、バイポーラトランジスタ、あるいは
複合ゲートを使用して設計された標準ブロックによって
構成された出力部を備えたことを特徴とするアナログ・
ディジタル半導体集積回路。 - （２）前記中低速論理回路は、Ｃ−ＭＯＳトランジスタ
を用いて設計されたビルディングブロックから構成され
る特許請求の範囲第１項記載のアナログ・ディジタル半
導体集積回路。 - （３）前記高速論理回路は、高速バイポーラトランジス
タを用いてレイアウトデータとしてマスターを有するゲ
ートアレイを用いて構成される特許請求の範囲第１項記
載のアナログ・ディジタル半導体集積回路。 - （４）前記高速あるいは前記中低速の論理回路と前記ア
ナログ回路は、少なくとも一方に相互干渉を避けるダミ
ーの金属配線層を有する特許請求の範囲第１項記載のア
ナログ・ディジタル半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9772686A JPS62254445A (ja) | 1986-04-25 | 1986-04-25 | アナログ・デイジタル半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9772686A JPS62254445A (ja) | 1986-04-25 | 1986-04-25 | アナログ・デイジタル半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62254445A true JPS62254445A (ja) | 1987-11-06 |
Family
ID=14199889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9772686A Pending JPS62254445A (ja) | 1986-04-25 | 1986-04-25 | アナログ・デイジタル半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62254445A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01266555A (ja) * | 1988-04-18 | 1989-10-24 | Canon Inc | 画像形成装置用ｉｃ |
| JPH02166766A (ja) * | 1988-12-21 | 1990-06-27 | Oki Electric Ind Co Ltd | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55159241A (en) * | 1979-05-30 | 1980-12-11 | Ncr Co | Terrestrial structure for integrated circuit frame control chips |
| JPS5879753A (ja) * | 1981-10-22 | 1983-05-13 | ロ−ベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | バイポ−ラ集積化インバ−ス・トランジスタ・ロジツク回路 |
| JPS6094740A (ja) * | 1983-10-27 | 1985-05-27 | Seiko Epson Corp | マスタ−スライスｉｃ |
-
1986
- 1986-04-25 JP JP9772686A patent/JPS62254445A/ja active Pending
Patent Citations (3)
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|---|---|---|---|---|
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