JPS5879753A - バイポ−ラ集積化インバ−ス・トランジスタ・ロジツク回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術水準 本発明は、少なくとも１つの・ζ−ティカル・アップワ
ード増幅ゲート・トランジスタと、このゲート・トラン
・クスタと空間的に分離されたラテラル電流源トランジ
スタを有する・々イポーラ集積化インノ々−ス・トラン
ジスタ・ロジック回路に関する。その際、ラテラル電流
源トランジスタは、ゲート・トランジスタと逆の導電形
であって、ゲート・トランジスタの４−スと接続された
少なくとも１つのコレクタを有している。

’Ｆａｉｒｃｈｉｌｄ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒＰｒｏｇｒｅｓｓ　’第８巻第２
号（１９８０年３／４月）によシ、この種のイン・々−
ス・トランジスタ・ロジック回路（以下ＩＴＬと略する
）は公知１ある。この回路では、ラテラル電流源トラン
ジスタのベースと、ゲート・トランジスタのエミッタと
に同じ電位（接地電位）が加えられている。そのために
、通常のＩ２Ｌと同じように、ゲートの作動の際にイン
ジェクタ部分（この場合は別個のラテラル・トランジス
タ）が必ず飽和状態に達し°、ゲート特性に悪影響を及
ぼす。まだインジェクタ部分と増幅トランジスタとは、
局所的に常に分離されているが、それは素子の占有面積
を増大させるの！、常にマーシト・トランジスターロジ
ック回路（ｍｅｒｇｅｄ　ｔｒａｎｓｉｓｔｏｒＬｏｇ
ｉｃ）の本質的な欠点と考えられてきた。従って、１イ
ンジエクシヨン・ロジック回路“という名称は既に使用
されなくなっている。なぜなら、増幅トランジスタのペ
ースに直接注入される制御電流は、それ自体としては存
在していないから１ある。このインジェクション制御電
流は、電流源トランジスタの素子として存在する別個の
ラテラル・コレクタから取出され、金属の導電接続路を
介して増幅トラン・クスタに供給される制御電流に置換
えられている。

本発明の利点 これに対して、特許請求の範囲第１項の発明によるノ々
イポーラ集積化インノＲ−スートランジスタ・ロジック
回路は、ラテラル電流源トランジスタの（−スミ位を自
由に選択〒きるという利点を有している。特許請求の範
囲第２項の発明によれば、ラテラル電流源トランジスタ
のベース電位は、ゲートが導通している時にこのトラン
ジスタが飽和動作しないように調整されも従って、）々
−ティカル拳アツプワーｒ増幅ゲート・トランジスタの
全増幅率を、ゲート電流増幅率として利用することが１
きる。ラテラル電流源トランジスタがｐｎｐ形！、ゲー
ト・トランジスタがｎｐｎ形ｆあれば、電流源トランジ
スタのペース電位を、ゲートリトランジスタのエミッタ
電位よりも高くしなければならない。逆に、ラテラル電
流源トラン・クスタがｎｐｎ形でゲート拳トランジスタ
がｐｎｐ形であれば、ラテラル電流源トランジスタの（
−スミ位を、ゲート・トランジスタのエミッタ電位よシ
低くしなければならない。また、特許請求の範囲第１４
項記載の発明によれば複数のゲート・トランジスタが存
在する場合は、複数コレクタを有する唯一つの電流源ト
ランジスタにより、ゲート・トランジスタに動作電流を
供給することができる。その際電流源トランジスタは、
あらゆる実際的な動作条件の下で、すべてのゲ〒ト・ト
ランジスタに、はぼ等しい動作電流を供給する。この時
。

電流源トランジスタの複数コレクタに加えられる飽和電
位はゲート基準電位に比べて高いのｔ、ゲート・トラン
ジスタに対する開放電圧が常に得られる。

次に本発明による・ζイポーラ集積化イン・々−ス・ト
ランジスタ・ロジック回路を１図面により実施例につい
て詳細に説明する。

実施例の説明 第１ａ図および第１ｂ図は、通常の一アナログ・デジタ
ル・モノリシック混成ＩＣ技術〃による構造の部分図を
簡略化して示している。分り易くするため各部の寸法は
変えである。第１ａ図は構造の平面図、第１ｂ図はその
断面図である。また第１ｃ図は第１ａ図および第１ｂ図
に示した構造の等価回路図を示し、第１Ｃ図ａは１２Ｌ
ゲート、第１０図すは・々イポーラ・・ぐ−テイカル・
トランジスタ（ここではｎｐｎ形）の等価回路図を示す
。

ここで気アナログ・デジタル・モノリンツク混成ＩＣ技
術Ｒ（以下混成ＩＣ技術と称する）とは、同じチップ上
に、主としてアナログ回路に適した・々イボーラ素子（
ここｆはｎｐｎ形パーティカルΦトランジスタ）とデジ
タル回路用Ｉ２ＬゲートないしＩ３　Ｌゲートとをモノ
リック集積化して同時に設けることを言う。通常混成Ｉ
Ｃ技静においては、アナログ素子の特性に附子る技術的
に困難でかつ面倒な要求を満足させる製作プロセスが採
用されている。これに対し、デジタル・ゲートの特性に
対する要求に関しては。

アナログ素子製作プロセスを、アナログ素子の特性に悪
影響を与えない程度に僅か変更してこれらの要件を満た
すように努力されてきた。この種の改良製作プロセスは
、各種文献に数多く提案され、公知である。しかし現在
において、そのいずれも技術的、経済的な重要性をもっ
ていない。ＬＳＩ分野においては、純粋なデジタル用途
に対しては、Ｉ２Ｌ技術の重要性が高まってきた。なぜ
なら、ＬＳＩの分野にはアナログ素子に対する強い要求
がなく、丁２Ｌ特性のみを高めるために製作プロセスを
最適化することが許されるからである。

以下第１図を参照しながら、混成ＩＣ技術による構造と
その電気特性について説明する。

本発明は、ゲート電流の有効増幅率を大きく改善するこ
とができる。本発明の別の利点は、ゲート速度の増大と
配線系の大幅な改善ｆある。

特に配線系を改善したことにより、従来のＦＬ。

ｒ３Ｌ３Ｌの一般的欠点が克服され１．自動設計装置の
使用が可能になった。

第１ｂ図には典形的な混成ｒｃ技術構造の部分断面図を
示す。ｐ形すブストレー）１の上には、まず−埋込ｌｎ
＋領域２，３が被覆、拡散され１次い〒弱いｎ形ドーゾ
層牛がエビタキンヤル法によって形成される。ｐ形すブ
ストレート１と半導体表面を電気接続するｐ　形拡散領
域５によって、活性チップ面からエピタキシの気高〃が
分離、形成される。この場合、島を利用して、アナログ
素子部分（第１ａ図および第１ｂ図の右の部分）は個別
に存在し、Ｐ　ＬゲートないしＩ３Ｌゲートは（第１ａ
図および第１ｂ図の左の部分）一体となって存在してい
る。ｎ＋形拡散領域６は、埋込層２，３の半導体表面と
に対する電気接続を形成し、また付加的にＦＩＪないし
Ｉ３Ｌ３Ｌにおいてゲート素子相互を電気的に遮蔽して
いる。場合によっては、配置上の理由から、・１．２Ｌ
ないしＩ３Ｌ３Ｌでゲート素子相互を遮蔽するために、
ｎ＋形深部拡散領域６〒はな（、ｎ形浅部拡散領域９が
使用されることもある。ｐ形拡散領域７は、アナログ部
分と１２１゜ないしＩ３Ｌ部分の両方で、電流増幅トラ
ンジスタの４−ス領域を形成している。デジタル部分に
は、同じ拡散工程でインジェクタ領域８も形成される。

最後の拡散工程〒ｎ＋形浅部拡散領域９が形成される。

このｎ　影領域９は、アナログ部分１は・々−ティカル
ーダウンワードｎｐｎ？ランジスタのエミッタ領域を形
成し、デジタル部分ではノζ−ティカル・アップワード
ｎｐｎトランジスタのコレク゛り領域（１つのペースに
多数のコレクタが所属している）を形成する。第１図で
は、個々の領域を電気接続するための電極窓を黒く塗り
つぶしである。図をわかりやすくするために。

導電路は示していない。

アナログ部分のノ々−ティカル・ダウンワーｒｎｐｎト
ランジスタ（エミッタは９、ペースは７、コレクタは！
、３．６）が、構造上、良好な電流増幅率（典形例で１
００〜２００）を示すのに対し、デジタル部分の・ζ−
ティカル・アップワードｎｐｎ　）ラン・クスタ（エミ
ッタ６゜２．４、ペース７、コレクタ９）は中程度の電
いるに過ぎない。（ただしこの場合は、２つのトランジ
スタに異なる好適なコレクタ電流を流しているものとす
る。）アップワード・トランジスタを、ラテラルｐｎｐ
インジェクション・トランジスタ（エミッタ８、Ｋ−ス
牛、コレクタ７−アツブワーＰ・トランジスタのペース
）を介して制御しているために、この状況はさらに悪化
する。第１ｃ図の左方に示すゲートの等価回路図に示す
ように、アップワード−トランジスタが導通制御される
と、ｐｎｐインジェクション・トランジスタは飽和する
。従ってインジェクション電流はペース電極Ｂｉおよび
第２ゲート素子の導通コレクタを介しては、外部に取出
されない。つまり、アップワード・トランジスタが、導
通状態を維持するため、その制御電流を必要としている
時に、インジェクション・トランジスタの飽和のために
この制御電流は低減されるの１ある。逆にアッゾヮード
働トランジスタが阻止状態にある時には、インジェクシ
ョン・トランジスタが飽和状態にないために、阻止状態
のゲートに全インダクション電流が負荷されるのである
。

第２図には、ラテラル・インジェクション・トランジス
タの出力特性曲線における２つの動作点Ａ（インジェク
ション・インジェタ飽和、アップワード・トランジスタ
導通状態）およびＢ（（７ジエクシヨン・トランジスタ
非飽和、アップワード・トランジスタ阻止状態）により
、上述の関係を示している。この関係は全ゲートの有効
電流増幅率に直接影響を与える。この電流増幅率が極め
て低いので、混成ＩＣ技術が使用できないこともよくあ
る。従来の技術分野では、この問題に対して、ウエノ・
−製作プロセスを改善することにより解決しようとする
試みられていた（例えばドイツ連邦共和国特許出願公開
第２８３５３３０号公報参照）。

本発明は回路技術上の領域でこの問題に解決法を提供す
る。

ゲートのスイッチング速度が最大の範囲１は。

遅延時間はほぼ一定である。なぜならこの場合、電流に
ほぼ比例する拡散容量がスイッチング特性を決定してい
るからである。混成ＩＣ技術では、高抵抗のエミッタ領
域牛に少数キャリヤが蓄積されるために純デジタルＩ２
Ｌ技術により低抵抗のエピタキシャル領域にゲートを形
成する場合よシも、この拡散容量が大きくなる。従って
混成ＩＣ技術によるゲートは動作速度が極めて遅くなる
。以上を詳しく考察すれば、インジェクタ構造（トラン
ジスタ）の飽和、Ｒ−スの・々ルク抵抗およびインジェ
クタから離れた方向におけるインジェクション電流の減
少などの影響を考慮に入れざるを得ない。インジェクタ
構造が飽和した場合、エピタキシャル領域牛に付加的に
少数キャリヤが蓄積される。この少数キャリヤは、空乏
化フェーズ１部分的に空乏化されるが、そのことはゲー
トの遮断時間を増大させる。しかもインジェクタが常に
電流を供給しているために（供給電流は空乏化フェーズ
では増大する）、拡散容量のインジェクタに近い部分（
第１ｂ図のＣ１およびＣ２）は空乏化しにくい。

インジェクション電流が多い（つまシスイツチング速度
が大きい）場合には、インジェクタ構造を電流源と見な
すことは〒きない。その低い電流源電圧（ダイオ−ｒ順
方向電圧からダイオ−ｒの順方向立上り電圧を引いた電
圧）と（−ス・・々ルク抵抗は、拡散容量を抵抗によっ
て制限して付加的に充電するために用いられる。

従って、電流源の作動の際に、投入遅延時間を最短にす
ることが１きす、さらに通常の工２ＬないしＩ３　Ｌ構
造体ｆは、インジェクタから離れるにつれて順次インジ
ェクション電流が減少するために、最も離れたコレクタ
が最後に投入接続されることになる。このために生ずる
付加的な遅延時間は、部分的にはかなシ大きく、また論
理回路がクロック制御される場合には最大許容クロック
周波数を決定する。本発明は、この欠点を除去し、軽減
することができる。

第３図は、通常の■２ＬないしＩ３Ｌ回路のレイアウト
関係を示す平面略図１ある。電極窓は黒点〒示しである
。ゲート構造のうち遮蔽用のｎ＋深部拡散領域６、イン
ジェクタ領域８．およびアツゾワーｒ・トランジスタ７
のベース領域だけが輪郭線で示されている。

インジェクタを結ぶ金属線路ＩＩ４　、　ＩＬ２は、電
気的な理由から、信号線路と交差させるのは困難受ある
。図から分る通シ、インジェクタは列状に配置され、そ
の両側にはゲート領域がある。

第３図では、そのうちの領域ＧＦ、　、　ＧＦ２を例と
して図示している。ゲート領域の間には比較的幅広の配
線領域ＶＦが必要に応じて設けられる。

ゲート領域ＧＦ２には、ゲート相互の配置関係が示され
ている。各ゲートは電気的機能的な理由から必要な寸法
よりも長く構成されることが多い。というのは、ゲート
領域内の配線を容易にするために、利用可能な接点場所
の全部は使用ｆきないから′ｔ％ある。それは主として
、各ゲートのインジェクタ側の端部を、インジェクタ接
続線と平行に配置することから生じる。ゲート長が違う
ために利用）きない部分は、他の目的（例えば配線領域
ＶＦの接続線の配設）にも使用できない。異なるゲート
長を含めた電極の無い場所によって、どの位のチップ面
積が失われるかを理解するために、ゲート領域Ｃ）Ｆ２
に示すゲート部分のうち、電気的に不可欠な部分の長さ
だけをゲート領域ＧＦ、に図示する。この図から分るよ
うに、ゲートの全配置密度は最適だとは言い難い。しか
し、１２ＬないしＩ３Ｌ技術１は配線が比較的困難なた
めに、このような配線密度になるのは避けられない。イ
ンジェクタ接続線路との交差が困難なために、またゲー
ト領域（ここから付加的な論理信号が供給される）の配
線密度が高いだめに、他のＬＳＩ技術には適合しないよ
うな配線をしなければならないの１ある。２層配線を使
用しても、この問題は部分的にしか解決されない。この
場合にはゲート−域Ｇ−Ｆ、に示すような配線形態を実
現できるが。

ゲート長の相違に起因する間隙が消失するように、対向
するゲートを噛み合わせて配置することはできない。従
ってこの間隙は埋められないまま残されるの１ある。

本発明による解決法は主として、電気的な特徴と、幾何
学的な特徴、（つまりレイアウトに図示した各要素の配
置方法）ある）を有している。これらの特徴により、電
気的にも幾何学的にも極めて有利な構成が実現される。

第１図に示す通常のＴ２ＬないしＩ３Ｌ構造によるイン
ジェクション・トランジスタ（エミッタ８％ペース牛、
コレクタ７）の役割は、ゲート領域に存在するすべての
アツゾワーＰ増幅ゲート・トランジスタの各々に、でき
る限り等しい動作電流を供給することである。従ってこ
のような機能は、定電流源の特性によって実現すること
ができる。その場合、定電流源はインジェクタ構造の形
ｆ、シリコン表面の占有面積を節約して、ゲートと共に
集積化される。この種の電流源の大きな電気的欠点は上
述した通シである。第１図に示した、ゲートと一体化し
たラテラル・インジェクション・トランジスタの代わり
に、第５図に示すような、ゲートと電気的に分離された
ラテラル・トランジスタ４０を電流源として用いれば、
電気的に上述の課題により適合した電流源を得ることが
できる。そうすれば、この完全に分離されたトランジス
タ４ｏのペース電位は、通常のＩ２ＬないしＩ３　Ｌ構
造のようにゲートの基準電位と一致させる必要はなく、
自由に選ぶことができる。この構成は ’　Ｆａｉｒｃｈｉｌｄ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒＰｒｏ’ｇｒｅｓｓ“第８巻、
第２号に記載されている構造とは本質的に異なっている
。この文献記載の構成では、インジェクタ構造は・ζ−
ティカル−アップワード増幅ゲート・トランジスタとは
、局部的に完全に分離されている。しかし、本発明の構
成とは反対に、インジェクション・トランジスタのペー
ス電位はゲート基準電位と接続されたままフある。

ラテラル電流源トランジスタ４０のペース電位を自由に
選択できれば有利であるということは第２図と第４ａ図
〜第４３図を見れば明らかであろう。第４ａ図から明ら
かなように、トランジスタ４０のペース電位は、電圧源
１０によって基準電位より十分に高くされている。従っ
てその他の点フは、この回路全体に対する電流供給の作
動方法と、通常のＩ２ＬないしＩ３Ｌ回路に対する電流
供給の作動方法とは異なっていない。その電気的な特性
は、第２図に示すラテラル電流源トランジスタの出力特
性曲線により明らかである。この図１阻止ないし導通状
態のゲートに対応する動作点は、点Ａ′ないしＢ′に改
善されている（通常技術による作用点ＡないしＢに対し
て）。ゲート導通状態で動作する時〒も電流源トランジ
スタ４０は飽和していないの〒。

ゲートの阻止状態と導通状態との間の電流差は。

無視し得るほど小さい。従って、・々−ティカル・アッ
プワード・トランジスタ８０の全電流増幅率を、ゲート
電流増幅率として利用することができる。通常の技術〒
は、動作点Ｂにおける電流を動作点Ａにおける電流で割
った商の分だけ、ゲート電流増幅率は小さくなっていた
。

本発明においては１通常の方法による全インジェクショ
ン電流が、上述の方法による電流源４０からの電流によ
り置換えられる。配置上の理由から、各動作電流に対し
てトランジスタ４０を完全に分離する必要はないので、
この電流源を、第６図の領域ＳＱに示すような、多数の
コレクタを有する公知のラテラル・トランジスタとして
構成することができる。従って、各個別コレクタがそれ
ぞれ、１つのゲートに対する動作電流を供線する。

第４ａ図の電圧源１０は第４ｄ図に示すようにダイオー
ド１０３１あってよく、その場合はラテラル・トラン・
ジスタの全ペース電流、および場合によっては１つ以上
の個別コレクタからの電流がこのダイオミドを通して流
れる。このダイオードは、簡単な方法！ゲート領域のイ
ンノζ−タ段１０１から成っている。インノζ−タ段１
０１ｄ、ベース、コレクタ間の短絡（第５図）ないしペ
ースと複数コレクタ間の短絡（第４ｂ図、第４Ｃ図、な
いしより簡単なものとしては第４ｄ図参照）によシ得ら
れる。

第４ｅ図に示すように、本発明はゲート領域の全電流供
給源に対する極めて有利な解決法を提供する。基準電流
ＩＯは、直接に、またはカレント・ミラー４１を介して
、ラテラル電流源トランジスタ４０の１つの個別コレク
タ４２の電流と比較される。接続点４３の電位は、ペー
ス電流増幅器（トランジスタ４４）がラテラル電流源ト
ランジスタ４０に、個別コレクタ４２゜従ってまた他の
すべての同種コレクタの電流が基準電流Ｉｏと等しくな
るような大きさの（−スミ流を供給するように調整され
る。カレント・ミラー４１に１＝１からずれた電流変換
比を与えれば、基準電流Ｉｏと個別コレクタ４２の電流
との間の電流比も決定することができる。カレント・ミ
ラー４１も簡単にゲート領域のイン・々−タ段から形成
することができる。その際、第４ｆ＠に示す（−スミ流
増幅器４５により。

カレント・ミラーの電流変換比を、ゲート・トランジス
タの電流増幅率に依存させることができる。

別の変形回路例は第４ｇ図〜第４Ｊ図に示されている。

第４ｇ図および第４ｈ図の実施例は、ベース電流増幅器
として働くトランジスタ４４が省略されているという点
で、第４ｅ図および第４ｆ図の実施例と異なっている。

ここでは、トランジスタ４４は、ラテラル電流源トラン
ジスタ４０のベースとその個別コレクタ４２とを、接続
点４３〒接続子る短絡線と置換えられている。第４１図
および第４Ｊ図では、第４ｅ図、第４ｆ図に示すような
２つないし３つのトランジスタから成るカレント・ミラ
ー回路の代わシに、少なくとも２つのコレクタを有する
１つの・ぐ−テイカル・アップワード増幅トランジスタ
９００が、カレント・ミラーとして使用されている。

その際、これらコレクタの１つ（第４１図）′または第
１のグループ（第４３図）がトランジスタ９００のベー
スと接続されて、カレント・ミラー回路４１の入力側を
形成している。また。

トランジスタ９００の他のコレクタ（第４１図）まだは
第２のコレクタ・グループ（第４３図）は、カレント・
ミラー回路４１の出力側４３を形成している。この場合
、・々−ティカル・アップワード増幅トランジスタ９０
０は、ゲート領域ＧＦのゲート・トランジスタから形成
することができる。

電気的に分離されたラテラル電流源トランジスタ４ｏを
上述の基準回路と共に使用すれば、集積回路であるゲー
ト領域の全体で、ゲート・トランジスタ８０に対する動
作電流のすべてに高い均一性を与えることができる。つ
まり１通常のＩ２　ＬないしＩ３　Ｌ回路の動作電流に
比べて、より改善された均一性を得ることができる。

従って本発明は、その論理回路の動作が極めて安定であ
り、また障害の影響を受けにくいという１２本質的な利
点を有している。

通常のＩ２ＬないしＩ３Ｌ技術１は、ゲートの動作電流
がそのインジェクタ部分から供給される。

動作電流の大きさは、局部的なインジェクション・トラ
ンジスタのベースのエミッタ電圧により、つまり金属の
インジェクタ接続線（第３図のＨ，、ないし■Ｌ２）と
、基準電位に導かれている埋込層２（第１ｂ図）との間
の電圧により定められる。この領域（理想的には等電位
領域であるべきだが、実際には不可能である）における
電圧降下は、ゲートに供給されるインクエクション電流
に、指数関数的に影響する。室温〒電圧が６０ｍＶ降下
すれば、インクエクション電流の出力値は１／１０に低
下する。従って、通常許容される電圧降下は６０ｍＶ以
下でなければならず、また、降下値が許容値より小さけ
れば、ゲートに対して非常に望ましくないファンアウト
・トレランスが生ずる。

本発明による論理回路は、上述の電圧降下の影響をほと
んど受けない。構造上、電流源は。

あらゆる実際の作動条件下１、すべてのゲートに対して
ほぼ等しい動作電流を供給する。電流源の飽和電位は始
めから極めて高く、ゲート・トランジスタ（）ζ−ティ
カル・アップワードトランジスタ）に対する開放電圧を
常に得ることがｔきる。また、接続されたｎ＋ブリツ）
（第４０図の４６）またはゲート・トランジスタのＲ−
ス・・ζルク抵抗のために、電流源（個別コレクタ）と
ゲート・トランジスタのベースとの間に付加的な電圧降
下が起ることがあるが、それは許容範囲内に収まってい
る。なぜなら、電流源トランジスタ４０から、十分余裕
のある電圧が供給されるからである。（これは通常のイ
ンジェクタ〒は不可能ｆある）。また、ゲートが阻止状
態にある時に、基準電位に導かれている埋込層２（第１
ｂ図）の電圧降下のために、阻止ゲ丁トの基準電位が、
別の遠く離れた阻止ゲートの基準電位に比べて２０　Ｑ
ｍＶ程度低くなることがある。しかし、この場合でも、
第１のゲートの阻止状態を維持することができる。なぜ
なら、残りの制御電圧（２００ｍＶ＋阻止ゲートの残留
電圧）では、このゲートを導通状態に保持するには不十
分だから′１％ある。この利点により、半導体結晶に作
用する温度変化が大きい場合（アナログ出力段を有する
混成ＩＣ技術）でも、また周囲の条件が可酷な時（自動
車）でも、本発明による論理回路を使用することがｆき
る。

動作電流は常に、ベース電極を介してゲートに供給され
、またゲートが阻止状態にある時は。

このベース電極で捕獲される。従って、阻止ゲートには
全く電流が流れない。これに対して通常の方法では、イ
ンジェクタが常に電流を供給しているので、それをゲー
トから離すことにより、インジェクタ近傍にあるゲート
のコレクタが阻止を妨害することを防いでいる。

本発明では、少数キャリアの飽和したインジェクタ群が
存在しないので、これらにより起っていた阻止遅延が発
生することはない。

電流源から十分な順方向電圧が供給されるので、拡散容
量が抵抗（ベース・・々ルク抵抗）に制限されて充電す
ることはない。通常は、動作電流は電気的に好ましくな
い位置からゲート・ストライプの狭い側部に供給される
（第３図参照）。

これに対して本発明〒は、常に好適な位置からベース電
極Ｂｉを介して、動作電流が供給される（第５図参照）
。

第６図は、４段非対称形分周器の簡単なレイアウトであ
る。電極窓は点〒示しである。ゲート・ストライプ中の
ゲート・コレクタ（エミッタ拡散領域）の境界線と導電
路は、分り易くするために省いである。第７図は分周器
段の図式的なレイアウトを示している。ここでは、コレ
クタ電極（Ｘ）およびベース電極（０）を有するゲート
・ストライプと、金属ないし多結晶半導体材料から成る
導電接続線路（実線）、および低抵抗の拡散半導体材料
のブリッジ（破＃Ｊ）が示されている。ゲート領域の上
方および下方から引き出された導電路はそれぞれ、ラテ
ラル電流源トランジスタの個別コレクタと接続されてい
る。

第６図に示す粗構造〒は、ラテラル電流源トランジスタ
ＳＱ、ゲート領域ＧＦ、配線領域ＶＦの３つの領域が区
別される。装置は有利には、常にこのような原理的構造
を基礎にしている。

その際、全回路の縁部領域〒は、最後の配線領域と、そ
れに続く電流源トランジスタ４ｏとを省略することがで
きる（ゲート領域は残され幻。

非常に簡単な回路、または二層配線を用いた場合には、
ゲート領域ＧＦと電流源ＳＱとの間の配線領域ＶＦは省
くことが１きる。有利には、装置は次の特徴から成る。

１、領域ＳＱ中の電流源トランジスタ４ｏの長手縁と、
領域ＧＦ中のゲート・トランジスタ８０の長手縁とは、
互いに平行に延在している。

２、　ゲート領域ＧＦと電流源トランジスタ４゜（領域
ＳＱ）の間にある配線領域ＶＦ’の中に。

良導電性の拡散半導体材料からなる特徴的なブリッジ５
９が存在する時（これはほとんど単層配線の場合である
）には、ブリッジ５９の長手縁は、隣接する電流源トラ
ンジスタ４゜（領域ＳＱ）の長手縁とほぼ平行に延在す
も３、　ゲート領域中にある、金属または多結晶半導体
材料から成る導電性接続線の主方向は、ゲート・トラン
ジスタの長手縁と垂直に延在している（主方向とは、あ
る方向に延在する導電路部分の和が最大になる方向を言
う）。

４．２つの電流源トランジスタ（第６図の領域ＳＱ）の
間にあり、かつ２つの電流源トランジスタから動作電流
を供給されるゲート領域Ｃ）Ｆはほぼ６〜１０のゲート
列から成っている。

電流源トランジスタ（領域ＳＱ）は、電気的に分離され
たラテラル・トランジスタであり、従つ−て、アイソレ
ーション拡散領域５１に完全に囲繞されている。このト
ランジスタの長く延在するエミッタ５２は、ベース拡散
領域を形成する材料から成り、また一般にトランジスタ
の中心線上に設けられている。エミッタ５２の両側には
、同じくベース拡散領域の材料から成る多数のコレクタ
５３がある。このコレクタ５３から、ゲート領域ＯＦ、
駆動段および基準回路の各々のだめの動作電流が取出さ
れる。すべての電流源トランジスタＳＱのために、少な
くとも１つのベース電極５５が設けられている。トラン
ノスタのベース５４は、エミッタ５２と個別コレクタ５
３との間に、エピタキシ材料から形成されている。ベー
ス５４がベース電極５５と良好に接触していることが、
すべてのコレクタ電流を均一にするだめの前提条件であ
る。ベース５４とベース電極５５の間で電圧降下が起れ
ば、この均一性に悪影響を及ぼす。従って、電流源トラ
ンジスタ４０．つｔ！１）ＳＱの中で、エミッタ、コレ
クタおよびベース電極のすべてを含む領域の下に、低抵
抗の埋込層２（第５図参照）が位置していれば有利であ
る。なぜなら、との埋込層２は、ベース５４の領域と４
−スミ極の領域を、良好に接続しているからである。

ベース電極自体は、コレクタ深部拡散領域５６（第５図
の領域−４０中の６）により、埋込層と電気接続されて
いれば有利である。接点接続状態を改善す゛るために、
工、ミッタ拡散領域９の材料から成る領域５７を、ベー
ス電極５５に設けることができる。この構成により、ベ
ース電流路に沿った電圧降下を極めて小さくすることが
〒きる。そのため、均一なコレクタ電流が、何らの危険
性なしに、異なる電流源トランジスタＳＱから、ゲート
領域ＧＦに供給される。

丁２Ｌ回路を調べた結果〒は、２つないし３つのコレク
タを有するゲート・トランジスタが最も多いことが統計
的に明らかになっている。つまり１つのゲート・トラン
ジスタには、ベース電極を含めて３つからΦつの接続場
所（電極窓）がある。従って、最初の粗構造〒は、電流
源トランジスタＳＱの長手方向に対して垂直なゲート・
トランジスタ列からゲート領域を構成していくのが有利
である。その際、ゲート列は、３つまたは４つの接点接
続場所を収容できる幅のゲートが交互に配置されて構成
される。この場合、各ゲート間にある（Ｓ蔽用）コレク
タ深部拡散領域５８（第１ａ図、第１ｂ図のＩ２Ｌ部分
１は領域６）のスペースを配慮する必要がある。

しかし、回路およびレイアウトの必要上から、上述の固
定的な配置法に変更を加えざるを得なくなった。つまり
、ゲート中のコレクタ場所の数をゲートごとに異ならせ
る必要があり、有意義なレイアウトの観点に立てば、ゲ
ート列の構成を固定的なものと考えてはならないと言う
こと〒ある。このため最終的に、ゲート領域ＧＦの構造
は、第６図の実施例に見られるように、各ゲート・トラ
ンジスタがかみ合って交錯するような形となったのであ
る。しかしこの場合ｆも、ゲート領域ＧＦの中央部には
１元のゲート列構造が残されていることが分るであろう
。ゲート間の空白部分が完全に無くなった訳〒はないが
、それ〒もゲート領域中のゲート配置密度は、第３図に
示す通常のＩ”ＬないしＩ３　Ｌゲート領域のよシも明
らかに大きい。具体的に言えば。

第６図のゲート領域は１１２個の接点接続箇所に対応す
るチップ面を占めているが、通常の場合（インジェクタ
の場所を含めない〒）、同じ回路を実現するには、約１
３０個の接点接続箇所に対応する面積を必要とするので
ある。その理由は、ゲート長が電気的に必要なよシも長
くなく、従ってゲート長の相違により発生していた空白
部分が、大部分利用できるようになったことである。

ゲート領域中の配線は、ゲートと交差する導電路のみが
ゲートの接点接続箇所を介して行なわれ（通常の場合と
同じ）、ゲートを通る導電路には、ゲート間の空隙が利
用される。この場合、垂直にも水平にも、２本の導電路
を並列に配線することが〒きる。通常の回路でもこのこ
とは原理的に可能フある。しかし、ゲートの配置方式が
異なるために、各ゲート間に２本の並列導電路を使用す
ることは不可能だと言ってよい。本発明のようにゲート
を配置すれば、この配線方式を利用することが〒きる。

そうすれば、電流源トランジスタからの動作電流を供給
するために、付加的な導電路を設ける余地が得られる。

しかもその上に、２つの電流源トランジスタ間に１０個
ま１のゲートセルを配置するのに十分なだけの配線空間
も得られる。言い替えれば、２つの電流源トランジスタ
間の１つのゲート列中に、６個から９個のゲートを（最
も重要なセルとして）有するＤフリップ０フロツゾを配
置することがｆきる。

配線領域ＶＦは、ゲート領域Ｇｌ’ｉ”と、１つないし
複数の電流源トランジスタとの間に形成される３、全動
作電流は、この配線領域ＶＦを介さない！、ゲート領域
ＧＦに供給されねばならない。逆に、すべての論理信号
は、配線領域ＶＦＯ中に供給される。なぜなら、動作電
流路の電位が論理信号となっているから〒ある。従って
配線領域の役割は、論理信号を出力すること〒あり、ま
たゲート領域の配線内で不可能な場合に、信号線路を交
差させることである。

単層配線の場合には、配線領域Ｖ、Ｆの導電路は、エミ
ッタ拡散領域と同じ材料から成るブリッジ５９′ｔ％あ
る。ブリッジ５９は、ベース拡散領域の材料から成り、
逆の形にｒ−ゾされた領域６０の中に配置されている。

領域６０は、電気接点接続を行なうために、電流源トラ
ンジスタＳＱと隣接した領域５１と重なり合つ−ている
。

本発明による解決法ｆは、完全に分離された付加的な電
流源トランジスタＳＱを設けたために、チップ面の消費
面積が拡大した。ゲート領域からインジェクタを除いた
ことだけでは、この付加的な面積消費は部分的にしか補
償されない。その上に、ゲート領域を計画的に配置し、
配線の問題をこれと不可分に結びつけて組織的に解決し
たこと、つまりそのためにゲート領域内のチップ面の余
裕が大きくなったことにより。

本発明による回路は全体として、チップ面積消費上の利
点を得るに到ったの１ある。この回路は、８０個以上の
ゲートを含んでいる。

本発明は、添付図面を参照しながら説明した上述の実施
例に限定される訳〒はない。例えば。

ｐ形導通領域をｎ形導通領域装置き換えた、反転構造、
およびそれによる回路にも適用できる。

【図面の簡単な説明】

第１ａ図は公知のＩ３　Ｌ構造の平面略図、第１ｂ図は
第１ａ図の線ＡＢに沿った断面図、第１Ｃ図ａは第１ａ
図および第１ｂ図に示したＩ３Ｌ構造の１２Ｌ部分の等
価回路図を示し、第１ｃ図すはアナログ部分の等価回路
図、第２図は公知のＩ２Ｌ構造によるラテラルｐｎｐ形
インジェクション・トランジスタの出力特性曲線とし本
発明のＩＴＬ構造によるラテラル電流源トランジスタの
出力特性曲線を示す線図、第３図は公知のＩ２Ｌないし
Ｉ３Ｌ回路のレイアウトの平面略図、第４ａ図は本発明
によるイン・々−ス・トランジスタ・ロジック回路の実
施例の等価回路図、第４ｂ図〜第４ｄ図は第４ａ図の回
路の変形回路図、第４ｅ図、第４ｆ図、第４ｇ図３４ｈ
図、第４１図および第４Ｊ図は本発明によるイン・９−
スＯトランジスタ・ロジック回路の別の実施例の等価回
路図、第５図は第４ｂ図の等価回路図に基づいて構成し
た本発明によるイン・々−ス・トランジスタ・ロジック
回路の実施例およびそれと一体化しているアナログ部分
の断面図、第６図は４段非対称分周器の簡単なレイアウ
トを示す図、第７図は第６図による分周器段の図式的な
レイアウトを示す図１ある。 １・・・ｐ形すブストレート、２，３・・・ｎ埋込層。 牛・・・ｎ形１−プ層、５・・・ｐ＋拡散領域、６，９
・・・ｎ＋拡散領域、７・・・ｐ形拡散領域、８・・・
インジェクタ領域、ｌＯ・・・電圧源、４０・・・ラテ
ラル電流源トランジスタ、４１・・・カレントミラー、
５２・・・エミッタ、５３・・・コレクタ、５４・・・
ベース、５５・・・ベース電極、５９・・・ブリッジ、
８０：８０１゜８０２、・・・ノ々−ティカル・アッゾ
ワード増幅ゲート・トラン・ノスタ、Ｉｎｊ・・・イン
ジェクタ電極、Ｂ１・・・ベース電極、ＣＩ　＋　０２
　ｒ　０３・・・コレクタ電極。 ＧＦ、ＧＦｌ、ＧＦ２・・・ゲート領域、ＩＬＩ、ＩＬ
Ｉ２・・・イン・ノエクタ接続線路、Ｔｏ・・・基準電
流、ＳＱ・・・ラテラル電流源トランジスタ領域、ＶＦ
・・・配線領域ＦＩＧ、１ｂ ＦＩＧ、１ｃ α　　　　　　　　　　　　ｂ ＦＩＧ、　２ ＦＩＧ、　３

Claims (1)

1. 【特許請求の範囲】 １、少なくとも１つのノ々−ティカル・アッゾヮーＰ増
   幅ゲート・トランジスタ（８０：８０１゜８０２、・・
   ・）と、該ゲート口トランジスタから空間的に分離され
   たラテラル電流源トランジスタ（４ｏ）とを有し、該電
   流源トランジスタが、前記ゲート・トランジスタ（８ｏ
   ；８０１．８０２　、・・・）とは逆の導電形であシ、
   かつ該ゲート・トランジスタ（８０：８０１゜８０２、
   ・・・）のペースと接続された少なくと−も１つのコレ
   クタを備えている・々イポーラ集積化インバース・トラ
   ンジスターロジック回路においで、ラテラル電流源トラ
   ンジスタ（４ｏ）が、半導体結晶の中で、ゲー　ト・ト
   ランジスタ（８０：８０１．８０２、−）Ｋ対して電気
   的に分離されていることを特徴とする・々イポーラ集積
   化インノ々−ス・トランジスタ・ロジック回路。 ２、　少なくとも１つのノ々−テイカルーアツゾワード
   増幅ゲート・トランジスタ（８０：８０１゜８０２、・
   ・・）と、該トランジスタから空間的に分離されたラテ
   ラル電流源トランジスタ（４０）とを有し、その際該電
   流源トランジスタ（４０）が、前記ゲート・トランジス
   タ（８０：８０１゜８０２、・・・）とは逆の導電形で
   あり、かつ該ゲート・トランジスタ（８０；８０１，８
   ｏ２゜・・・）のペースと接続された少なくとも１つの
   コレクタを有し、またラテラル電流ｒトランジスタ（４
   ０）が半導体結晶の中ｆ、ゲート・トランジスタ（８０
   ，８０１，８０２、・・・）に対して電気的に分離され
   ておシ、さらにゲート・トランジスタ（８０，８０１，
   ８０２゜・・・）の全電流増幅率がゲｉト電流増幅率と
   して利用されるように、ゲート基準電位として働くゲー
   ト・トランジスタ（８０，８０１゜８０２、・・・）の
   エミッタ電位に対して、ラテラテ電流源トランジスタ（
   ４０）のペース電位を可変としたことを特徴とする・々
   イポーラ集積化インバース・トランジスタ・ロジック回
   路。（第４ａ図〜第４３図および第５図）３、ケート・
   トランジｘり（８０、８０１，８０２゜・・・）のエミ
   ッタ電位とは異なる、ラテラル電流源トランジスタ（４
   ０）のに−スミ位を調整するために、順方向に動作する
   ダイオード（１０１，１０２，１０３）を使用するよう
   にした特許請求の範囲第２項記載のバイポーラ集積化イ
   ンノ２−ス・トランジスターロジック回路。（第４ｂ図
   、第４ｃ図、第４ｄ図）先　ダイオード（１０３）が、
   ペースとコレクタとを短絡したトランジスタ（１０１）
   である特許請求の範囲第３項記載の・々イボーラ集積化
   インバース・トランジスタ・ロジック回路。（第４ｂ図
   、第５図） ５、　ラテラル電流源トランジスタ（４０）が、ゲート
   として働くゲτトｄトランジスタ（８０１゜８０２）の
   ペースとは接続されていない少なくとも１つのコレクタ
   を有し、該コレクタがダイオード（１０２，１０３）の
   アノ−Ｆと接続されている特許請求の範囲第３項または
   第４項記載のバイポーラ集積化インバース・トラン・ク
   スタ・ロジック回路。（第４Ｃ図、第４ｄ図） ６、　ラテラル電流源トランジスタ（４０）が、ゲート
   として働くゲート・トランジスタ（８０１゜８０２）の
   ペースとは接続されていない別のコレクタ（４２）を有
   し、該コレクタ（４２）は、その入力側に基準電流（■
   ０）が供給されているカレント・ミラー回路（４１）の
   出力側（４３）と接続され、その際、該コレクタ（４−
   ２）は更に、ラテラル電流源トランジスタ（４０）のペ
   ースとも接続されている特許請求の範囲第２項記載の・
   々イボーラ集積化インバース・トランジスタ・ロジック
   回路。（第４ｅ図、第４ｆ図、第４ｇ図、第４ｈ図、第
   ４１図、第４３図） ７、　ラテラル電流源トラン、クスタ（４０）の別のコ
   レクタ（４２）が、該トランジスタのペースと短絡され
   ている特許請求の範囲第６項記載のノ々イポーラ集積化
   インノζ−ス・トランジスタ・ロジック回路。（第４ｇ
   図、第４ｈ図、第４１図、第４３図） ８、　ラテラル電流源トランジスタ（４０）の別のコレ
   クタ（４２）を該トランジスタのペースと接続するため
   に、ラテラル電流源トランジスタ（４０）と同じ導電形
   であって、（−スミ流増幅器として働くトランジスタ（
   ４４）が設けられ、そのエミッタがラテラル電流源トラ
   ンジスタ（４０）のペースと、そのペースがラテラル電
   流源トランジスタ（４ｏ）のコレクタと接続され、かつ
   そのコレクタが、ゲート基準電位として働く、ゲート・
   トランジスタ（８０１，８０２）のエミッタ電位につな
   がっている特許請求の範囲第６項記載のノ々イポーラ集
   積化インノ々−ス・トラン・クスタ・ロジック回路。（
   第４ｅ図、第４ｆ図）９、　カレント・ミラー回路（４
   １）が、ゲート・トランジスタ（８０１，８０２）と同
   じ導電形の２つのトランジスタ（９０，９１）を有し、
   その際、両トランジスタ（９０，９１）のうち第１のト
   ランジスタ（９ｏ）のコレクタがカレント・ミラー回路
   （４１）の入力側を、第２のトランジスタ（９１）のコ
   レクタがカレント・ミラー回路（４１）の出力側を形成
   し、また両トラン、クスタ（９０，９１）のエミッタに
   、ゲート基準電位として働くゲート番トランジスタ（８
   ０１，８０２）のエミッタ電位が加えられ、さらに両ト
   ランジスタ（９０，９１）のペースが互いに接続され、
   かつ第１のトランジスタ（９０）のコレクタとも接続さ
   れている特許請求の範囲第６項〜第８項一のいずれかに
   記載のノ々イポーラ集積化インノ々−ス・トラン・クス
   タ・ロジック回路。 （第４ｅ図、第一４　ｆ図） １０、カレントΦミラー回路（４１）の２つのトラン、
   クスタ（９０，９１）のペースが、第１のトランジスタ
   （９０）のコレクタと短絡されている特許請求の範囲第
   ９項記載の・Ｓイポーラ集積化インノζ−ス拳トランジ
   スタ・ロジック回路。（第４ｅ図） １１、カレント・ミラー回路（４１）の２つのトランジ
   スタ（９０，９１）のベースと、第１のトランジスタ（
   ９０）のコレクタとを接続するだめに、ゲート・トラン
   ジスタ（８０１゜８０２）と同じ導電形であってベース
   電流増幅器として働く第３のトランジスタ（４５）が設
   けられ、該第３のトランジスタ（４５）のエミッタが、
   第１（９０）および第２のトランジスタ（９１）のベー
   スと接続され、そのベースが第１のトランジスタ（９０
   ）のコレクタと、そのコレクタが第２のトランジスタ（
   ９１）のコレクタと接続されている特許請求の範囲第９
   項記載のバイポーラ集積化イン・々−ス・トランジスタ
   ・ロジック回路。（第４ｆ図） １２、カレント・ミラー回路、（４，１）が、ゲート・
   トランジスタ（８０１，８０２）と同じ導電形であって
   、少なくとも２つのコレクタを有する唯一つのトランジ
   スタ（９００）から成り、その際、これらコレクタの１
   つまたは第１のグループが該トランジスタ（９００）の
   ベースと接続され、かつカレント・ミラー回路（４１）
   の入力側を形成し、また該トランジスタ（９００）の別
   のコレクタまたは第２のコレクタ・グループがカレント
   ・ミラー回路（４１）の出力側を形成し、さらに該トラ
   ンジスタ（９００）のエミッタに、ゲート基準電位とし
   て働くゲート・トランジスタ（８０１゜８０２）のエミ
   ッタ電位が加えられている特許請求の範囲第６項〜第８
   項のいずれかに記載の・ζイポーラ集積化インバース・
   トランジスタ・ロジック回路。（第４１図、第４３図）
   １３　　カレント・ミラー回路（４１）の第１および第
   ２のトランジスタ（９０，９１）ないし唯一つのトラン
   ジスタ（９００）が、／ζ−ティカルーアップワード増
   幅トランジスタとして構成されている特許請求の範囲第
   ９項〜第１２項のいずれかに記載の、Ｓイポーラ集積化
   インノζ−ス・トランジスタ。ロジック回路。 １４、複数のノζ−ティカル・アップワード増幅ゲート
   ・トランジスタ（８０，８０１，８０２゜・・・）と、
   該トランジスタから空間的に分離されたラテラル電流源
   トランジスタ（４０）とを有し、その際該電流源トラン
   ジスタ（４０）が、前記ゲート−トランジスタ（８０，
   ８０１゜８０２　、：・・）とは逆の導電形〒あって、
   該ゲート・トランジスタ（８０，８０１，８０２゜・・
   ・）のベースと接続された複数のコレクタを有し、かつ
   半導体結晶の中で、ゲート・トランジスタ（８０，８０
   １，８０２，・・・）に対して電気的に分離されておシ
   、またラテラル電流源トランジスタ（４０）が、各ゲー
   ト・トランジスタ（８０，８０１，８０２，・・・）に
   動作電流を供給し、さらにマルチコレクタ電流源トラン
   ジスタ（４０）がこの動作電流を供給するために用いら
   れ、その際、マルチコレクタ電流源トランジスタ（４０
   ）の各コレクタまだはコレクタのうちの多数が、それぞ
   れ、・々−ティカル・アップワード増幅ゲート・トラン
   ジスタ（８０；　８０１　、８０２　、・・・）の各々
   に動作電流を供給することを特徴とするノζイポーラ集
   積化イン、？−ス・トランジスタ骨ロジック回路。 １５、ゲート・トランジスタ（８０：　８０１，８０２
   ゜・・・）およびマルチコレクタ電流源トランジスタ（
   ４０）の各々のために、別個の領域（（）Ｆ。 ＳＱ）が設けられ、その際、半導体結晶上に延在し、か
   つ該結晶に対して絶縁され、かつまた金属ないし多結晶
   半導体材料から成る導電路、または半導体結晶中に延在
   し、かつ低抵抗の拡散半導体材料から成るブリッジ（５
   ９）によって、回路全体の配線がなされている特許請求
   の範囲第１４項記載の・々イポーラ集積化インノζ−ス
   ・トランジスタ・ロジック回路、２１６、マルチコレク
   タ電流源トランジスタ領域（ＳＱ）の中に、唯一つのマ
   ルチコレクタ電流源トランジスタ（４０）が収容されて
   いる特許請求の範囲第１５項記載のノζイポーラ集積化
   インバース・トランジスタ・ロジック回路。 １７、半導体結晶中に延在する配線ブリッジ（５９）の
   ために、低抵抗の拡散半導体材料から成シ、配線領域（
   ＶＦ）として働く領域が設けられている特許請求の範囲
   第１５項または第１６項記載のノζイポーラ集積化イン
   ノζ−ス・トランジスタ・ロジック回路。 １８、マルチコレクタ電流源トランジスタ領域が長く延
   びた狭いストライプを形成し、またマルチコレクタ電流
   源トランジスタ（４０）のエミッタ（５２）がこのスト
   ライプの長手方向に延在し、さらに該トランジスタ（４
   ０）のコレクタが、エミッタ・ストライプ（５２）に沿
   って、互いに等しい距離を置いて配置されている特許請
   求の範囲第１６項記載のバイポーラ集積化インバース嗜
   トランジスタ・ロジック回路。 １９、マルチコレクタ電流源トランジスタ（４０）のコ
   レクタ（５３）が、エミッタ・ストライプ（５２）の長
   手縁の片側に沿って配置されている特許請求の範囲第１
   ８項記載の・ｑイポーラ集積化インノ２−ス・トランジ
   スタ・ロジック回路。 ２０、マルチコレクタ電流源トラン、クスタ（４０）の
   コレクタ（５３）が、エミッタ・ストライプ（５２）の
   長手縁の両側に沿って配置されている特許請求の範囲第
   １８項記載の・々イポーラ集積化インノ々−ス・トラン
   、クスタ・ロジック回路。 ２１、ノ々−ティカル・アツゾワード増幅ゲート・トラ
   ンジスタ（８０：８０１，８０２．・・・）が、ゲート
   領域（ＧＦ）の中で、平面的に見た場合、矩形状の形を
   しており、外部電極（Ｂ１＋　ＣＩ　＋　０２　ｒＣ３
   ＋・・・）が、この矩形の中１．矩形の長手縁に対して
   平行に配置されている特許請求の範囲第１５項〜２０項
   のいずれかに記載の装置。 ２２、マルチコレクタ電流源トランジスタ領域（Ｓ　Ｑ
   ）の長手縁と、ゲート領域（９Ｆ）中のゲート・トラン
   ジスタ（８０：８０１，８０２．・・・）の長手縁とが
   互いに平行に延在している特許請求の範囲第１４項〜第
   １６項および第１８項〜第２１項のｂずれかに記載の・
   Ｓイポーラ集積化イン・々−ス・トランジスタ・ロジッ
   ク回路。 ２３、ゲート領域（ＧＦ）とマルチコレクタ電流源トラ
   ンジスタ領域（ＳＱ）との間に配線領域（ＶＦ）が配置
   されている特許請求の範囲第１５項または第１７項記載
   のノ々イポーラ集積化インノ２−ス・トランジスタ・ロ
   ジック回路。 ２４、配線領域（ＶＦ）の中にあシ、低抵抗の拡散半導
   体材料から成るブリッジ（５９）が、マルチコレクタ電
   流源トランジスタ領域（ｓｑ）の形成する長く延びた細
   いストライプに対して、はぼ平行に延在している特許請
   求の範囲第１５項〜第１８項および第２３項のいずれか
   に記載の・々イ？−ラ集積化インノ々−スートランジス
   タ・ロジック回路。 ２５、半導体結晶上を延在し、かつ該結晶に対して絶縁
   され、かつまた金属ないし多結晶半導体材料から成る導
   電路が、ゲート領域ｆ、：　Ｇ　Ｆ　）の中で、ゲー　
   トＯトランジスタ（８０：８０１゜８０２、・・・）の
   長手縁に対してほぼ垂直に延在上ている特許請求の範囲
   第１５項〜第２１項のいずれかに記載のバイポーラ集積
   化インバース・トランジスタ・ロジック回路。 ２６．２つのマルチコレクタ電流源トランジスタ領域（
   ＳＱ）の間に、ゲート領域（ＧＦ）が１つだけ配置され
   、該ゲート領域（ＧＦ）が両側にある２つのマルチコレ
   クタ電流源トランジスタ領域（ＳＱ）から動作電流の供
   給を受ける特許請求の範囲第２２項記載の・々イボーラ
   集積化インノζ−ス・トランジスタ・ロジック回路。 ２７、ゲート領域（ＧＦ）が６〜１０個のゲート・セル
   を有している特許請求の範囲第２６項記載のバイポーラ
   集積化インバース・トランジスタ・ロジック回路。 ２８．１つのゲート・セル毎に、ゲート・トランジスタ
   （ＯＦ）のコレクタ電極（Ｃ１）およびベース電極（Ｂ
   １）を７個まで収容することができる電極箇所が１つ設
   けられるように、ゲート領域（ＧＦ）の幅が定められて
   いる特許請求の範囲第２２項記載のノζイポーラ集積化
   インノζ−ス・トランジスタ・ロジック回路。 ２９、ペース・コレクタ間が短絡されたトランジ　３ス
   タ（１０１）として、ゲート領域（ＧＦ）のゲートニト
   ランジスタ（８０）が使用される特許請求の範囲第１５
   項〜第２８項のいずれかに記載のバイポーラ集積化イン
   ・々−ス・トランジスタ・口・タック回路。（第５図）
   ３０、カレント・ミラー回路（４１）の第１および第２
   のノ々−ティカル・アップワード増幅トランジスタ（９
   ０、９１）として、ゲート領域（ＧＦ）のゲート・トラ
   ンジスタ（８ｏ）が使用される特許請求の範囲第１５項
   〜第２８項のいずれかに記載の・９イデーラ集積化イン
   ノ々−スφトランジスタ・ロジック回路。 ３１、カレント・ミラー回路（４１）を形成する唯一つ
   のパーティカル・アップワード増幅トランジスタ（９０
   ０）として、ゲート領域（ＯＦ）のゲート・トランジス
   タ（８０）が使用される特許請求の範囲第１５項〜第２
   ８項のいずれかに記載の、？イボ〒う集積化イン、３−
   ス・トランジスターロジック回路。