JPH0677403A - 半導体集積回路装置及びその設計方法 - Google Patents

半導体集積回路装置及びその設計方法

Info

Publication number
JPH0677403A
JPH0677403A JP4226756A JP22675692A JPH0677403A JP H0677403 A JPH0677403 A JP H0677403A JP 4226756 A JP4226756 A JP 4226756A JP 22675692 A JP22675692 A JP 22675692A JP H0677403 A JPH0677403 A JP H0677403A
Authority
JP
Japan
Prior art keywords
wiring
clock signal
power supply
semiconductor integrated
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4226756A
Other languages
English (en)
Inventor
Masaomi Okabe
雅臣 岡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4226756A priority Critical patent/JPH0677403A/ja
Priority to DE4327652A priority patent/DE4327652C2/de
Publication of JPH0677403A publication Critical patent/JPH0677403A/ja
Priority to US08/517,193 priority patent/US5602406A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 半導体集積回路装置を微細化した場合におけ
るクロック信号配線と他の信号配線との間のカップリン
グ容量により生じるノイズの影響を小さくして、ノイズ
マージンの高い安定動作可能な半導体集積回路装置を短
期間で設定することを目的とする。 【構成】 ＣＡＤシステムによる設計に用いるマクロセ
ル１ａはＶDD電源配線４及び４ａの間にクロック信号配
線６を挟み、シールドするような構成にする。 【効果】 基本マクロセル１ａのようにクロック信号配
線６をシールドしたマクロセルを用いることにより、Ｃ
ＡＤを用いても常に配線領域に形成される他の信号線と
の間のカップリング容量を小さな状態にしておくことが
できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に配線を施す技術に関し、特にクロック信号配線におけ
るクロック信号のノイズを低減する配線技術に関するも
のである。
【０００２】
【従来の技術】図１２は半導体集積回路装置の設計フロ
ーの一例を示すフローチャートである。一般的にゲート
アレイ等を用いたセミカスタム手法は、設計手法が標準
化されており、計算機による自動設計がほとんどであ
る。例えばゲートアレイは、トランジスタ等の基本セル
を規則正しく配列した基板（マスターチップ）を予め作
成しておき、配線層のパターンを自在にレイアウトする
ことによる配線接続だけをＣＡＤ（Ｃｏｍｐｕｔｏｒ
Ａｉｄｅｄ Ｄｅｓｉｇｎ）等により行って短期間でカ
スタマイズする方式である。
【０００３】また、上述の設計フローに用いられるＣＡ
Ｄシステムの一例を図１３に示す。このシステムは、Ｓ
ＯＧ（Ｓｅａ ｏｆ Ｇａｔｅｓ）用に開発されたシス
テムである。図１３において、Ｔ１〜Ｔ１１は各種ツー
ルを示しており、統合化データベースのデータに基づい
て各種ツールによりシュミレーションや検証、データの
変換レイアウト等が自動的に行われる。
【０００４】まず、ユーザから提出された論理回路図や
タイミングチャート（ステップＳ１）に基づいて論理接
続等の情報を論理入力ツールＴ１，Ｔ２を用いてＣＡＤ
システムのデータベースに設計データとして入力する
（ステップＳ２）。
【０００５】次に、ユーザから提出された論理回路に誤
りがないかどうかを検証するため、タイミングチャート
等から作成されるテストパターンを用いて論理シュミレ
ーションツールＴ４等により論理検証を行う（ステップ
Ｓ３）。正常に動作しない場合（ＮＧ）には設計の修正
を行う。正常動作が確認されると更に仮想配線長を用
い、タイミング検証ツールＴ５によるタイミング検証を
行う（ステップＳ４）。タイミング検証が終了すると選
定されたマスターチップ上にセルを配置配線する工程に
移る。配置配線は設計データベースＤＢ１に登録されて
いる各種セルのライブラリを用いてレイアウトツールＴ
５により自動的になされる（ステップＳ５）。ゲートア
レイの場合は、チップサイズが定まっているため、マス
ターチップのゲート使用率が高い場合には、自動配置配
線では１００％結線されない場合もあり、再配線プログ
ラムやアートワークデータを直接人の手で会話型アート
ワークエディタにより修正することもある。そして、自
動配置配線が終了すると、配線長は正確に定まり（ステ
ップＳ６）、これを用いたタイミング検証が行われる
（ステップＳ７）。この動作タイミングの最終検証の結
果に誤りが発生した場合には、論理回路、またはタイミ
ングチャートを修正する場合がある。次に、タイミング
検証で正常動作が確認されたときには、実際のパターン
に変換され、これを用いて配線形成のためのマスクが作
成され（ステップＳ８）、またユーザより提供されたタ
イミングチャートから生成されたテストパターンは論理
検証・タイミング検証に用いられるとともにテスト生成
ツールＴ６等を用いて半導体集積回路装置を試験するた
めのテスター用のフォーマットに変換される（ステップ
Ｓ９）。マスクを用いて配線形成工程を経て完成したウ
ェハは、このテストパターンを用いて試験され、製品の
完成へと向かう。なお、図１２における点線はＣＡＤシ
ステム及びＣＡＤシステムの使用関係を示している。
【０００６】次に図１４から図２４を用いて自動配置配
線について詳しく説明する。図１４は図１２で示したタ
イミング検証（ステップＳ４）終了後に選定されるマス
ターチップの構成の一例を示す平面図である。図におい
て、５０はゲートアレイＬＳＩのマスターチップ、５２
は信号の入出力に用いられるＬＳＩ周辺のＩ／Ｏバッフ
ァ領域、５３は内部ゲートが配置された内部ゲート領
域、５４は内部ゲート領域５３の周辺に配置され、クロ
ック信号を出力するプリドライバを含むプリドライバセ
ル、５５は内部ゲート領域５３の周辺に配置され、内部
ゲート領域５３にクロック信号を出力し配分するための
メインドライバを含むメインドライバセルである。内部
ゲート領域５３を複数の単位領域に分割したときの１つ
の単位領域Ａｒ２の拡大平面図を図１５に示す。図１５
において、２はＰＭＯＳトランジスタのゲート電極、２
ａはＰＭＯＳトランジスタ列を構成しているＮ+ 拡散
層、３はＮＭＯＳトランジスタのゲート電極、３ａはＮ
ＭＯＳトランジスタ列を構成しているＰ+ 拡散層であ
る。図の左上の矢印は基本セルの１単位を示している。
【０００７】次に、図１６及び図１７は内部ゲート領域
５３に対して２相クロック信号の供給を実現するための
スライスセルを示す図である。図１６は第１のクロック
信号ＣＬＫＡを供給するためのクロックリングの形成に
用いるセルを示しており、図１７は第２のクロック信号
ＣＬＫＢを供給するためのクロックリングの形成に用い
るセルを示している。図１６において、６０はクロック
リングを含むスライスセル、６２は外部から与えられた
クロック信号ＣＬＫＡをプリドライバの入力に伝えるプ
リドライバ入力線、６３はプリドライバの出力をメイン
ドライバの入力端に伝えるプリドライバ出力線、６４
ａ，６４ｂはメインドライバの出力をクロックリングに
伝えるメインドライバ出力線である。これらの配線のレ
イアウトによってプリドライバとメインドライバを第１
のクロック信号ＣＬＫＡを供給するためにそれぞれ幾つ
づつ割り当てるかの選択を行うことが可能となってい
る。６１ａ〜６１ｃ及び６５ａ，６５ｂはクロックリン
グを構成しているＡｌ配線である。６１ａ〜６１ｃは第
２層Ａｌ配線、６５ａ〜６５ｂは第１層Ａｌ配線であ
る。クロックリングの構成は、この構成だけに限られ
ず、例えば第２層Ａｌ配線の本数はこのスライスセルで
は３本であるが、３本でなくても、４本以上であっても
よく、それぞれの場合に応じたスライスセルを用意して
おけばよい。同様に図１７において、７０は第２のクロ
ック信号ＣＬＫＢを供給するためのクロックリングを含
むスライスセル、７２は外部から与えられたクロック信
号ＣＬＫＢをプリドライバの入力に伝えるプリドライバ
入力線、７３はプリドライバの出力をメインドライバの
入力端に伝えるプリドライバ出力線、７４ａ，７４ｂは
メインドライバの出力をクロックリングに伝えるメイン
ドライバ出力線である。ここでは、３つのプリドライバ
の出力を３つのメインドライバの入力に共通に与える構
成となっている。
【０００８】そして、図１７に示したマスターチップに
図１６及び図１７に示したスライスセルを重ねた状態を
図１８に示す。図１８からわかるように図１６に示した
第１のクロック信号ＣＬＫＡを供給するクロックリング
と図１７に示した第２のクロック信号ＣＬＫＢを供給す
るクロックリングの大きさは異なっているため、同一配
線層においてクロック信号配線が重複して形成されるこ
とはない。クロックリングは内部ゲート領域５３の周囲
に配置されるとともにその中心にもクロック信号配線６
１ａ，７１ａを配置しクロックスキューが発生し難い構
成となっている。そして、内部ゲート領域５３へ内部ゲ
ート領域５３の周囲から２相クロック信号を効率的に供
給するような配線を容易に行うことができる。
【０００９】続いて、基本マクロセルを配置配線して所
望の機能を構成するが、ここでは説明を簡単にするた
め、第２のクロック信号ＣＬＫＢとマクロセルとの関係
について説明を行う。図１９はＶDD電源配線７６ａ〜７
８ａ，ＧＮＤ電源配線７６ｂ〜７８ｂを含むマスターチ
ップと図１７のスライスセルとの重ね合わせた状態を示
す図である。図２０は基本マクロセルを示す図である。
図２０において、４は電位ＶDDを供給するＶDD電源配
線、５は電位ＧＮＤを供給するＧＮＤ電源配線である。
一列に並んだＰＭＯＳトランジスタ２のゲート電極２の
並びと平行にセルの一方端部にＶDD電源配線４が配置さ
れ、一列に並んだＮＭＯＳトランジスタ２のゲート電極
３の並びと平行にセルの他方端部にＧＮＤ電源配線５が
配置されている。
【００１０】図２１は図１９に示したマスターチップ上
に図２０を示した基本マクロセル、もしくは基本マクロ
セルに更に配線を施したマクロセルを敷き詰めた状態を
示す図である。
【００１１】クロックリング及びプリドライバセルやメ
インドライバセル等のクロックドライバセルの配線が確
定した後、内部ゲート領域５３のどの列にマクロセルを
配置するか、即ち内部セル列の配置位置を決定する。例
えば図２１に示した半導体集積回路装置では、第２列，
第５列及び第８列にマクロセルを配置している。配置さ
れるマクロセルは、第２のクロック信号ＣＬＫＢの供給
が必要な順序回路３５ａとクロック信号の供給が必要な
い組み合わせ回路３６ａとに分類される。マクロセルを
敷き詰めた状態において、内部セル列のうちマクロセル
がない所ではＶDD電源配線４及びＧＮＤ電源配線５は継
がっておらず、マクロセルが一列に継がっている所では
ＶDD電源配線４及びＧＮＤ電源配線５は継がっている。
内部セル列におけるマクロセルの配置が実施された後、
内部セルを配置している内部セル列の電源配線４，５を
内部ゲート領域５３の左端から右端へ接続するための電
源配線４，５のみから成るマクロセルを各内部セル列の
上に重ねる。上記マクロセルを重ねた状態を図２２に示
す。図２２の領域Ａｒ３はトランジスタの接続はなく能
動回路としての役割は果たさないが、電源配線４，５は
存在しており、内部セル列の電源配線４，５は左端の電
源配線７８ａから右端の電源配線７７ａまで途切れるこ
となく続いている。
【００１２】次に、マクロセルが配置されていない配線
帯のどの位置に信号配線を描くのかの決定を行って、ク
ロックリングから各マクロセルにクロック信号を分配す
るための第１層Ａｌ配線を配線する。図２３に第２のク
ロック信号ＣＬＫＢの配線を施したマスターチップを示
す。図２３において、６は第１層Ａｌ配線によるクロッ
ク信号配線、３８は第２層Ａｌ配線によるクロック信号
配線、３９はクロックリングを構成している第２層Ａｌ
配線７１ａ〜７１ｃとクロック配線６とを接続するため
のスルーホールである。
【００１３】最後に、クロック信号配線以外の通常信号
のための配線を施す。その様子を図２４に示す。図２４
において、４０は信号配線である。信号配線４０は、マ
クロセルが敷き詰められている内部セル列以外の内部ゲ
ート領域５３の配線領域を使って行われる。例えば内部
ゲート領域５３のうち、例えば領域Ａｒ４，Ａｒ５にお
いて、かなり長い距離にわたって信号配線４０とクロッ
ク信号配線６とが並行して配置配線されている。
【００１４】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されており、例えば、領域Ａｒ
４，Ａｒ５において信号配線４０とクロック信号配線６
との間で配線間容量によりクロストークが生じる。近
年、半導体集積回路装置はますます微細化しており、微
細化に伴って配線間のクロストークによる影響はますま
す増大している。そして、通常信号がクロック信号配線
６を伝達するクロック信号ＣＬＫＢに混ざるとノイズと
して作用する。また逆に、クロック信号配線６を伝達し
ているクロック信号ＣＬＫＢが信号配線４０を伝達して
いる通常信号に混ざるとノイズとして作用するという問
題点があった。そこで、クロック信号配線６と信号配線
４０が並走しないそうにレイアウトする必要がある。し
かし、ＣＡＤシステムによる自動配置配線を行っている
ために従来の配線ツールでは、クロック信号配線と通常
の信号配線が並走しないようにレイアウトすることは困
難である。そのため、このようなノイズを低減しようと
すればクロストークが生じそうな部分だけ、人手によっ
て修正することが必要となり、設計のために長時間の作
業が必要となり、本来、ゲートアレイが有する設計時間
が短いという利点が十分発揮されないという問題点があ
った。
【００１５】この発明は上記のような問題点を解消する
ためになされたもので、従来のＣＡＤシステムを用いて
もクロック信号配線に隣接して他の信号配線が配線され
ないようにすることで、短期間でノイズの発生の少ない
高速かつ安定動作可能な半導体集積回路装置を得ること
を目的としている。
【００１６】
【課題を解決するための手段】第１の発明に係る半導体
集積回路装置は、ＣＡＤシステムによって少なくとも一
部のマクロセルを自動配置配線することにより形成さ
れ、異なる電源電位の供給を受けて動作する回路及びク
ロック信号に同期して動作する回路を有する半導体集積
回路装置であって、前記マクロセルは、多層配線のうち
の特定の配線層に形成され、前記クロック信号を伝達す
るクロック信号配線と、前記特定配線層の前記クロック
信号配線の両側に該クロック信号配線と隣接して形成さ
れる前記電源電位を供給するための少なくとも一組の電
源配線とを備えて構成されている。
【００１７】第２の発明に係る半導体集積回路装置の前
記一組の電源配線は、互いに同一電位の電源配線を含む
ことを特徴とする。
【００１８】第３の発明に係る半導体集積回路装置は、
入力される信号レベルがロウレベルからハイレベルに遷
移するときに動作する回路、もしくは入力される信号レ
ベルがロウレベルのときに動作する回路をさらに備え、
前記一組の電源配線の電位は高電位側の電源電位を含む
ことを特徴とする。
【００１９】第４の発明に係る半導体集積回路装置は、
入力される信号のレベルがハイレベルからロウレベルに
遷移するときに動作する回路、もしくは入力される信号
レベルがロウレベルのときに動作する回路をさらに備
え、前記一組の電源配線の電位は低電位側の電源電位を
含むことを特徴とする。
【００２０】第５の発明に係る半導体集積回路装置の前
記一組の電源配線は、互いに異なる電位の電源配線を含
むことを特徴とする。
【００２１】第６の発明に係る半導体集積回路装置の設
計方法は、異なる電源電位の供給を受けて動作する回路
及びクロック信号に同期して動作する回路を有する半導
体集積回路装置のＣＡＤシステムを用いる設計方法であ
って、多層配線のうちの特定の配線層に形成されるクロ
ック信号配線と、前記特定の配線層内の前記クロック信
号配線の両側に該クロック信号配線に隣接して形成され
る一組の電源配線とを有するマクロセルを準備する工程
と、前記マクロセルを自動配置配線する工程とを備えて
構成されている。
【００２２】
【作用】第１乃至第５の発明の半導体集積回路装置にお
けるマクロセルは、自動配置配線されるとマクロセル内
部に配置されているクロック配線が電源配線によってマ
クロセルの外部からシールドされているので、その後配
線領域にどのような信号と配線が施されてもクロック配
線と信号配線のカップリング容量は小さく、クロストー
クは生じ難い。従って、半導体集積回路装置は、クロッ
ク信号と他の信号との干渉ノイズを低減でき、高速かつ
安定動作が可能となる。
【００２３】更に、第３の発明の半導体集積回路装置に
おけるクロック信号配線は、高電位側の電位にある電源
配線によりシールドされているので、電源配線のノイズ
として低電位側より高電位側に変化するノイズは発生し
にくいため、入力される信号レベルがロウレベルからハ
イレベルに遷移するときに動作する回路、もしくは入力
される信号レベルがハイレベルのときに動作する回路は
誤動作を起こしにくくなる。
【００２４】また、第４の発明の半導体集積回路装置に
おけるクロック信号配線は、低電位側の電位にある電源
配線によりシールドされているので、電源配線のノイズ
として高電位側より低電位側に変化するノイズは発生し
にくいため、入力される信号のレベルがハイレベルから
ロウレベルに遷移するときに動作する回路、もしくは入
力される信号レベルがロウレベルのときに動作する回路
は誤動作を起こしにくくなる。
【００２５】第６の発明の半導体集積回路装置の設計に
おけるマクロセルを配置配線する工程は、特別な配線プ
ログラムを用いる事なく、従来のＣＡＤシステムでクロ
ック信号配線を他の信号配線からシールドされた状態に
自動配置配線することができる。
【００２６】
【実施例】以下この発明の一実施例を図について説明す
る。図１、図２、図３、図２５乃至図２８はこの発明の
一実施例による基本マクロセルの構成を示す平面図であ
る。図１において、１ａは基本マクロセル、６は電源配
線４，５と同一配線層内にあるクロック信号配線、４ａ
は基本マクロセル１ａにおいてクロック信号配線６の外
側に電源配線４とともにクロック信号配線６を挟むよう
に形成されたＶDD電源配線であり、その他図２０と同一
符号は図２０と同一もしくは相当する部分を示す。
【００２７】図２は図１と異なってＧＮＤ電源配線によ
りクロック信号配線を挟んだ基本マクロセルを示す図で
ある。図２において、１ｂは基本マクロセル、５ａは基
本マクロセル１ｂにおいてクロック信号配線６の外側に
電源配線５とともにクロック信号配線６を挟むように形
成されたＧＮＤ電源配線であり、その他図２０と同一符
号は図２０と同一もくしは相当する部分を示す。
【００２８】図３は図１及び図２と異なって２本のクロ
ック信号配線をＶDD電源配線及びＧＮＤ電源配線の双方
でクロック信号配線を挟んだ基本マクロセルを示す図で
ある。図３において、１ｃは基本マクロセル、６ａ，６
ｂは電源配線４，５と同一配線層内にあるクロック信号
配線、４ａは基本マクロセル１ｃにおいてクロック信号
配線６ａの外側に電源配線４とともにクロック信号配線
６ａを挟むように形成されたＶDD電源配線、５ａは基本
マクロセル１ｃにおいてクロック信号配線６ｂの外側に
電源配線５とともにクロック信号線６ｂを挟むように形
成されたＧＮＤ電源配線であり、その他図２０と同一符
号は、図２０と同一もしくは相当する部分を示す。
【００２９】図２５乃至図２７はクロック信号配線をＶ
DD電源配線とＧＮＤ電源配線とで挟んだ基本マクロセル
を示す図である。図２５乃至図２７において、１ｅ〜１
ｇは基本マクロセル、４ａ，５ａ，４ｂ，５ｂは基本マ
クロセル１ｅ〜１ｇにおいてクロック信号配線６の外側
に形成され、ＧＮＤ電源配線５もしくはＶDD電源配線４
とともにクロック信号配線６を挟むように形成されたＶ
DD電源配線及びＧＮＤ電源配線である。
【００３０】また、図２８はクロック信号配線をシール
ドする一組の電源配線が同一配線層内で相互に接続され
ている例を示す図である。
【００３１】次に、マクロセルにおける各トランジスタ
へのクロック信号の供給方法の一例を図４に示す。基本
マクロセル１ａにおいて、７は第２層Ａｌ配線であり、
第１層配線の電源配線４及びクロック信号配線６等と直
交するように形成されてる。スルーホール８によってＶ
DD電源配線４，４ａと第２層Ａｌ配線７が接続されてい
る。このことにより配線抵抗等の要因を排してＶDD電源
配線４，４ａの電位の値を同じにすることができる。ス
ルーホール８によってクロック信号配線６と第２層Ａｌ
配線７が接続され、第２層Ａｌ配線７と第１層Ａｌ配線
９が接続される。また、第１層Ａｌ配線９はトランジス
タのゲート電極２，３とコンタクトホール１０を介して
接続されている。このようにしてトランジスタのゲート
電極２，３にクロック信号配線６からクロック信号が供
給される。
【００３２】次に、図５乃至図１１を用い、この発明の
マクロセルを用いた自動配置配線について詳しく説明す
る。マスターチップは図１４に示した従来の半導体集積
回路装置と同じマスターチップを用いる。図５及び図６
はマスターチップの内部ゲート領域に対して２相クロッ
ク信号の供給を実現するためのスライスセルを示す図で
ある。図５は第１のクロック信号ＣＬＫＢを供給するた
めのクロックリング形成に用いるセルを示している。図
６は第２のクロック信号ＣＬＫＡを供給するためのクロ
ックリング形成に用いるセルを示している。図５及び図
６において、１１，２０はスライスセル、１３，２２は
外部から与えられたクロック信号ＣＬＫＢ，ＣＬＫＡを
プリドライバの入力に伝えるプリドライバ入力線、１
４，２３はプリドライバの出力をメインドライバの入力
端に伝えるプリドライバ出力線、１５ａ，１５ｂ，２４
ａ，２４ｂはメインドライバの出力をクロックリングに
伝えるメインドライバ出力線である。１２ａ〜１２ｃ及
び２１ａ〜２１ｃはクロックリングを構成している第２
層Ａｌ配線、１６ａ〜１６ｂ及び２６ａ〜２６ｂはクロ
ックリングを構成している第１層Ａｌ配線である。スラ
イスセル１１，２０が図１６及び図１７に示したスライ
スセルと異なる点は、電源配線１８ａ〜１８ｃ及び電源
配線２８ａ〜２８ｃを備えている点である。これは、ク
ロック信号線１２ａ〜１２ｃ及び２１ａ〜２１ｃと他の
信号配線とのクロストークが起きないようにシールドす
ることを目的として設けられたものである。
【００３３】次に、図１５に示したマスターセルに図５
及び図６に示したスライスセルを重ねた状態を図７に示
す。図７において、クロックリングが重ならないことは
勿論、電源配線１８ａ〜１８ｃ及び電源配線２８ａ〜２
８ｃもクロックリングと同一配線層において重なること
はない。従来と同様のクロックリングを用いて２相クロ
ック信号を供給することもできるが、図５及び図６の様
にスライスセルにシールドのための電源配線を含めるこ
ともできる。
【００３４】続いて、基本マクロセルを配置配線して所
望の機能を構成するが、ここでは説明を簡単にするため
に第２のクロック信号ＣＬＫＢと基本マクロセルとの関
係について説明する。図８は電源配線３１ａ〜３１ｃを
含むマスターチップと図５に示したスライスセルとの重
ね合わせた状態を示す図である。ここでは説明を簡単に
するためにＧＮＤ電源配線も省略している。クロックリ
ング及びクロックドライバセルの配線が確定した後、内
部セル領域５３のどの列にマクロセルを配置するのか、
内部セル列の配置位置を決定する。なお、信号配線を施
す前に図８に示す様に第２層ＶDD電源配線３１ａ〜３１
ｃと第２層ＧＮＤ電源配線１８ａ〜１８ｃを予め配線し
ておく。そして、クロック信号配線１２ａ〜１２ｃ及び
電源配線３１ａ〜３１ｃ等を配線する領域は配線プログ
ラムでは内部ゲート及び第２層電源配線禁止領域として
扱うので、配線プログラムによる通常の信号配線の配線
時には影響しない。同様にクロック信号配線１６ａ，１
６ｂの配線領域もＩ／Ｏバッファ領域７に内接して予め
配線領域を確保しておき、内部セル配置禁止、第１層金
属による信号配線禁止領域として扱うので、通常信号線
の配線には影響しない。
【００３５】図９は図８に示したマスターチップ上に図
１に示した基本マクロセル、もしくは基本マクロセルに
配線を施して所定の機能を持たせたマクロセルを敷き詰
めた状態を示す図である。図において、３５は第２のク
ロック信号ＣＬＫＢの供給が必要な順序回路、３６はク
ロック信号の供給が必要ない組み合わせ回路を示してい
る。マクロセルを敷き詰めた段階で電源配線４，５とと
もにクロック信号配線６の配線もほぼ終了している。し
かし、内部セル列においてマクロセルが存在していない
部分があり、電源配線４，５及びクロック信号配線６は
継がっていない。マクロセルが一列に継がっていない所
を継げるため、内部セルを配置している内部セル列の電
源配線４，５及びクロック信号配線６を内部ゲート領域
５３の左端から右端へ接続する左端から右端までの長さ
を有する電源４，５及びクロック信号配線６のみから成
るマクロセルを各マクロセル列の上に重ねる。このマク
ロセルを重ねた状態を図１０に示す。例えば図１０の領
域Ａｒ１はトランジスタの接続はなく能動回路としての
役割を果たしていないが、電源配線４，５及びクロック
信号配線６は存在しており、内部セル列の電源配線４，
５及びクロック信号配線６は左端の電源配線３１ａから
右端の電源配線３１ｂまで途切れることなく接続してい
る。また、この時同時に第２層Ａｌ配線３８によるクロ
ック信号配線６との接続及びスルーホール３９によるク
ロック信号配線６とクロックリングとの接続も行う。な
お、第２層Ａｌ配線３８は、全て順序回路３５内で配線
されるため最短の配線となる。
【００３６】また、使用される基本マクロセルは、図１
３に示したデータベースＤＢ１にライブラリとして登録
されている。そして、ＳＯＧ用レイアウトツールＴ１１
を用いてレイアウトを行う。この時クロックスキューの
管理も同時に行う。
【００３７】最後に、クロック信号線以外の通常信号の
ための配線を施す。図１１はクロック信号以外の信号配
線を配線した状態を示す概念図である。図１１におい
て、配線領域に配線された信号配線４０は、領域Ａｒ
６，Ａｒ７で長い距離クロック信号配線６と並行して配
置されているが、電源配線４ａによってシールドされて
いるため、クロック信号配線６と通常の信号配線４０と
の間のカップリング容量は極めて小さく、クロストーク
が起こる割合は減少している。
【００３８】なお、上記実施例においては、基本マクロ
セルとして図１に示した基本マクロセル１ａ、もしくは
それと同タイプのマクロセルを用いて配置配線を行った
が、基本マクロセルとして図２，図３，図２５及び図２
６に示した基本マクロセル１ｂ〜１ｈを用いてもよく、
１つのマスターチップ上でこれらを混合して使用しても
よい。
【００３９】上記の基本マクロセル１ａ〜１ｇの使用に
ついて、例えば、電源配線の電位もＣＭＯＳ回路等のＬ
ＳＩ内部の回路のスイッチングに応じて１Ｖ前後のノイ
ズパルスが発生する等の変化を起こす。例えばＣＭＯＳ
回路を例に取れば、この回路の出力が“Ｌ”から“Ｈ”
へ変化する場合、主にＶDD電源配線に負のノイズパルス
が発生し、“Ｈ”から“Ｌ”変化する場合にはＧＮＤ電
源配線に正のノイズパルスが発生する。そのため、ポジ
ティブエッジトリガータイプのフリップフロップ回路や
ハイイネーブルタイプのラッチ等を多用する場合には、
図１１に示すように正のトリガパルスの発生しにくいＶ
DD電源配線でシールドする基本マクロセル１ａ等の形式
を用いる方が有利である。逆にネガティブエッジトリガ
ータイプのフリップフロップ回路やロウイネーブルタイ
プのラッチ等を多用する場合には、図２９に示すように
負のトリガパルスの発生しにくいＧＮＤ電源配線でシー
ルドする基本マクロセル１ｂ等の形式を用いる方が有利
である。
【００４０】
【発明の効果】以上のように、請求項１乃至請求項５記
載の発明の半導体集積回路装置によれば、マクロセル
は、多層配線のうちの特定の配線層に形成され、クロッ
ク信号を伝達するクロック信号配線と、特定配線層のク
ロック信号配線の両側に該クロック信号配線と隣接して
形成される電源電位を供給するための少なくとも一組の
電源配線とを備えて構成されているので、ＣＡＤシステ
ムによる自動配置配線を用いても、クロック信号配線を
他の信号配線からシールドすることができ、短期間でノ
イズマージンの高い安定動作可能な半導体集積回路装置
を得ることができるという効果がある。
【００４１】更に、請求項３記載の発明の半導体集積回
路装置によれば、一組の電源配線の電位は高電位側の電
源電位を含むように構成されているので、電源配線にお
ける電源電位の変動に対してもノイズマージンの高い安
定動作可能な半導体集積回路装置を得ることができると
いう効果がある。
【００４２】同様に、請求項４記載の発明の半導体集積
回路装置によれば、一組の電源配線の電位は低電位側の
電源電位を含むように構成されているので、電源配線に
おける電源電位の変動に対してもノイズマージンの高い
安定動作可能な半導体集積回路装置を得ることができる
という効果がある。
【００４３】請求項６記載の発明の半導体集積回路装置
の設計方法によれば、多層配線のうちの特定の配線層に
形成されるクロック信号配線と、特定配線層内のクロッ
ク信号配線の両側に該クロック信号配線に隣接して形成
される一組の電源配線とを有するマクロセルを準備する
工程と、マクロセルを自動配置配線する工程とを備えて
構成されているので、クロック信号配線を他の信号配線
からシールドすることができ、短期間でノイズマージン
の高い安定動作可能な半導体集積回路装置を設計するこ
とができるという効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例による基本マクロセルの構
成を示す概念図である。
【図２】この発明の一実施例による基本マクロセルの構
成を示す概念図である。
【図３】この発明の一実施例による基本マクロセルの構
成を示す概念図である。
【図４】この発明の一実施例による基本マクロセルの構
成を示す概念図である。
【図５】この発明の一実施例に用いたスライスセルを示
す概念図である。
【図６】この発明の一実施例に用いたスライスセルを示
す概念図である。
【図７】図５及び図６に示したスライスセルをマスター
チップに重ねた状態を示す半導体集積回路装置の概念図
である。
【図８】図７に示したマスターチップにさらに電源配線
を施した状態を示す半導体集積回路装置の概念図であ
る。
【図９】図８に示したマスターチップにさらにマクロセ
ルを配置した状態を示す半導体集積回路装置の概念図で
ある。
【図１０】図９に示したマスターチップにさらに内部セ
ル列の電源配線及びクロック信号配線を施した状態を示
す半導体集積回路装置の概念図である。
【図１１】図１０に示したマスターチップにさらに信号
配線を施した状態を示す半導体集積回路装置の概念図で
ある。
【図１２】ゲートアレイの設計手順の概要を示すフロー
チャートである。
【図１３】ゲートアレイの設計を行うＣＡＤシステムの
構成を示すブロック図である。
【図１４】マスターチップの構成の一例を示す概念図で
ある。
【図１５】図１４に示したマスターチップの内部ゲート
領域の構成を示す図である。
【図１６】従来の半導体集積回路装置の設計に用いたス
ライスセルを示す概念図である。
【図１７】従来の半導体集積回路装置の設計に用いたス
ライスセルを示す概念図である。
【図１８】図１６及び図１７に示したスライスセルをマ
スターチップに重ねた状態を示す半導体集積回路装置の
概念図である。
【図１９】図１８に示したマスターチップにさらに電源
配線を施した状態を示す半導体集積回路装置の概念図で
ある。
【図２０】従来の基本マクロセルの構成を示す概念図で
ある。
【図２１】図１９に示したマスターチップにさらに基本
マクロセルを配置した状態を示す半導体集積回路装置の
概念図である。
【図２２】図２１に示したマスターチップにさらに内部
セル列の電源配線を施した状態を示す半導体集積回路装
置の概念図である。
【図２３】図２２に示したマスターチップにさらにクロ
ック信号配線を施した状態を示す半導体集積回路装置の
概念図である。
【図２４】図２３に示したマスターチップにさらに信号
配線を施した状態を示す半導体集積回路装置の概念図で
ある。
【図２５】この発明の一実施例による基本マクロセルの
構成を示す概念図である。
【図２６】この発明の一実施例による基本マクロセルの
構成を示す概念図である。
【図２７】この発明の一実施例による基本マクロセルの
構成を示す概念図である。
【図２８】この発明の一実施例による基本マクロセルの
構成を示す概念図である。
【図２９】図７に示したマスターチップに信号配線まで
施した状態を示す概念図である。
【符号の説明】
１ａ〜１ｈ 基本マクロセル ２ ＰＭＯＳトランジスタのゲート電極 ３ ＮＭＯＳトランジスタのゲート電極 ４，４ａ，４ｂ ＶDD電源配線 ５ ＧＮＤ電源配線 ５ａ，５ｂ ＧＮＤ電源配線 ６ クロック信号配線 ６ａ，６ｂ クロック信号配線 ７ 第２層Ａｌ配線 ８ スルーホール ９ 第１層Ａｌ配線 １０ コンタクトホール １２ａ〜１２ｃ クロック信号配線 １３ プリドライバ入力線 １４ プリドライバ出力線 １５ａ，１５ｂ メインドライバ出力線 １６ クロック信号配線 １８ａ〜１８ｃ ＶDD電源配線 ２１ａ〜２１ｃ クロック信号線 １１，２０ スライスセル ２２ プリドライバ入力線 ２３ プリドライバ出力線 ２４ａ，２４ｂ メインドライバ出力線 ２６ａ，２６ｂ クロック信号配線 ３１ａ〜３１ｃ ＶDD電源配線 ３５ 組合せ回路 ３６ 順序回路 ３８ クロック信号配線 ３９ スルーホール ４０ 信号配線 ５０ 半導体集積回路装置 ５２ Ｉ／Ｏバッファ領域 ５３ 内部ゲート領域

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ＣＡＤシステムによって少なくとも一部
    のマクロセルを自動配置配線することにより形成され、
    異なる電源電位の供給を受けて動作する回路及びクロッ
    ク信号に同期して動作する回路を有する半導体集積回路
    装置であって、 前記マクロセルは、 多層配線のうちの特定の配線層に形成され、前記クロッ
    ク信号を伝達するクロック信号配線と、 前記特定配線層の前記クロック信号配線の両側に該クロ
    ック信号配線と隣接して形成される前記電源電位を供給
    するための少なくとも一組の電源配線と、 を備える、半導体集積回路装置。
  2. 【請求項２】 前記一組の電源配線は、互いに同一電位
    の電源配線を含む請求項１記載の半導体集積回路装置。
  3. 【請求項３】 入力される信号レベルがロウレベルから
    ハイレベルに遷移するときに動作する回路、もしくは入
    力される信号レベルがハイレベルのときに動作する回路
    をさらに備え、 前記一組の電源配線の電位は高電位側の電源電位を含む
    請求項２記載の半導体集積回路装置。
  4. 【請求項４】 入力される信号のレベルがハイレベルか
    らロウレベルに遷移するときに動作する回路、もしくは
    入力される信号レベルがロウレベルのときに動作する回
    路をさらに備え、 前記一組の電源配線の電位は低電位側の電源電位を含む
    請求項２記載の半導体集積回路装置。
  5. 【請求項５】 前記一組の電源配線は、互いに異なる電
    位の電源配線を含む請求項１記載の半導体集積回路装
    置。
  6. 【請求項６】 異なる電源電位の供給を受けて動作する
    回路及びクロック信号に同期して動作する回路を有する
    半導体集積回路装置のＣＡＤシステムを用いる設計方法
    であって、 （ａ）多層配線のうちの特定の配線層に形成されるクロ
    ック信号配線と、前記特定の配線層内の前記クロック信
    号配線の両側に該クロック信号配線に隣接して形成され
    る一組の電源配線とを有するマクロセルを準備する工程
    と、 （ｂ）前記マクロセルを自動配置配線する工程と、 を備える、半導体集積回路装置の設計方法。
JP4226756A 1992-08-26 1992-08-26 半導体集積回路装置及びその設計方法 Pending JPH0677403A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP4226756A JPH0677403A (ja) 1992-08-26 1992-08-26 半導体集積回路装置及びその設計方法
DE4327652A DE4327652C2 (de) 1992-08-26 1993-08-17 Integrierte Halbleiterschaltungsvorrichtung und Verfahren zum Entwerfen einer integrierten Halbleiterschaltungsvorrichtung
US08/517,193 US5602406A (en) 1992-08-26 1995-08-21 Semiconductor integrated circuit device with reduced clock signal line noise

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4226756A JPH0677403A (ja) 1992-08-26 1992-08-26 半導体集積回路装置及びその設計方法

Publications (1)

Publication Number Publication Date
JPH0677403A true JPH0677403A (ja) 1994-03-18

Family

ID=16850123

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4226756A Pending JPH0677403A (ja) 1992-08-26 1992-08-26 半導体集積回路装置及びその設計方法

Country Status (3)

Country Link
US (1) US5602406A (ja)
JP (1) JPH0677403A (ja)
DE (1) DE4327652C2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10331602B2 (en) 2016-04-12 2019-06-25 Mei Fujitsu Semiconductor Limited Semiconductor integrated circuit having different operation modes and design method thereof

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758301A (ja) * 1993-08-13 1995-03-03 Oki Electric Ind Co Ltd 半導体集積回路装置
JP3501620B2 (ja) * 1997-05-26 2004-03-02 株式会社 沖マイクロデザイン 半導体集積回路
US6344667B1 (en) * 1998-03-02 2002-02-05 Kabushiki Kaisha Toshiba Wiring board with reduced radiation of undesired electromagnetic waves
KR100306881B1 (ko) * 1998-04-02 2001-10-29 박종섭 동기 반도체 메모리를 위한 인터페이스
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
US6624056B2 (en) * 2000-12-04 2003-09-23 Pts Corporation Methods and apparatus for providing improved physical designs and routing with reduced capacitive power dissipation
JP3964295B2 (ja) * 2002-09-18 2007-08-22 松下電器産業株式会社 集積回路設計における電源経路構造
US7757197B1 (en) * 2003-05-29 2010-07-13 Altera Corporation Method and apparatus for utilizing constraints for the routing of a design on a programmable logic device
KR20130008674A (ko) * 2011-07-06 2013-01-23 삼성전자주식회사 어댑티브 바디 바이어스 회로 및 이를 포함하는 반도체 집적 회로
CN105631075B (zh) * 2014-11-04 2018-09-11 中国科学院微电子研究所 一种标准单元优化方法及系统
KR20220008171A (ko) * 2020-07-13 2022-01-20 삼성전자주식회사 반도체 칩 설계 방법 및 그것을 수행하기 위한 컴퓨팅 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59136948A (ja) * 1983-01-18 1984-08-06 エイ・ティ・アンド・ティ・コーポレーション 集積回路チツプ
JPH0251252A (ja) * 1988-08-15 1990-02-21 Toshiba Corp 集積回路の配線構造
JPH04196462A (ja) * 1990-11-28 1992-07-16 Hitachi Ltd 多層配線構造の配線方法および半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6341048A (ja) * 1986-08-06 1988-02-22 Mitsubishi Electric Corp 標準セル方式大規模集積回路
JPS6441032A (en) * 1987-08-05 1989-02-13 Mitsubishi Electric Corp Debugging supporting device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59136948A (ja) * 1983-01-18 1984-08-06 エイ・ティ・アンド・ティ・コーポレーション 集積回路チツプ
JPH0251252A (ja) * 1988-08-15 1990-02-21 Toshiba Corp 集積回路の配線構造
JPH04196462A (ja) * 1990-11-28 1992-07-16 Hitachi Ltd 多層配線構造の配線方法および半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10331602B2 (en) 2016-04-12 2019-06-25 Mei Fujitsu Semiconductor Limited Semiconductor integrated circuit having different operation modes and design method thereof

Also Published As

Publication number Publication date
US5602406A (en) 1997-02-11
DE4327652C2 (de) 1997-01-16
DE4327652A1 (de) 1994-03-10

Similar Documents

Publication Publication Date Title
JP4002412B2 (ja) 基本セル、集積回路レイアウトセクション、集積回路レイアウト、集積回路デバイスおよび集積回路の信号線を設計する方法
US6779158B2 (en) Digital logic optimization using selection operators
US4701778A (en) Semiconductor integrated circuit having overlapping circuit cells and method for designing circuit pattern therefor
US9928337B2 (en) Integrated circuit and design method for same
US6321371B1 (en) Insertion of spare logic gates into the unused spaces between individual gates in standard cell artwork
JPH0677403A (ja) 半導体集積回路装置及びその設計方法
US20240037309A1 (en) Multiplexer
US11392743B2 (en) Multiplexer
JP4743469B2 (ja) 半導体集積回路装置とクロック分配方法
US20160321389A1 (en) Computer-implemented method and computer program for generating a layout of a circuit block of an integrated circuit
JP3198999B2 (ja) スキャンパス回路のクロックツリー形成方法
JP2001203270A (ja) 半導体集積回路の配線方法および半導体集積回路
JP3925679B2 (ja) 半導体装置および半導体設計装置
JPH06188397A (ja) 半導体集積回路
US6236232B1 (en) Multi-purpose transistor array
JP2783216B2 (ja) 半導体装置の配線方法
JP3148399B2 (ja) 半導体装置の製造方法
JPH0722510A (ja) 半導体集積回路装置の製造方法および半導体集積回路装置
JPH058576B2 (ja)
JPH11345881A (ja) 標準セルライブラリ、ブロックレイアウト設計方法および設計装置ならびに半導体集積装置
JP2002299447A (ja) 半導体集積回路及びその設計方法
JPH03177066A (ja) 半導体集積回路装置
JPH09246501A (ja) 半導体集積回路およびそのレイアウト設計方法
JPS62254445A (ja) アナログ・デイジタル半導体集積回路
JPS5946045A (ja) 半導体集積回路装置