JPS59136948A - 集積回路チツプ - Google Patents

集積回路チツプ

Info

Publication number
JPS59136948A
JPS59136948A JP59004927A JP492784A JPS59136948A JP S59136948 A JPS59136948 A JP S59136948A JP 59004927 A JP59004927 A JP 59004927A JP 492784 A JP492784 A JP 492784A JP S59136948 A JPS59136948 A JP S59136948A
Authority
JP
Japan
Prior art keywords
integrated circuit
line
circuit chip
lines
clock distribution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59004927A
Other languages
English (en)
Other versions
JPH0572744B2 (ja
Inventor
マサカズ・シヨ−ジ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
Western Electric Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Electric Co Inc filed Critical Western Electric Co Inc
Publication of JPS59136948A publication Critical patent/JPS59136948A/ja
Publication of JPH0572744B2 publication Critical patent/JPH0572744B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路要素にタイミングパルスを供給するた
めの少くとも１個のクロック分配線を含む集積回路チッ
プに係る。
超大規模集積（ＶＬＳＩ）半導体チップの要素の大きさ
が減少し、動作周波数が増すにつれ、当業者には“′ク
ロックスキーパとして知られる問題が、より議論される
ようになった。クロックスキューはタイミングパルスが
、設計された到着時刻から集積回路要素に到着する時間
のずれである。
この問題は、約１ミクロンの要素の大きさおよび２５メ
ガヘルツ（ＭＨ２）の動作において、許容されなくなる
。
クロックスキューを減すためのほとんどの努力は、等距
離または非常に短距離のクロック分配線を作成すること
に向けられてきた。
この目的のために、多くの集積回路チップは集積部分と
してクロック源を有する。遅延補償要素がしばしば導入
きれた。しかし、ある種の予期されない伝搬遅延が起こ
り、より高い周波数でこれらの効果はより有害になるこ
とがわかった。
これらの問題は、本発明に従う集積回路チップにより解
決される。本発明ンこ従う集積回路は、クロック分配線
の相対する側に固定されたｄ−ｃ電位に保つのに適した
第１および第２の線を含み、第１および第２の線は密接
に隣接し、クロック分配線に平行であることを特徴とす
る。
第１図は周知のフォトリソグラフィ技術により、半導体
チップ（１０）中に規定した典型的な集積回路マイクロ
プロセッサを示す。
マイクロプロセッサは制御部（１１）、論理部（１２）
およびデータバス部（１６）から成る。制御および論理
部はワイヤリングパターン（１５）により相互接続され
ている。
第２図は第１図のワイヤリングパターン（１５）の拡大
された一部を示す。パターンは３請の表示線＜２１　．
２２）および（２５）を示す。インバータ（２４，２５
，２１り）および（２７）はある種の論理回路を表わす
線の端部に接続され、その具体的な性質は本発明を理解
する上で重要ではない。別の接地バス（２８）も示され
ている。接地バス（２８）は通常リード（２９）によシ
、チップ牛ヤリヤ（図示されていない）上の外部端子に
接続されている。バス（２８）とワイヤリングパターン
の任意の線の間には、電気的接続がないことに注意され
たい。
第６図は第２図に示されたマイクロプロセッサの、図中
の破線（１−１１’）に清ってとった一部分の断面を示
す。線（２１，２２）および（２３）Ｈチップの一部で
あるシリコン基板層（３１）上の酸化物表面層（６０）
の上に規定された金属から成る。金属パターンは通常の
ように、窒化物層（６２）で被覆源れ・ている。誘電率
εは窒化物に対し７，５、酸化物に対し６，７と仮定す
る。また、線（２１゜２２）および（２６）のそれぞれ
の断面は正方形で、線間の間隔は酸化物層の厚さと正方
形の一辺にほぼ等しい。寄生容量は容量（５５゜３６）
および（６７）で表わされる。線（２２）が経験する最
悪の場合の容量０．Ｖ％Ｉは、Ｃ２２”　””　Ｃ５７
＋４０５６　　　　（１）である。ここで、０，７；Ｔ
ｈよびＣう。はそれぞれ容量（６７）および（６６）の
容量である。
最悪の場合は、中央線（２２）および線（２１゜２３）
が同時に相対する極性にスイッチしたときに起る。一方
、最善の場合の容量は、ＯＢ＝Ｏ，（２） ２ で表わされる。最善の場合は６個の容量すべてが同時に
同じ極性にスイッチしたときに起る。それは次のように
示される。
Ｂ ２ Ｃ−Ｃと仮定した。容量のそのような犬５５　　　　５
６ きな不確定さが生じる可能性は小さいが、５０パ一セン
ト程度の不確定さは起り、回路動作に大きな影響をおよ
ぼす。線（２２）がクロック分配線である場合、クロッ
クパルスに予期できないずれが起る。１ミクロン技術の
ＶＬＳＩチップの場合、クロックスキューは通常２・ト
確定なりロック分配線の容量で全体が央址るであ、ろう
。
第４図：・↓それぞれ第２図の線（２１，２２）および
（２３）に対応する６本の線（４１゜４２）および（４
６）を含む第１図のワイヤ部分（１５）の一部を示す。
図はまた、線（４２）のいずれかの側に配置された２つ
の追加きれた導電体線（４４）および（４５）を示し、
それらの基本的な機能は本発明の原理・　に従い、線（
４１）または（４６）のいずれかから、線（４２）を静
電的に遮蔽することである３１図はまた、第２図の接地
バス（２８）に対応し、ワイヤ（４９）により外部電極
にワイヤボンドするのに適した接地バス（４８）を示す
。線（４４）および（４５）は本質的に接地に保たれる
ように、図示されているごとく、接地バス（４８）に直
接接続されている。
第５図は本発明の別の実施例を示し、６本の線（，５１
，５２）および（５６）は第２図の線（２１，２２）お
よび（２６）に対応する。この場合の接地バス（５４）
は線（５１）および（５２）の間に配置され、それらの
間の遮蔽として適切に働く。刻・４図の線（４５）に対
応する遮蔽線（５５）は、線（５６）から線（５２）を
遮蔽するために使用され、接地バスに接続され、さらに
リードワイヤ（５６）により、外部端子（５７）に接続
されている。
この実施例から、接地バスそれ自身は追加された接地線
（第４図の線（４４）と同様）として用いるよりは、ク
ロック分配線（５２）を遮蔽する補助として用いてもよ
い。
第６図は第４図の線（４４）および（４５）。
のような追加された接地線の必要性を除くためて、クロ
ック分配線を遮蔽するため接地およびパワーバスが用い
られる実施例を示す。
クロック分配線（６２）はパワーバス（６３）および接
地バス（６４）により遮蔽されている。線（６５）は第
４図の線（４１）に対応し、バス（６３）および（６４
）はそれぞれ第４図の線（４４）および（４５）に対応
する。パワーおよび接地バス（６６）および（６４）は
それぞれリード線（６６）および（６７）を通して、端
子に接続されている。第６図の丸施例から、適切な遮蔽
は接地線を加えることなく、クロック分配線およびパヮ
ーバ、ス丑たは接地バスの一方または両方の配置を変え
ることにより得られることが明らかである。
所望の静電Ｓ蔽はいずれかの導電体により保護すべき線
を封じることにより実現でき、対のそれぞれは固定され
たｄ−ｃ電位に床たれ、それは接地バス、パワーバスま
たは任意のｄ　−ｃ市川に１呆たれた単純な導電体であ
る。
このような方式でどの程度のクロック分配線をａ蔽する
必要があるかは、典型的な場合多くの要因の関数である
。本発明はそのような線のかなりの部分を遮蔽する必要
があるとき、特に関心がもたれる。
第４図、第５図または第６図の実施例のいずれか−っの
クロック分配線の容は負荷は比較的低い。特に−ミクロ
ン技術の場合、ろ１）「の容量負荷が得られ、ゼ゛口に
近いクロックスキーが実現される。
【図面の簡単な説明】
第１図は、マイクロプロセッサの構成の略図であり。 第２図は、第１図示のマイクロッ０ロセツサの一部の拡
大平面図であり。 第６図は、第２図示の部分の断面図であり。 第４図、第５図及び第６図は１本発明の教示に従ったマ
イクロプロセッサの同様の部分に対する交互の書き込み
パターンの拡大平面図である。 〔主要部分の符号の説明〕 クロック分配線　　　・・・・・　４２第１の線　　　
　　・・・・・・　４４第２の線　　　　　・・・・・
・　４５第２のパルスキャリ線　・・・・　４１第６の
パルスキャリ線　・・・・　４６接地パス　　　　　　
　・・・・　６４パワーハス　　　　　　・０・・　６
３出　　１幀　人　　　　ウェスターン　エレク１〜リ
ツクカムパニー、インコーポレーテツド

Claims (1)

  1. 【特許請求の範囲】 １、　集積回路要素にタイミングパルスを分配するため
    の少くとも１個のクロック分配線を含む集積回路チップ
    において。 クロック分配線の相対する側に、固定ｄ−Ｃ電位に医つ
    のに適した第１および第２の線を備え、第１および第２
    の線はクロック分配近傍に隣接し、それと平行であるこ
    とを特徴とする集積回路チップ。 ２、特許請求の範囲第１項に記載された集積回路チップ
    において、。 クロック分配線に相対する第１つ線の一方の側に、それ
    と隣接し、かつ平行に第２のパルス牛ヤリ線が延び、ク
    ロック分配線に相対する第２の線の一方の側に、それと
    隣接１〜、かつ平行にオ６のパルス牛ヤリ線が延びるこ
    とを更に特徴とする集積回路チップ。 ６　特許請求の範囲第１項に記載された集積回路チップ
    において、 該第１の線は接地バスから成ることを更に特徴とする集
    積回路チップ。 ４、　特許請求の範囲第２項に記載された集積回路チッ
    プにおいて、 該第２の線はパワーバスから成ることを更に特徴とする
    集積回路チップ。 ５、　特許請求の範囲第１項に記載された集積回路チッ
    プにおいて、 該クロック分配線の幅は、該線と該第１および第２の線
    との間隔にほぼ等しいことを更に特徴とする集積回路チ
    ップ。
JP59004927A 1983-01-18 1984-01-17 集積回路チツプ Granted JPS59136948A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/458,769 US4514749A (en) 1983-01-18 1983-01-18 VLSI Chip with ground shielding
US458769 1983-01-18

Publications (2)

Publication Number Publication Date
JPS59136948A true JPS59136948A (ja) 1984-08-06
JPH0572744B2 JPH0572744B2 (ja) 1993-10-12

Family

ID=23822007

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59004927A Granted JPS59136948A (ja) 1983-01-18 1984-01-17 集積回路チツプ

Country Status (6)

Country Link
US (1) US4514749A (ja)
JP (1) JPS59136948A (ja)
DE (1) DE3401181C2 (ja)
FR (1) FR2547676B1 (ja)
GB (1) GB2134708B (ja)
NL (1) NL191912C (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61111059A (ja) * 1984-11-05 1986-05-29 Toshiba Corp 密着型イメ−ジセンサ
JPS6448035U (ja) * 1987-09-18 1989-03-24
JPH02263462A (ja) * 1989-04-03 1990-10-26 Mitsubishi Electric Corp 半導体装置
JPH0629393A (ja) * 1992-05-12 1994-02-04 Nec Corp 半導体集積回路
JPH0677403A (ja) * 1992-08-26 1994-03-18 Mitsubishi Electric Corp 半導体集積回路装置及びその設計方法
EP0788228A2 (en) 1996-01-30 1997-08-06 Nec Corporation Semiconductor integrated circuit chip

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4649417A (en) * 1983-09-22 1987-03-10 International Business Machines Corporation Multiple voltage integrated circuit packaging substrate
JPS60134440A (ja) * 1983-12-23 1985-07-17 Hitachi Ltd 半導体集積回路装置
US4885628A (en) * 1984-08-22 1989-12-05 Hitachi, Ltd. Semiconductor integrated circuit device
CA1246755A (en) * 1985-03-30 1988-12-13 Akira Miyauchi Semiconductor device
JPS6341048A (ja) * 1986-08-06 1988-02-22 Mitsubishi Electric Corp 標準セル方式大規模集積回路
JP2653099B2 (ja) * 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
JPH021928A (ja) * 1988-06-10 1990-01-08 Toshiba Corp 半導体集積回路
US5428242A (en) * 1988-11-22 1995-06-27 Seiko Epson Corporation Semiconductor devices with shielding for resistance elements
US5301349A (en) * 1988-12-28 1994-04-05 Kabushiki Kaisha Toshiba Single chip computer having ground wire formed immediately parallel a data bus and drivers formed directly under the data bus for high speed data transfer
US4947235A (en) * 1989-02-21 1990-08-07 Delco Electronics Corporation Integrated circuit shield
DE3941679A1 (de) * 1989-12-18 1991-06-27 Telefunken Electronic Gmbh Fotomodul
US5027183A (en) * 1990-04-20 1991-06-25 International Business Machines Isolated semiconductor macro circuit
JPH04267586A (ja) * 1991-02-22 1992-09-24 Nec Corp 同軸配線パターンおよびその形成方法
JPH05136125A (ja) * 1991-11-14 1993-06-01 Hitachi Ltd クロツク配線及びクロツク配線を有する半導体集積回路装置
KR940008132B1 (ko) * 1991-11-28 1994-09-03 삼성전자 주식회사 신호선간의 잡음을 억제하는 메모리 소자
US5329188A (en) * 1991-12-09 1994-07-12 Cray Research, Inc. Clock pulse measuring and deskewing system and process
US5629840A (en) * 1992-05-15 1997-05-13 Digital Equipment Corporation High powered die with bus bars
JP2854757B2 (ja) * 1992-06-17 1999-02-03 三菱電機株式会社 半導体パワーモジュール
DE69322980T2 (de) * 1992-11-18 1999-06-02 Fuji Electric Co Ltd Halbleiter-Umwandlungsvorrichtung
JPH0758301A (ja) * 1993-08-13 1995-03-03 Oki Electric Ind Co Ltd 半導体集積回路装置
GB2286286B (en) * 1993-12-31 1998-05-27 Hyundai Electronics Ind Improvements in or relating to the fabrication of semiconductor devices
IT1272933B (it) * 1994-01-28 1997-07-01 Fujitsu Ltd Dispositivo a circuito integrato di semiconduttore
US5896055A (en) * 1995-11-30 1999-04-20 Matsushita Electronic Industrial Co., Ltd. Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines
US6087728A (en) * 1996-06-27 2000-07-11 Intel Corporation Interconnect design with controlled inductance
JP3501620B2 (ja) * 1997-05-26 2004-03-02 株式会社 沖マイクロデザイン 半導体集積回路
US6480548B1 (en) 1997-11-17 2002-11-12 Silicon Graphics, Inc. Spacial derivative bus encoder and decoder
US6307252B1 (en) 1999-03-05 2001-10-23 Agere Systems Guardian Corp. On-chip shielding of signals
KR20010009697A (ko) 1999-07-13 2001-02-05 윤종용 차폐선을 구비한 반도체 집적회로
US6775339B1 (en) 1999-08-27 2004-08-10 Silicon Graphics, Inc. Circuit design for high-speed digital communication
US6574711B2 (en) * 1999-12-27 2003-06-03 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit
US6417713B1 (en) 1999-12-30 2002-07-09 Silicon Graphics, Inc. Programmable differential delay circuit with fine delay adjustment
US7031420B1 (en) 1999-12-30 2006-04-18 Silicon Graphics, Inc. System and method for adaptively deskewing parallel data signals relative to a clock
US6831924B1 (en) 2000-07-20 2004-12-14 Silicon Graphics, Inc. Variable mode bi-directional and uni-directional computer communication system
US7248635B1 (en) 2000-07-20 2007-07-24 Silicon Graphics, Inc. Method and apparatus for communicating computer data from one point to another over a communications medium
US6779072B1 (en) 2000-07-20 2004-08-17 Silicon Graphics, Inc. Method and apparatus for accessing MMR registers distributed across a large asic
US6839856B1 (en) 2000-07-20 2005-01-04 Silicon Graphics, Inc. Method and circuit for reliable data capture in the presence of bus-master changeovers
US7333516B1 (en) 2000-07-20 2008-02-19 Silicon Graphics, Inc. Interface for synchronous data transfer between domains clocked at different frequencies
US6441666B1 (en) 2000-07-20 2002-08-27 Silicon Graphics, Inc. System and method for generating clock signals
US6496048B1 (en) 2000-07-20 2002-12-17 Silicon Graphics, Inc. System and method for accurate adjustment of discrete integrated circuit delay lines
US6518812B1 (en) 2000-07-20 2003-02-11 Silicon Graphics, Inc. Discrete delay line system and method
US6703908B1 (en) 2000-07-20 2004-03-09 Silicon Graphic, Inc. I/O impedance controller
US6681293B1 (en) 2000-08-25 2004-01-20 Silicon Graphics, Inc. Method and cache-coherence system allowing purging of mid-level cache entries without purging lower-level cache entries
US6538304B1 (en) * 2000-11-16 2003-03-25 Texas Instruments Incorporated Corner bonding to lead frame
JP4083977B2 (ja) * 2000-12-20 2008-04-30 富士通株式会社 半導体集積回路及び配線決定方法
US6657285B1 (en) * 2002-07-08 2003-12-02 Alcor Micro, Corp. Semiconductor anti-interference band for integrated circuit
US6919619B2 (en) * 2003-02-28 2005-07-19 The Regents Of The University Of Michigan Actively-shielded signal wires
US7015569B1 (en) * 2004-08-26 2006-03-21 Lsi Logic Corporation Method and apparatus for implementing a co-axial wire in a semiconductor chip
US7327167B2 (en) * 2005-04-28 2008-02-05 Silicon Graphics, Inc. Anticipatory programmable interface pre-driver

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5255881A (en) * 1975-11-04 1977-05-07 Matsushita Electronics Corp Semiconductor integrated circuit
JPS574152A (en) * 1980-06-10 1982-01-09 Fujitsu Ltd Semiconductor memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2616975C3 (de) * 1976-04-17 1981-07-09 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Anordnung von Nutzsignal- und Steuersignalleitungen zum kopplungsarmen Verdrahten von Halbleiterschaltern
JPS537181A (en) * 1976-07-09 1978-01-23 Hitachi Ltd Semiconductor integrated circuit
JPS6056307B2 (ja) * 1976-12-08 1985-12-09 日本電気株式会社 半導体装置
US4308421A (en) * 1978-01-18 1981-12-29 Virginia Plastics Company EMF Controlled multi-conductor cable
JPS5587462A (en) * 1978-12-25 1980-07-02 Fujitsu Ltd Integrated circuit package
GB2060266B (en) * 1979-10-05 1984-05-31 Borrill P L Multilayer printed circuit board
JPS56137666A (en) * 1980-03-31 1981-10-27 Hitachi Ltd Integrated circuit for combustion control
JPS5784149A (en) * 1980-11-14 1982-05-26 Hitachi Ltd Semiconductor integrated circuit device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5255881A (en) * 1975-11-04 1977-05-07 Matsushita Electronics Corp Semiconductor integrated circuit
JPS574152A (en) * 1980-06-10 1982-01-09 Fujitsu Ltd Semiconductor memory device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61111059A (ja) * 1984-11-05 1986-05-29 Toshiba Corp 密着型イメ−ジセンサ
JPS6448035U (ja) * 1987-09-18 1989-03-24
JPH02263462A (ja) * 1989-04-03 1990-10-26 Mitsubishi Electric Corp 半導体装置
JPH0629393A (ja) * 1992-05-12 1994-02-04 Nec Corp 半導体集積回路
JPH0677403A (ja) * 1992-08-26 1994-03-18 Mitsubishi Electric Corp 半導体集積回路装置及びその設計方法
EP0788228A2 (en) 1996-01-30 1997-08-06 Nec Corporation Semiconductor integrated circuit chip
US5892250A (en) * 1996-01-30 1999-04-06 Nec Corporation Semiconductor integrated circuit chip

Also Published As

Publication number Publication date
US4514749A (en) 1985-04-30
GB2134708B (en) 1986-03-12
DE3401181A1 (de) 1984-07-19
GB2134708A (en) 1984-08-15
FR2547676B1 (fr) 1987-07-24
FR2547676A1 (fr) 1984-12-21
NL191912C (nl) 1996-10-04
GB8400967D0 (en) 1984-02-15
NL8400132A (nl) 1984-08-16
NL191912B (nl) 1996-06-03
JPH0572744B2 (ja) 1993-10-12
DE3401181C2 (de) 1996-05-15

Similar Documents

Publication Publication Date Title
JPS59136948A (ja) 集積回路チツプ
US4410905A (en) Power, ground and decoupling structure for chip carriers
US5135889A (en) Method for forming a shielding structure for decoupling signal traces in a semiconductor
JP3530920B2 (ja) 多層パッケージ、パッケージング方法及び多層パッケージ化半導体装置
US6465278B2 (en) Method and apparatus for delivering electrical power to a semiconductor die
TW567602B (en) Multi-chip module
JP2921463B2 (ja) 半導体集積回路チップ
JP2665223B2 (ja) 半導体集積回路装置
WO2002005076A2 (en) Powering ic chips using ac signals
KR940008132B1 (ko) 신호선간의 잡음을 억제하는 메모리 소자
JPS61119060A (ja) 半導体集積回路の信号伝送路
EP0382948B1 (en) Supply pin rearrangement for an integrated circuit
US5126822A (en) Supply pin rearrangement for an I.C.
US20090206946A1 (en) Apparatus and method for reducing propagation delay in a conductor
JPH08274127A (ja) 半導体装置
JPH0590427A (ja) 半導体集積回路装置
JP3405477B2 (ja) 半導体装置
TW558808B (en) Chip packaging structure and substrate therein
KR100189989B1 (ko) 패드를 이용한 커패시터를 갖춘 반도체 장치
JPH0265238A (ja) 半導体集積装置
JPH04154152A (ja) 半導体集積回路
JPS6263447A (ja) 半導体集積回路
JPH0370161A (ja) 集積回路構造体
JPS5821848A (ja) 集積回路装置用容器
JPH08316323A (ja) 電源配線の形成方法及びそれを用いた回路装置

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term