JP3405477B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
シンクロナスＤＲＡＭに関する。
シンクロナスＤＲＡＭに関する。
【０００２】半導体装置においては、動作の信頼性が高
いことが必要である。
いことが必要である。
【０００３】半導体装置が信頼性良く動作するために
は、半導体チップ内の各回路部に加えられている基準電
圧の電位が安定していることが必要である。
は、半導体チップ内の各回路部に加えられている基準電
圧の電位が安定していることが必要である。
【０００４】特にシンクロナスＤＲＡＭは他の半導体装
置に比べて電圧が微小である微小信号を取扱うため、シ
ンクロナスＤＲＡＭにおいては、各回路部に加えられて
いる基準電圧の電位が安定していることが特に必要とさ
れる。
置に比べて電圧が微小である微小信号を取扱うため、シ
ンクロナスＤＲＡＭにおいては、各回路部に加えられて
いる基準電圧の電位が安定していることが特に必要とさ
れる。
【０００５】
【従来の技術】図５は従来のシンクロナスＤＲＡＭ装置
１０を示す。
１０を示す。
【０００６】１１はシンクロナスＤＲＡＭチップ、１２
はチップ１１を封止するパッケージ、１３はリードであ
る。１４はパッドであり、チップ１１上に並んでいる。
１５はワイヤであり、リード１３とパッド１４との間を
接続している。
はチップ１１を封止するパッケージ、１３はリードであ
る。１４はパッドであり、チップ１１上に並んでいる。
１５はワイヤであり、リード１３とパッド１４との間を
接続している。
【０００７】チップ１１は、例えば図６に示す回路構成
を有する。回路構成は、４個のＤＲＡＭコア２０-1〜２
０-4，クロックバッファ２１，コマンドデコーダ２２，
アドレスバッファ／レジスタ２３，Ｉ／Ｏデータバッフ
ァ／レジスタ２４，コントロール信号ラッチ回路２５，
モードレジスタ２６，列アドレスカウンタ２７等よりな
る。
を有する。回路構成は、４個のＤＲＡＭコア２０-1〜２
０-4，クロックバッファ２１，コマンドデコーダ２２，
アドレスバッファ／レジスタ２３，Ｉ／Ｏデータバッフ
ァ／レジスタ２４，コントロール信号ラッチ回路２５，
モードレジスタ２６，列アドレスカウンタ２７等よりな
る。
【０００８】クロック信号ＣＫＥの立上がりに同期し
て、アドレス又はデータが転送され、上記各回路２１〜
２７の動作によって、ＤＲＡＭコア２０-1〜２０-4に対
してデータの書き込み／読み出しが行われる。
て、アドレス又はデータが転送され、上記各回路２１〜
２７の動作によって、ＤＲＡＭコア２０-1〜２０-4に対
してデータの書き込み／読み出しが行われる。
【０００９】再び図５を参照するに、３０は基準電圧供
給パターンであり、パッド３１から引き出されており、
コマンドデコーダ２２及び他の回路部に接続してある。
給パターンであり、パッド３１から引き出されており、
コマンドデコーダ２２及び他の回路部に接続してある。
【００１０】Ｖref入力リード３３は、ワイヤ３４によ
って、パッド３１に接続してある。３５はパターンであ
り、パッド３６から引き出されており、上記基準電圧供
給パターン３０に沿って延在しており、上記のコマンド
デコーダ２２等に接続してある。パッド３６には、ＶSS
（外部グランドレベル）入力リード３７が、ワイヤ３８
を介して接続してある。
って、パッド３１に接続してある。３５はパターンであ
り、パッド３６から引き出されており、上記基準電圧供
給パターン３０に沿って延在しており、上記のコマンド
デコーダ２２等に接続してある。パッド３６には、ＶSS
（外部グランドレベル）入力リード３７が、ワイヤ３８
を介して接続してある。
【００１１】シンクロナスＤＲＡＭ装置１０は、プリン
ト基板（図示せず）上に実装されて、他の電子装置と電
気的に接続された状態で使用される。
ト基板（図示せず）上に実装されて、他の電子装置と電
気的に接続された状態で使用される。
【００１２】パターン３０には、シンクロナスＤＲＡＭ
装置１０の外部の基準電圧がリード３３を通して加えら
れ、パターン３０の電位は、基準電圧Ｖref のレベルと
される。一方、パターン３５には、装置１０の外部のグ
ランドレベルの電圧がリード３７を通して加えられ、パ
ターン３５の電位は外部グランドレベルＶSSとされる。
ここで、外部グランドレベルＶSSは比較的安定である。
従って、パターン３５は、パターン３０をシールドする
ように機能し、パターン３０の電位Ｖref，即ち、パタ
ーン３０のパターン３５の電位ＶSSに対する電位Ｖref
は安定に保たれる。
装置１０の外部の基準電圧がリード３３を通して加えら
れ、パターン３０の電位は、基準電圧Ｖref のレベルと
される。一方、パターン３５には、装置１０の外部のグ
ランドレベルの電圧がリード３７を通して加えられ、パ
ターン３５の電位は外部グランドレベルＶSSとされる。
ここで、外部グランドレベルＶSSは比較的安定である。
従って、パターン３５は、パターン３０をシールドする
ように機能し、パターン３０の電位Ｖref，即ち、パタ
ーン３０のパターン３５の電位ＶSSに対する電位Ｖref
は安定に保たれる。
【００１３】ここで、パターン３０の電位を安定に保つ
理由は、外部から供給される外部コントロール信号が
「１」であるか「０」であるかを判断する基準の電位で
あるからである。
理由は、外部から供給される外部コントロール信号が
「１」であるか「０」であるかを判断する基準の電位で
あるからである。
【００１４】また、パターン３０のパターン３５の電位
に対する電位を安定に保つ理由は、上記の外部コントロ
ール信号は、外部グランドレベルに対してレベルが決定
されているからである。
に対する電位を安定に保つ理由は、上記の外部コントロ
ール信号は、外部グランドレベルに対してレベルが決定
されているからである。
【００１５】ここで、外部グランドレベルＶSS（ＯＵ
Ｔ）は、図７（Ｂ）に示すように安定である。従って、
コントロール信号の電位も、同図（Ａ）に示すように安
定である。なお、（ＯＵＴ）は、シンクロナスＤＲＡＭ
装置５０の外部を意味し、後述する（ＩＮ）はシンクロ
ナスＤＲＡＭ装置５０の内部を意味する。
Ｔ）は、図７（Ｂ）に示すように安定である。従って、
コントロール信号の電位も、同図（Ａ）に示すように安
定である。なお、（ＯＵＴ）は、シンクロナスＤＲＡＭ
装置５０の外部を意味し、後述する（ＩＮ）はシンクロ
ナスＤＲＡＭ装置５０の内部を意味する。
【００１６】コントロール信号は、チップ１１の例えば
コマンドデコーダ２２において、Ｖrefと比較され、こ
のとき、Ｖrefよりも常に高いこと（Ｈであること）が
必要である。
コマンドデコーダ２２において、Ｖrefと比較され、こ
のとき、Ｖrefよりも常に高いこと（Ｈであること）が
必要である。
【００１７】
【発明が解決しようとする課題】然し、チップ１１内に
おいては、外部グランドレベルＶSS（ＩＮ）は、チップ
１１内部の動作の影響を受けて、図７（Ｄ）に示すよう
に変動してしまう。
おいては、外部グランドレベルＶSS（ＩＮ）は、チップ
１１内部の動作の影響を受けて、図７（Ｄ）に示すよう
に変動してしまう。
【００１８】ここで、チップ１１の内部において、パタ
ーン３５とパターン３０との間に容量を設けて、パター
ン３０の電位がパターン３５の電位に対して安定となる
ようにしているけれども、外部グランドレベルＶSS（Ｉ
Ｎ）が変動することによって、基準電位Ｖrefは、同図
（Ｃ）に示すように変動してしまう。このため、チップ
１１内においては、コントロール信号の電位は、基準電
位Ｖrefに対して、図７（Ｅ）に示す関係となり、本来
は、基準電位Ｖrefより常に高いことが必要であるけれ
ども、基準電位Ｖref より低くなる場合も表われる。こ
の結果、シンクロナスＤＲＡＭ装置１０の動作が不安定
となる場合も生じてくる。
ーン３５とパターン３０との間に容量を設けて、パター
ン３０の電位がパターン３５の電位に対して安定となる
ようにしているけれども、外部グランドレベルＶSS（Ｉ
Ｎ）が変動することによって、基準電位Ｖrefは、同図
（Ｃ）に示すように変動してしまう。このため、チップ
１１内においては、コントロール信号の電位は、基準電
位Ｖrefに対して、図７（Ｅ）に示す関係となり、本来
は、基準電位Ｖrefより常に高いことが必要であるけれ
ども、基準電位Ｖref より低くなる場合も表われる。こ
の結果、シンクロナスＤＲＡＭ装置１０の動作が不安定
となる場合も生じてくる。
【００１９】そこで、本発明は上記課題を解決した半導
体装置を提供することを目的とする。
体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】請求項１の発明は、第１
の接続用パッドに外部から与えられる基準電圧を半導体
チップ内の回路部に送る基準電圧供給パターンと、 該基
準電圧供給パターンに沿うように形成してあり、外部電
源を与えられる第２の接続用パッドに接続され、前記半
導体チップ内の回路部には接続されない、 シールド用の
電源パターンとを有する構成としたものである。
の接続用パッドに外部から与えられる基準電圧を半導体
チップ内の回路部に送る基準電圧供給パターンと、 該基
準電圧供給パターンに沿うように形成してあり、外部電
源を与えられる第２の接続用パッドに接続され、前記半
導体チップ内の回路部には接続されない、 シールド用の
電源パターンとを有する構成としたものである。
【００２１】請求項２の発明は、請求項１記載の半導体
装置において、前記回路部は、外部から供給された信号
を前記基準電圧と比較して該外部から供給された信号の
論理値を決定する回路である構成としたものである。
装置において、前記回路部は、外部から供給された信号
を前記基準電圧と比較して該外部から供給された信号の
論理値を決定する回路である構成としたものである。
【００２２】請求項３の発明は、請求項２記載の半導体
装置において、外部から供給された信号の論理値を決定
する回路は、シンクロナスＤＲＡＭの入力初段回路であ
る構成としたものである。
装置において、外部から供給された信号の論理値を決定
する回路は、シンクロナスＤＲＡＭの入力初段回路であ
る構成としたものである。
【００２３】請求項４の発明は、請求項１記載の半導体
装置において、外部電源及び電源パターンの電位は、グ
ランド電位である構成としたものである。
装置において、外部電源及び電源パターンの電位は、グ
ランド電位である構成としたものである。
【００２４】請求項５の発明は、請求項２記載の半導体
装置において、基準電圧供給パターンの電位は、前記シ
ールド用の電源パターンの電位変動に同期して変動し、
前記外部から供給された信号の電位は、前記外部電源に
基いて生成される構成としたものである。
装置において、基準電圧供給パターンの電位は、前記シ
ールド用の電源パターンの電位変動に同期して変動し、
前記外部から供給された信号の電位は、前記外部電源に
基いて生成される構成としたものである。
【００２５】請求項６の発明は、請求項１記載の半導体
装置において、シールド用の電源パターンは、前記基準
電圧供給パターンの両側に沿って形成してある構成とし
たものである。
装置において、シールド用の電源パターンは、前記基準
電圧供給パターンの両側に沿って形成してある構成とし
たものである。
【００２６】請求項７の発明は、請求項１記載の半導体
装置において、外部電源を与えられる第３の接続用パッ
ドに接続され、前記半導体チップ内の回路部に接続され
る第２の電源パターンを更に有し、前記シールド用の電
源パターンは、前記第２の電源パターンと前記半導体チ
ップ内において電気的に絶縁されている構成としたもの
である。
装置において、外部電源を与えられる第３の接続用パッ
ドに接続され、前記半導体チップ内の回路部に接続され
る第２の電源パターンを更に有し、前記シールド用の電
源パターンは、前記第２の電源パターンと前記半導体チ
ップ内において電気的に絶縁されている構成としたもの
である。
【００２７】
【作用】請求項１のシールド用の電源パターンを半導体
チップ内の回路部には接続させない構成は、半導体チッ
プの回路部の動作の影響が電源パターンの電位に及びに
くいように作用する。
チップ内の回路部には接続させない構成は、半導体チッ
プの回路部の動作の影響が電源パターンの電位に及びに
くいように作用する。
【００２８】請求項２の回路部が、外部から供給された
信号を前記基準電圧と比較して該外部から供給された信
号の論理値を決定する回路である構成は、この回路が論
理値を決定する動作の信頼性を向上させる。
信号を前記基準電圧と比較して該外部から供給された信
号の論理値を決定する回路である構成は、この回路が論
理値を決定する動作の信頼性を向上させる。
【００２９】請求項３の外部から供給された信号の論理
値を決定する回路は、シンクロナスＤＲＡＭの入力初段
回路である構成は、コントロール信号が他の半導体装置
に比べてレベルが小さくて、誤動作を起こし易い状況に
あるシンクロナスＤＲＡＭ装置であっても、誤動作を起
こさないようにする。
値を決定する回路は、シンクロナスＤＲＡＭの入力初段
回路である構成は、コントロール信号が他の半導体装置
に比べてレベルが小さくて、誤動作を起こし易い状況に
あるシンクロナスＤＲＡＭ装置であっても、誤動作を起
こさないようにする。
【００３０】請求項４の外部電源及び電源パターンの電
位がグランド電位である構成は、外部電源及び電源パタ
ーンの電位の設定を容易とする。
位がグランド電位である構成は、外部電源及び電源パタ
ーンの電位の設定を容易とする。
【００３１】請求項５の基準電圧供給パターンの電位が
前記シールド用の電源パターンの電位変動に同期して変
動し、外部から供給された信号の電位を前記外部電源に
基いて生成する構成は、外部から供給された信号の電位
が常に基準電圧供給パターンの電位より高く保たれるよ
うにする。
前記シールド用の電源パターンの電位変動に同期して変
動し、外部から供給された信号の電位を前記外部電源に
基いて生成する構成は、外部から供給された信号の電位
が常に基準電圧供給パターンの電位より高く保たれるよ
うにする。
【００３２】請求項６のシールド用の電源パターンが基
準電圧供給パターンの両側に沿って形成してある構成
は、シールド作用を効果的に発揮する。
準電圧供給パターンの両側に沿って形成してある構成
は、シールド作用を効果的に発揮する。
【００３３】請求項７の外部電源を与えられる第３の接
続用パッドに接続され、前記半導体チップ内の回路部に
接続される第２の電源パターンを更に有し、前記シール
ド用の電源パターンは、前記第２の電源パターンと前記
半導体チップ内において電気的に絶縁されている構成
は、接続用パッドを３つ設けた構成の半導体装置に適用
可能とする。
続用パッドに接続され、前記半導体チップ内の回路部に
接続される第２の電源パターンを更に有し、前記シール
ド用の電源パターンは、前記第２の電源パターンと前記
半導体チップ内において電気的に絶縁されている構成
は、接続用パッドを３つ設けた構成の半導体装置に適用
可能とする。
【００３４】
【実施例】〔第１実施例〕
図１は、本発明の半導体装置の第１実施例によるシンク
ロナスＤＲＡＭ装置５０を示す。同図中、図５に示す構
成部分と対応する部分には同一符号をなし、実質上対応
する部分には、添字Ａを付した同一符号を付す。
ロナスＤＲＡＭ装置５０を示す。同図中、図５に示す構
成部分と対応する部分には同一符号をなし、実質上対応
する部分には、添字Ａを付した同一符号を付す。
【００３５】シンクロナスＤＲＡＭ装置５０は、シンク
ロナスＤＲＡＭチップ５１を有する。図２に併せて示す
ように、５２，５３は線状のパターン、５４は帯状のパ
ターンである。これらのパターン５２，５３，５４は、
特別に設けられているものであり、シールド用パターン
を構成する。各パターン５２，５３，５４は、チップ５
１内の入力初段の各回路部には接続されていない。各パ
ターン５２，５３．５４は、特別に設けられたパッド５
５に接続されている。また、線状のパターン５２，５３
は、パターン３０の両側に沿って延在している。また、
帯状のパターン５４は、パターン３０の下側に沿って延
在している。即ち、パターン５２，５３，５４は、パタ
ーン３０を取り囲むように配してある。また、パターン
５２，５３，５４は、パターン３５Ａに対して電気的に
絶縁されている。
ロナスＤＲＡＭチップ５１を有する。図２に併せて示す
ように、５２，５３は線状のパターン、５４は帯状のパ
ターンである。これらのパターン５２，５３，５４は、
特別に設けられているものであり、シールド用パターン
を構成する。各パターン５２，５３，５４は、チップ５
１内の入力初段の各回路部には接続されていない。各パ
ターン５２，５３．５４は、特別に設けられたパッド５
５に接続されている。また、線状のパターン５２，５３
は、パターン３０の両側に沿って延在している。また、
帯状のパターン５４は、パターン３０の下側に沿って延
在している。即ち、パターン５２，５３，５４は、パタ
ーン３０を取り囲むように配してある。また、パターン
５２，５３，５４は、パターン３５Ａに対して電気的に
絶縁されている。
【００３６】線状のパターン３５Ａは、パッド３６と接
続されて、パターン３０及び上記パターン５２，５３，
５４より離れた部位に形成してあり、チップ６４内の入
力初段の各回路部、例えばコマンドデコーダ２２に接続
されている。
続されて、パターン３０及び上記パターン５２，５３，
５４より離れた部位に形成してあり、チップ６４内の入
力初段の各回路部、例えばコマンドデコーダ２２に接続
されている。
【００３７】図１に示すように、ＶSS入力リード３７Ａ
は、パッケージ１２の内部で二又形状となっており、二
つの腕部３７Ａ-1と３７Ａ-2とを有する。腕部３７Ａ-1
は、ワイヤ３８でもって、パッド３６と接続されてい
る。腕部３７Ａ-2は、ワイヤ５６でもって、パッド５５
と接続されている。
は、パッケージ１２の内部で二又形状となっており、二
つの腕部３７Ａ-1と３７Ａ-2とを有する。腕部３７Ａ-1
は、ワイヤ３８でもって、パッド３６と接続されてい
る。腕部３７Ａ-2は、ワイヤ５６でもって、パッド５５
と接続されている。
【００３８】上記構成のシンクロナスＤＲＡＭ装置５０
は、プリント基板（図示せず）上に実装されて、他の電
子装置と電気的に接続された状態で使用される。
は、プリント基板（図示せず）上に実装されて、他の電
子装置と電気的に接続された状態で使用される。
【００３９】パターン３０には、シンクロナスＤＲＡＭ
装置５０の外部の基準電圧Ｖrefが、リード３３を通し
て加えられ、パターン３０の電位は基準電位Ｖrefとさ
れる。基準電位がパターン３０を通してコマンドデコー
ダで２２等に加えられる。
装置５０の外部の基準電圧Ｖrefが、リード３３を通し
て加えられ、パターン３０の電位は基準電位Ｖrefとさ
れる。基準電位がパターン３０を通してコマンドデコー
ダで２２等に加えられる。
【００４０】装置５０の外部のグランドレベルの電圧Ｖ
SS（ＯＵＴ）が、リード３７Ａ及び腕部３７Ａ-2を通し
て装置５０の内部に導き入れられている。この電圧が、
ワイヤ５６及びパッド５５を通してパターン５２，５
３，５４に加えられており、パターン５２，５３，５４
の電位は外部グランドレベルＶSS’（ＯＵＴ）とされ
る。
SS（ＯＵＴ）が、リード３７Ａ及び腕部３７Ａ-2を通し
て装置５０の内部に導き入れられている。この電圧が、
ワイヤ５６及びパッド５５を通してパターン５２，５
３，５４に加えられており、パターン５２，５３，５４
の電位は外部グランドレベルＶSS’（ＯＵＴ）とされ
る。
【００４１】また、外部のグランドレベルの電圧は、リ
ード３７Ａの腕部３７Ａ-1を通してパターン３５Ａにも
加えられ、更にパターン３５Ａを通してコマンドデコー
ダ２２等に加えられる。
ード３７Ａの腕部３７Ａ-1を通してパターン３５Ａにも
加えられ、更にパターン３５Ａを通してコマンドデコー
ダ２２等に加えられる。
【００４２】シンクロナスＤＲＡＭ装置５０が動作する
と、この影響によって、パターン３５Ａの外部グランド
レベルＶSS（ＩＮ）は、図３（Ｅ）に示すように変動し
てしまう。しかし、パターン５２，５３，５４は、回路
部に接続されていないため、装置５０が動作した場合に
も、パターン５２〜５４の外部グランドレベルＶSS’
（ＯＵＴ）は、装置５０の動作による影響を受けず、図
３（Ｄ）に示すように、その変動は、同図（Ｂ）に示す
外部グランドレベルＶSS（ＯＵＴ）の変動と同程度にと
どまる。パターン３０の基準電位Ｖrefの変動は、同図
（Ｃ）に示すように、ＶSS’（ＯＵＴ）に同期したもの
となる。
と、この影響によって、パターン３５Ａの外部グランド
レベルＶSS（ＩＮ）は、図３（Ｅ）に示すように変動し
てしまう。しかし、パターン５２，５３，５４は、回路
部に接続されていないため、装置５０が動作した場合に
も、パターン５２〜５４の外部グランドレベルＶSS’
（ＯＵＴ）は、装置５０の動作による影響を受けず、図
３（Ｄ）に示すように、その変動は、同図（Ｂ）に示す
外部グランドレベルＶSS（ＯＵＴ）の変動と同程度にと
どまる。パターン３０の基準電位Ｖrefの変動は、同図
（Ｃ）に示すように、ＶSS’（ＯＵＴ）に同期したもの
となる。
【００４３】また、コントロール信号の電位は、外部グ
ランドレベルＶSS（ＯＵＴ）に対応したものとなる。
ランドレベルＶSS（ＯＵＴ）に対応したものとなる。
【００４４】従って、コマンドデコーダ２２等の入力初
段の各回路部において、コントロール信号の電位は、基
準電位Ｖref に対して、図３（Ｆ）に示す関係となり、
コントロール信号の電位は、常に、基準電位Ｖrefより
高く保たれる。
段の各回路部において、コントロール信号の電位は、基
準電位Ｖref に対して、図３（Ｆ）に示す関係となり、
コントロール信号の電位は、常に、基準電位Ｖrefより
高く保たれる。
【００４５】この結果、シンクロナスＤＲＡＭ装置にお
いては、コントロール信号は他の半導体装置に比べてレ
ベルが小さいものであり、誤動作を起こし易い状況にあ
るけれども、上記のシンクロナスＤＲＡＭ装置５０は誤
動作を起こすことなく正常に動作する。 〔第２実施例〕 図４は本発明の半導体装置の第２実施例になるシンクロ
ナスＤＲＡＭ装置６０を示す。
いては、コントロール信号は他の半導体装置に比べてレ
ベルが小さいものであり、誤動作を起こし易い状況にあ
るけれども、上記のシンクロナスＤＲＡＭ装置５０は誤
動作を起こすことなく正常に動作する。 〔第２実施例〕 図４は本発明の半導体装置の第２実施例になるシンクロ
ナスＤＲＡＭ装置６０を示す。
【００４６】この装置６０が、図１に示す装置５０と相
違するのは、リードの部分だけであり、図４中、図１に
示す構成部分と対応する部分には同一符号を付し、その
説明は省略する。
違するのは、リードの部分だけであり、図４中、図１に
示す構成部分と対応する部分には同一符号を付し、その
説明は省略する。
【００４７】６１は、ＶSS入力リード３７とは別に特別
に設けられているＶSS入力リードである。
に設けられているＶSS入力リードである。
【００４８】装置６０の外部のグランドレベルの電圧Ｖ
SS（ＯＵＴ）が、リード６１を通して装置６０の内部に
導き入れられている。この電圧がワイヤ６２及びパッド
５５を通してパターン５２，５３，５４に加えられてお
り、パターン５２，５３，５４の電位は、外部のグラン
ドレベルＶSS’（ＯＵＴ）とされている。
SS（ＯＵＴ）が、リード６１を通して装置６０の内部に
導き入れられている。この電圧がワイヤ６２及びパッド
５５を通してパターン５２，５３，５４に加えられてお
り、パターン５２，５３，５４の電位は、外部のグラン
ドレベルＶSS’（ＯＵＴ）とされている。
【００４９】従って、このシンクロナスＤＲＡＭ装置６
０は、実施例１のシンクロナスＤＲＡＭ装置５０と同様
に正常に動作する。 〔変形例〕 基準電圧供給パターン３０をシールドするパターン５
１，５２，５３に加える電圧は、上記の外部のグランド
レベルＶSSの電圧に限るものではなく、外部の別の電圧
でもよい。
０は、実施例１のシンクロナスＤＲＡＭ装置５０と同様
に正常に動作する。 〔変形例〕 基準電圧供給パターン３０をシールドするパターン５
１，５２，５３に加える電圧は、上記の外部のグランド
レベルＶSSの電圧に限るものではなく、外部の別の電圧
でもよい。
【００５０】また、チップ５１内部に設けられた固定電
圧源で作られた固定電圧を、上記パターン５１，５２，
５３に加える構成とすることもできる。
圧源で作られた固定電圧を、上記パターン５１，５２，
５３に加える構成とすることもできる。
【００５１】また、本発明は、信号が微小となるシンク
ロナスＤＲＡＭ装置に適用して特に効果を有するもので
あるけれども、本発明は、シンクロナスＤＲＡＭ装置以
外の半導体装置にも適用しうる。
ロナスＤＲＡＭ装置に適用して特に効果を有するもので
あるけれども、本発明は、シンクロナスＤＲＡＭ装置以
外の半導体装置にも適用しうる。
【００５２】
【発明の効果】以上説明したように、請求項１の発明に
よれば、シールド用の電源パターンを半導体チップ内の
回路部には接続させない構成であるため、半導体チップ
の回路部の動作の影響が電源パターンの電位に及びにく
いようになって、半導体装置の動作の信頼性を向上させ
ることが出来る。
よれば、シールド用の電源パターンを半導体チップ内の
回路部には接続させない構成であるため、半導体チップ
の回路部の動作の影響が電源パターンの電位に及びにく
いようになって、半導体装置の動作の信頼性を向上させ
ることが出来る。
【００５３】請求項２の発明によれば、回路部が外部か
ら供給された信号を前記基準電圧と比較して該外部から
供給された信号の論理値を決定する回路である構成であ
るため、この回路が論理値を決定する動作の信頼性を向
上させることが出来る。
ら供給された信号を前記基準電圧と比較して該外部から
供給された信号の論理値を決定する回路である構成であ
るため、この回路が論理値を決定する動作の信頼性を向
上させることが出来る。
【００５４】請求項３の発明によれば、半導体装置がシ
ンクロナスＤＲＡＭ装置である構成であるため、コント
ロール信号が他の半導体装置に比べてレベルが小さく
て、誤動作を起こし易い状況にあるシンクロナスＤＲＡ
Ｍ装置であっても、誤動作を起こさないように出来る。
ンクロナスＤＲＡＭ装置である構成であるため、コント
ロール信号が他の半導体装置に比べてレベルが小さく
て、誤動作を起こし易い状況にあるシンクロナスＤＲＡ
Ｍ装置であっても、誤動作を起こさないように出来る。
【００５５】請求項４の発明によれば、外部電源及び電
源パターンの電位がグランド電位である構成であるた
め、外部電源及び電源パターンの電位の設定を容易とす
ることが出来る。
源パターンの電位がグランド電位である構成であるた
め、外部電源及び電源パターンの電位の設定を容易とす
ることが出来る。
【００５６】請求項５の発明によれば、基準電圧供給パ
ターンの電位が前記シールド用の電源パターンの電位変
動に同期して変動し、外部から供給された信号の電位を
前記外部電源に基いて生成する構成であるため、外部か
ら供給された信号の電位が常 に基準電圧供給パターンの
電位より高く保たれるようになって、従来に比べて半導
体装置が誤動作を起こさないように出来、半導体装置の
動作の信頼性を向上させることが出来る。
ターンの電位が前記シールド用の電源パターンの電位変
動に同期して変動し、外部から供給された信号の電位を
前記外部電源に基いて生成する構成であるため、外部か
ら供給された信号の電位が常 に基準電圧供給パターンの
電位より高く保たれるようになって、従来に比べて半導
体装置が誤動作を起こさないように出来、半導体装置の
動作の信頼性を向上させることが出来る。
【００５７】請求項６の発明によれば、シールド用の電
源パターンが基準電圧供給パターンの両側に沿って形成
してある構成であるため、シールド作用を効果的に発揮
するようになって、従来に比べて半導体装置が誤動作を
起こさないように出来、半導体装置の動作の信頼性を向
上させることが出来る。
源パターンが基準電圧供給パターンの両側に沿って形成
してある構成であるため、シールド作用を効果的に発揮
するようになって、従来に比べて半導体装置が誤動作を
起こさないように出来、半導体装置の動作の信頼性を向
上させることが出来る。
【００５８】請求項７の発明によれば、外部電源を与え
られる第３の接続用パッドに接続され、前記半導体チッ
プ内の回路部に接続される第２の電源パターンを更に有
し、前記シールド用の電源パターンは、前記第２の電源
パターンと前記半導体チップ内において電気的に絶縁さ
れている構成であるため、接続用パッドを３つ設けた構
成の半導体装置に適用出来る。
られる第３の接続用パッドに接続され、前記半導体チッ
プ内の回路部に接続される第２の電源パターンを更に有
し、前記シールド用の電源パターンは、前記第２の電源
パターンと前記半導体チップ内において電気的に絶縁さ
れている構成であるため、接続用パッドを３つ設けた構
成の半導体装置に適用出来る。
【図１】本発明の第１実施例になるシンクロナスＤＲＡ
Ｍ装置を、上側パッケージ部分を取り除いて示す平面図
である。
Ｍ装置を、上側パッケージ部分を取り除いて示す平面図
である。
【図２】図１は、II−II線に沿う拡大断面図である。
【図３】図１の装置の動作を説明する図である。
【図４】本発明の第２実施例になるシンクロナスＤＲＡ
Ｍ装置を、上側パッケージ部分を取り除いて示す平面図
である。
Ｍ装置を、上側パッケージ部分を取り除いて示す平面図
である。
【図５】従来のシンクロナスＤＲＡＭ装置を、上側パッ
ケージ部分を取り除いて示す平面図である。
ケージ部分を取り除いて示す平面図である。
【図６】図５中のシンクロナスＤＲＡＭチップ内の回路
群のブロック構成図である。
群のブロック構成図である。
【図７】図５の装置の動作を説明する図である。
１２ パッケージ
３０ 基準電圧供給パターン
３３ Ｖref入力リード（第１の接続パッド）
３５Ａ ＶSS（外部グランドレベル）供給パターン（第
２の電源パターン） ３７Ａ ＶSS（外部グランドレベル）入力リード ３７Ａ-1，３７Ａ-2 腕部 ３７ ＶSS（外部グランドレベル）入力リード（第２の
接続パッド） ３８ ワイヤ ５０，６０ シンクロナスＤＲＡＭ装置 ５１ シンクロナスＤＲＡＭチップ ５２，５３ 線状のパターン（シールド用の電源パター
ン） ５４ 帯状のパターン ５５ パッド ５６ ワイヤ ６１ リード（第３の接続パッド）
２の電源パターン） ３７Ａ ＶSS（外部グランドレベル）入力リード ３７Ａ-1，３７Ａ-2 腕部 ３７ ＶSS（外部グランドレベル）入力リード（第２の
接続パッド） ３８ ワイヤ ５０，６０ シンクロナスＤＲＡＭ装置 ５１ シンクロナスＤＲＡＭチップ ５２，５３ 線状のパターン（シールド用の電源パター
ン） ５４ 帯状のパターン ５５ パッド ５６ ワイヤ ６１ リード（第３の接続パッド）
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/10 ４９１ Ｈ０１Ｌ 27/04 Ｄ
27/108
(56)参考文献 特開 平２−244488（ＪＰ，Ａ)
特開 平６−76564（ＪＰ，Ａ)
特開 平６−28858（ＪＰ，Ａ)
特開 平５−258559（ＪＰ，Ａ)
特開 平５−234397（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
G11C 11/407
G11C 11/413
H01L 21/822
H01L 27/04
H01L 27/10
H01L 27/108
Claims (7)
- 【請求項１】 第１の接続用パッドに外部から与えられ
る基準電圧を半導体チップ内の回路部に送る基準電圧供
給パターンと、 該基準電圧供給パターンに沿うように形成してあり、外
部電源を与えられる第２の接続用パッドに接続され、前
記半導体チップ内の回路部には接続されない、シールド
用の電源パターンとを有することを 特徴とする半導体装
置。 - 【請求項２】 前記回路部は、外部から供給された信号
を前記基準電圧と比較して該外部から供給された信号の
論理値を決定する回路であることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記外部から供給された信号の論理値を
決定する回路は、シンクロナスＤＲＡＭの入力初段回路
であることを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記外部電源及び電源パターンの電位
は、グランド電位であることを特徴とする請求項１記載
の半導体装置。 - 【請求項５】 前記基準電圧供給パターンの電位は、前
記シールド用の電源パターンの電位変動に同期して変動
し、前記外部から供給された信号の電位は、前記外部電
源に基いて生成されることを特徴とする請求項２記載の
半導体装置。 - 【請求項６】 前記シールド用の電源パターンは、前記
基準電圧供給パターンの両側に沿って形成してあること
を特徴とする請求項１記載の半導体装置。 - 【請求項７】 外部電源を与えられる第３の接続用パッ
ドに接続され、前記半導体チップ内の回路部に接続され
る第２の電源パターンを更に有し、 前記シールド用の電源パターンは、前記第２の電源パタ
ーンと前記半導体チップ内において電気的に絶縁されて
いる構成としたことを特徴とする請求項１記載 の半導体
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08669794A JP3405477B2 (ja) | 1994-04-25 | 1994-04-25 | 半導体装置 |
| ITMI950116A IT1272933B (it) | 1994-01-28 | 1995-01-24 | Dispositivo a circuito integrato di semiconduttore |
| KR1019950001388A KR0175109B1 (ko) | 1994-01-28 | 1995-01-26 | 반도체 집적회로 장치 |
| US08/722,934 US5757226A (en) | 1994-01-28 | 1996-09-30 | Reference voltage generating circuit having step-down circuit outputting a voltage equal to a reference voltage |
| US08/931,935 US5986293A (en) | 1994-01-28 | 1997-09-17 | Semiconductor integrated circuit device with voltage patterns |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08669794A JP3405477B2 (ja) | 1994-04-25 | 1994-04-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297375A JPH07297375A (ja) | 1995-11-10 |
| JP3405477B2 true JP3405477B2 (ja) | 2003-05-12 |
Family
ID=13894150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08669794A Expired - Lifetime JP3405477B2 (ja) | 1994-01-28 | 1994-04-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3405477B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001067868A (ja) | 1999-08-31 | 2001-03-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1994
- 1994-04-25 JP JP08669794A patent/JP3405477B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07297375A (ja) | 1995-11-10 |
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