JP2001067868A

JP2001067868A - 半導体記憶装置

Info

Publication number: JP2001067868A
Application number: JP24523999A
Authority: JP
Inventors: Takashi Kono; 隆司河野; Katsukichi Mitsui; 克吉光井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-08-31
Filing date: 1999-08-31
Publication date: 2001-03-16
Also published as: US6229753B1

Abstract

(57)【要約】【課題】複数のメモリブロックで共有される電源線の
電位の制御を正確にすることができる半導体記憶装置を
提供する。【解決手段】複数のメモリアレイバンクに共通に設け
られ昇圧電位を供給するＶｐｐ幹線の電位がＶｐｐレベ
ル検知回路３２によって検知され、その結果に応じて昇
圧ポンプ回路３６ａ，３６ｂは電流をＶｐｐ幹線に供給
する。Ｖｐｐレベル検知回路３２が観測するＶｐｐ幹線
の位置は、各メモリブロックから実質的に等しい位置に
されるので、Ｖｐｐ幹線の電位を制御する際にメモリア
レイバンクの活性化状態によって受ける影響を少なくす
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、内部電源電位を発生する電源
回路を含む半導体記憶装置に関する。

【０００２】

【従来の技術】近年の著しいトランジスタ微細化技術の
進展により、半導体チップに搭載可能なトランジスタ数
は飛躍的に増大している。その結果、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）に代表される半導体記
憶装置の大容量化や、メモリとロジック回路のワンチッ
プ化などが実現されている。また、チップに供給される
外部電源ｅｘｔ．Ｖｄｄを低電圧化することで消費電流
を削減し、電池駆動される携帯機器への採用も可能とな
ってきた。

【０００３】しかし、トランジスタの信頼性確保の観点
などから、低くなったとはいえ外部電源電位ｅｘｔ．Ｖ
ｄｄをそのままトランジスタの駆動電源電位とすること
には無理があり、より低い内部電源電位Ｖｄｄが求めら
れる。また、トランジスタのしきい値電圧Ｖｔｈを制御
するための基板電位Ｖｂｂや、トランジスタのゲート電
位を十分に高い電位としトランジスタが電源電位レベル
を十分に伝達することが可能となるための昇圧電位（Ｖ
ｐｐ）などの内部電位を発生する必要もある。

【０００４】これら内部で発生される電位のうち、特に
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）で使用される昇圧
電位Ｖｐｐを例に考えてみる。昇圧電位Ｖｐｐは、チッ
プ内部で使用される電位のうち最も高い電位であり、ト
ランジスタの信頼性上最も注意を要する電位である。

【０００５】図２０は、従来における昇圧電位発生系回
路および昇圧電源線の代表的な配置例を示す図である。

【０００６】図２０を参照して、半導体記憶装置８６０
は、長方形状の半導体基板を有し、各コーナ部に対応し
て各々が長方形の形状を有するメモリアレイバンク８６
２ａ、８６２ｂ、８６２ｃおよび８６２ｄが半導体基板
上に配置されている。

【０００７】半導体基板８６０の向かい合う短辺の中点
同士を結ぶ線に沿って延在する中央領域ＣＲＳには、昇
圧電位Ｖｐｐの基準となる基準電位Ｖｒｅｆｄを発生す
るＶｒｅｆ発生回路８３４と、参照電位Ｖｒｅｆｄを参
照して昇圧電源線のレベルが所望の値より低くなったこ
とを検知するＶｐｐレベル検知回路８３２と、検知結果
に応じて活性化される信号ＶＰＬＯＷに応じて昇圧電源
線に昇圧電位を与えるＶｐｐポンプ回路８３６ａ、８３
６ｂとがこの中央領域ＣＲＳに配置されている。

【０００８】昇圧電源線はリング状の形状をしている。
昇圧電源線は、Ｖｐｐポンプ回路８３６ａおよびＶｐｐ
レベル検知回路８３２に接続される部分８６６と、メモ
リアレイバンク８６２ａ、８６２ｂ、８６２ｃ、８６２
ｄの上にそれぞれ配置される部分８６４ａ、８６４ｂ、
８６４ｃ、８６４ｄと、Ｖｐｐポンプ回路８３６ｂに接
続される部分８６８と、を含む。

【０００９】昇圧電源線は、さらに、部分８６４ａと部
分８６４ｃとを接続する部分８６５と、部分８６４ｂと
８６４ｄとを接続する部分８６７とを含む。昇圧電源線
の部分８６６、８６４ａ、８６５、８６４ｃ、８６８、
８６４ｄ、８６７、８６４ｂはこの順番で繋がってリン
グ状になっており、中央領域ＣＲＳを取囲むように配置
されている。

【００１０】このリング状となっている昇圧電源線をＶ
ｐｐ幹線と呼ぶ。Ｖｐｐ幹線は４つのメモリアレイバン
クで共有され、そのレベルがＶｐｐレベル検知回路８３
２によって常時モニタされている。各バンクは独立して
選択され活性化される。

【００１１】非選択であったバンクが選択されたときあ
るいは選択されていたバンクが非選択になるときに電流
が消費され、その消費に応じた電流が昇圧電源線から各
バンクに供給される。すると、Ｖｐｐレベル検知回路８
３２が昇圧電源線のレベルの低下を検知する。そして信
号ＶＰＬＯＷがＨレベルに活性化される。すると、Ｖｐ
ｐポンプ回路８３６ａ、８３６ｂが活性化されて昇圧電
源線の電位レベルが上昇する。

【００１２】

【発明が解決しようとする課題】昇圧電位Ｖｐｐの電位
を安定させるためには、図２０に示したＶｐｐレベル検
知回路の反応を速くし、図示しないデカップル容量を十
分に用意することが有効である。Ｖｐｐレベル検知回路
の反応を高速化するということは、消費電流が多くなる
ことを意味するが、昇圧電位からの消費電流がほとんど
ないスタンバイ時には別途専用のＶｐｐレベル検知回路
を備えることでスタンバイ電流を削減できる。

【００１３】また、昇圧電位Ｖｐｐは高電位であるた
め、ポンプ回路に使用されるキャパシタとしてＭＯＳ容
量を利用する場合には、デバイスの信頼性上の制限によ
りゲート面積が制限される可能性がある。こうした点を
考慮して昇圧電位発生回路系は設計される。

【００１４】しかし、Ｖｐｐレベル検知回路がモニタし
ている昇圧電源電位が、実際の昇圧電源電位における電
流消費を最も忠実に反映していなければ、どんなに高性
能な昇圧電位発生回路系を設計しても、その意味が薄れ
てしまう。

【００１５】特に、ＳＤＲＡＭなどのアレイ構成は複数
のメモリアレイバンクからなり、チップ内でＶｐｐ幹線
における電流消費が均一に発生しない場合がある。たと
えば、図２０では、メモリアレイバンク８６２ｃ、８６
２ｄが活性化されて電流が消費されている場合には、Ｖ
ｐｐポンプ回路８３６ａ、８３６ｂから等しい電流が供
給される場合を考えると、Ｖｐｐレベル検知回路８３２
が所望の電位に昇圧電源線を調整しても、昇圧電源線自
身が有する抵抗成分により電圧降下が生じ、メモリアレ
イバンク８６２ｃ、８６２ｄの近辺においては所望の電
位よりやや電位が低下してしまう場合が考えられる。

【００１６】しかし、レイアウト面積および制御の複雑
さなどの点から、Ｖｐｐレベル検知回路は１ヶ所のみに
配置されることが望まれる。

【００１７】図２１は、従来の電源回路のレイアウト例
を示す図である。図２１を参照して、従来においては、
Ｖｐｐポンプ回路およびデカップル容量等を含む電源回
路９２０、９３０は非常に占有面積が大きいため、通常
は中央領域ＣＲＳのチップ外縁に近い部分に配置される
場合が多い。そのため、昇圧電位Ｖｐｐが使用され電流
が消費される実際の消費地から離れていることが多く、
その間に存在する配線抵抗によって電流の供給がスムー
ズに行なわれにくくなっているという問題点があった。

【００１８】この発明の目的は、昇圧電位Ｖｐｐ等の内
部で発生した電位のモニタを正確かつ平等にできるよう
に検知回路を配置し、それが可能となるような電源配線
の配置を工夫することで、より発生する電位レベルが安
定した半導体記憶装置を提供することである。さらに、
Ｖｐｐポンプ回路等の電位発生源の配置を工夫すること
で内部電位の安定化をより図ることである。

【００１９】

【課題を解決するための手段】請求項１に記載の半導体
装置は、中央領域を挟んで対向する位置に配置され、第
１の方向に沿って並ぶ第１、第２のメモリブロックと、
第１、第２のメモリブロックに共通して設けられ、内部
電源電位を伝達するための幹線とを備え、幹線は、第１
のメモリブロックに対応して設けられ、中央領域の第１
のメモリブロック側に第１の方向と直交する第２の方向
に沿って配置される第１の部分と、第２のメモリブロッ
クに対応して設けられ、中央領域の第２のメモリブロッ
ク側に第２の方向に沿って配置される第２の部分と、第
１の部分の実質的な中点と第２の部分の実質的な中点と
を結び、第１の方向に沿って配置される第３の部分とを
含み、内部電源電位を発生し幹線に供給する内部電源電
位発生回路をさらに備え、内部電源発生回路は、参照電
位を発生する参照電位発生回路と、中央領域に配置さ
れ、第３の部分の電位を観測し参照電位と比較し電位検
知を行う検知回路と、検知回路の出力に応じて幹線の電
位を駆動する電位駆動回路とを含む。

【００２０】請求項２に記載の半導体装置は、請求項１
に記載の半導体記憶装置の構成において、検知回路は、
第１の部分の電位と第２の部分の電位とが等しくなるよ
うに、第３の部分の実質的な中点の電位を観測する。

【００２１】請求項３に記載の半導体装置は、請求項２
に記載の半導体記憶装置の構成に加えて、第１のメモリ
ブロックと第２の方向に並んで配置される第３のメモリ
ブロックと、第２のメモリブロックと第２の方向に並ん
で配置される第４のメモリブロックとをさらに備え、幹
線の第１の部分は、第１、第３のメモリブロックに共通
して設けられ、幹線の第２の部分は、第２、第４のメモ
リブロックに共通して設けられる。

【００２２】請求項４に記載の半導体装置は、請求項３
に記載の半導体記憶装置の構成に加えて、幹線は、第１
の部分の一端と第２の部分の一端とを結ぶ第４の部分
と、第１の部分の他端と第２の部分の他端とを結ぶ第５
の部分とをさらに有する。

【００２３】請求項５に記載の半導体装置は、請求項２
に記載の半導体記憶装置の構成に加えて、メモリブロッ
クは、ワード線を駆動する駆動回路を含み、内部電源電
位は、ワード線の活性化レベルに対応した昇圧電位であ
り、内部電源発生回路は、駆動回路に昇圧電位を供給す
る。

【００２４】請求項６に記載の半導体装置は、請求項２
に記載の半導体記憶装置の構成に加えて、メモリブロッ
クは、ワード線を駆動する駆動回路を含み、内部電源電
位は、ワード線の非活性化レベルに対応した負電位であ
り、内部電源発生回路は、駆動回路に負電位を供給す
る。

【００２５】請求項７に記載の半導体装置は、半導体基
板状に設けられる半導体記憶装置であって、メモリブロ
ックと、メモリブロックとデータを授受するための配線
群と、メモリブロックに内部電源電位を供給する内部電
源発生回路とを備え、内部電源発生回路は、参照電位を
発生する参照電位発生回路と、内部電源電位を観測し参
照電位と比較し電位検知を行う検知回路と、検知回路の
出力に応じて幹線の電位を駆動する電位駆動回路とを含
み、電位駆動回路は、少なくとも一部が配線群が設けら
れる配線領域に形成されるキャパシタを含みキャパシタ
と配線群との間に設けられ固定電位が与えられるシール
ド層をさらに備える。

【００２６】請求項８に記載の半導体装置は、請求項７
に記載の半導体記憶装置の構成に加えて、キャパシタ
は、半導体基板上に設けられる第１導電型のウエル領域
と、ウエル領域の一部を覆うように半導体基板の主表面
に設けられた酸化膜と、酸化膜を覆うように設けられる
電極と、電極の下部領域に接するようにウエル領域に設
けられる第２導電型の不純物領域を有し、ウエル領域と
第２導電型の不純物領域とは電気的に接続され、シール
ド層は、キャパシタを覆うように導電性の第１の配線層
で形成され、配線群は、第１の配線層の上部に第２の配
線層で形成される。

【００２７】請求項９に記載の半導体装置は、請求項７
に記載の半導体記憶装置の構成に加えて、配線群は、一
対の相補なデータを伝達するための第１のデータ線と第
２のデータ線とを含み、シールド層には、第１のデータ
線が受けるノイズと第２のデータ線が受けるノイズとが
等しくなるように、第１のデータ線の第１の部分の下に
位置する第１の欠損部と第１の部分に対応する第２のデ
ータ線の第２の部分の下に位置する第２の欠損部とが設
けられる。

【００２８】請求項１０に記載の半導体装置は、請求項
７に記載の半導体記憶装置の構成に加えて、メモリブロ
ックは、ワード線を駆動する駆動回路を含み、内部電源
電位は、ワード線の活性化レベルに対応した昇圧電位で
あり、内部電源発生回路は、駆動回路に昇圧電位を供給
する。

【００２９】請求項１１に記載の半導体装置は、請求項
７に記載の半導体記憶装置の構成に加えて、メモリブロ
ックは、ワード線を駆動する駆動回路を含み、内部電源
電位は、ワード線の非活性化レベルに対応した負電位で
あり、内部電源発生回路は、駆動回路に負電位を供給す
る。

【００３０】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００３１】また、以降４バンク構成のＳＤＲＡＭにお
ける電圧降下回路を例に話を進めるが、もちろんバンク
数は４以外であっても適用が可能である。

【００３２】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の構成を示す概略ブロック図
である。

【００３３】図１を参照して、半導体記憶装置１は、各
々が行列状に配列される複数のメモリセルを有するメモ
リアレイバンク１４＃０〜１４＃３と、外部から与えら
れるアドレス信号Ａ０〜Ａ１２およびバンクアドレス信
号ＢＡ０〜ＢＡ１をクロック信号ＣＬＫＩに同期して取
込み、内部行アドレス、内部列アドレスおよび内部バン
クアドレスを出力するアドレスバッファ２と、外部から
クロック信号ＣＬＫおよびクロックイネーブル信号ＣＫ
Ｅを受けて半導体記憶装置内部で用いられるクロック信
号ＣＬＫＩ、ＣＬＫＱを出力するクロックバッファ４
と、外部から与えられる制御信号／ＣＳ、／ＲＡＳ、／
ＣＡＳ、／ＷＥおよびマスク信号ＤＱＭＵ／Ｌをクロッ
ク信号ＣＬＫＩに同期して取込む制御信号入力バッファ
６とを含む。

【００３４】半導体記憶装置１は、さらに、アドレスバ
ッファ２から内部アドレス信号ｉｎｔ．Ａ０〜ｉｎｔ．
Ａ１２および内部バンクアドレス信号ｉｎｔ．ＢＡ０〜
ｉｎｔ．ＢＡ１を受け、かつ、制御信号入力バッファ６
からクロック信号に同期化された制御信号ｉｎｔ．ＲＡ
Ｓ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてクロック信
号ＣＬＫＩに同期して各ブロックに制御信号を出力する
コントロール回路と、コントロール回路で認識された動
作モードを保持するモードレジスタとを含む。図１にお
いては、コントロール回路とモードレジスタとを１つの
ブロック８で示す。コントロール回路は、内部バンクア
ドレス信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコード
するバンクアドレスデコーダと制御信号ｉｎｔ．ＲＡ
Ｓ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードす
るコマンドデコーダとを含んでいる。

【００３５】半導体記憶装置１は、さらに、メモリアレ
イバンク１４＃０〜１４＃３にそれぞれ対応して設けら
れ、アドレスバッファ２から与えられた行アドレス信号
Ｘをデコードする行デコーダとこの行デコーダの出力信
号に従ってメモリアレイバンク１４＃０〜１４＃３の内
部のアドレス指定された行（ワード線）を選択状態へ駆
動するためのワードドライバとを含む。図１では、行デ
コーダとワードドライバをまとめてブロック１０＃０〜
１０＃３として示す。

【００３６】半導体記憶装置１は、さらに、アドレスバ
ッファ２から与えられた内部列アドレス信号Ｙをデコー
ドして列選択信号を発生する列デコーダ１２＃０〜１２
＃３と、メモリアレイバンク１４＃０〜１４＃３の選択
行に接続されるメモリセルのデータの検知および増幅を
行なうセンスアンプ１６＃０〜１６＃３とを含む。

【００３７】半導体記憶装置１は、さらに、外部から書
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。

【００３８】プリアンプおよびライトドライバはメモリ
アレイバンク１４＃０〜１４＃３に対応してそれぞれ設
けられている。図１では、プリアンプとライトドライバ
は１つのブロックとしてブロック１８＃０〜１８＃３と
して示される。なお、入力バッファ２２および出力バッ
ファ２０は、クロックバッファ４からクロック信号ＣＬ
ＫＱを受けて、これに同期して端子ＤＱ０〜ＤＱ１５を
介して外部とデータを授受する。

【００３９】半導体記憶装置１は、さらに、外部から与
えられる電源電位ｅｘｔ．Ｖｄｄを受けて内部の各ブロ
ックに電源電位Ｖｐｐを供給する電源電圧発生回路２４
を含む。

【００４０】図２は、図１に示した昇圧電位発生回路２
４の構成を示す概略ブロック図である。

【００４１】図２を参照して、昇圧電位発生回路２４
は、昇圧電位Ｖｐｐの目標値に対して所定の関係にある
参照電位Ｖｒｅｆｄを発生するＶｒｅｆ発生回路３４
と、昇圧電位Ｖｐｐを受けて降圧して参照電位Ｖｒｅｆ
ｄと比較し比較結果に応じて活性化信号ＶＰＬＯＷを出
力するＶｐｐレベル検知回路３２と、活性化信号ＶＰＬ
ＯＷに応じて活性化し昇圧電源線に対して充電電流を出
力する昇圧ポンプ回路３６とを含む。昇圧電源線は図１
に示した行デコーダ＆ワードドライバ１０♯０〜１０♯
３に含まれているワードドライバＷＤの出力するＨレベ
ルを駆動する電源電位である昇圧電位を供給する。

【００４２】昇圧ポンプ回路３６は、活性化信号ＶＰＬ
ＯＷによって活性化されクロック信号ＰＲＥ、ＧＡＴ、
ＰＭＰを発生するクロック発生部３８と、クロック信号
ＰＲＥ、ＧＡＴ、ＰＭＰに応じて昇圧動作を行なうポン
プ部４０とを含む。

【００４３】図３は、図２におけるＶｒｅｆ発生回路３
４の構成を示す回路図である。図３を参照して、Ｖｒｅ
ｆ発生回路３４は、定電流源回路４２と、定電流源回路
４２の制御の下に参照電位Ｖｒｅｆを出力する電圧出力
回路４４とを含む。

【００４４】定電流源回路４２は、外部電源電位ｅｘ
ｔ．Ｖｄｄを受けてノイズ除去しノードＮ１に伝達する
ロウパスフィルタ４６と、ノードＮ１にソースが接続さ
れゲートおよびドレインがノードＮ２に接続されるＰチ
ャネルＭＯＳトランジスタ５２と、ノードＮ２と接地ノ
ードとの間に接続されゲートがノードＮ３に接続される
ＮチャネルＭＯＳトランジスタ５４と、ノードＮ１とノ
ードＮ３との間に直列に接続される抵抗５６およびＰチ
ャネルＭＯＳトランジスタ５８と、ドレインおよびゲー
トがノードＮ３に接続されソースが接地ノードに接続さ
れるＮチャネルＭＯＳトランジスタ６０とを含む。Ｐチ
ャネルＭＯＳトランジスタ５８のゲートはノードＮ２に
接続されている。

【００４５】ロウパスフィルタ４６は、外部電源電位ｅ
ｘｔ．Ｖｄｄが与えられるノードとノードＮ１との間に
接続される抵抗４８と、ノードＮ１と接地ノードとの間
に接続されるキャパシタ５０とを含む。

【００４６】電圧出力回路４４は、外部電源電位ｅｘ
ｔ．Ｖｄｄが与えられるノードとノードＮ４との間に接
続されゲートがノードＮ２に接続されるＰチャネルＭＯ
Ｓトランジスタ６２と、ノードＮ４とノードＮ５との間
に直列に接続されともにゲートがノードＮ５に接続され
るＰチャネルＭＯＳトランジスタ６４、６６と、ソース
がノードＮ５に接続されゲートおよびドレインが接地ノ
ードに接続されるＰチャネルＭＯＳトランジスタ６８と
を含む。

【００４７】ノードＮ４からは参照電位Ｖｒｅｆｄが出
力される。図４は、図２におけるＶｐｐレベル検知回路
３２の詳細な構成を示す回路図である。

【００４８】図４を参照して、Ｖｐｐレベル検知回路３
２は、昇圧電位Ｖｐｐを受けて２分の１の電位ＶＰＤＩ
Ｖに分圧する分圧回路８２と、参照電位Ｖｒｅｆｄと電
位ＶＰＤＩＶを比較して参照電位Ｖｒｅｆｄよりも電位
ＶＰＤＩＶが低い場合には活性化信号ＶＰＬＯＷをＨレ
ベルに活性化する比較回路８４とを含む。

【００４９】分圧回路８２は、昇圧電位Ｖｐｐにソース
が結合されゲートとドレインが接続されたＰチャネルＭ
ＯＳトランジスタ８６と、ゲートおよびドレインが接地
ノードに接続されソースおよびバックゲートがＰチャネ
ルＭＯＳトランジスタ８６のドレインと接続されたＰチ
ャネルＭＯＳトランジスタ８８とを含む。ＰチャネルＭ
ＯＳトランジスタ８６のドレインからは電位ＶＰＤＩＶ
が出力される。

【００５０】比較回路８４は、参照電位Ｖｒｅｆｄと電
位ＶＰＤＩＶを比較する比較部９０と、比較部９０の出
力を受ける直列に接続されたインバータ９２、９４、９
６とを含む。インバータ９６の出力は活性化信号ＶＰＬ
ＯＷとなる。

【００５１】比較部９０は、外部電源電位ｅｘｔ．Ｖｄ
ｄにソースが結合されドレインとソースが接続されたＰ
チャネルＭＯＳトランジスタ９８と、ソースが外部電源
電位ｅｘｔ．Ｖｄｄに結合されゲートがＰチャネルＭＯ
Ｓトランジスタ９８のドレインと接続されるＰチャネル
ＭＯＳトランジスタ１００と、ゲートが外部電源電位ｅ
ｘｔ．Ｖｄｄと結合されソースが接地ノードに接続され
たＮチャネルＭＯＳトランジスタ１０６と、Ｐチャネル
ＭＯＳトランジスタ９８のドレインとＮチャネルＭＯＳ
トランジスタ１０６のドレインとの間に接続されゲート
に参照電位Ｖｒｅｆｄを受けるＮチャネルＭＯＳトラン
ジスタ１０２と、ＰチャネルＭＯＳトランジスタ１００
のドレインとＮチャネルＭＯＳトランジスタ１０６のド
レインとの間に接続されゲートに電位ＶＰＤＩＶを受け
るＮチャネルＭＯＳトランジスタ１０４とを含む。

【００５２】ＮチャネルＭＯＳトランジスタ１０４のド
レインは、この比較部の出力信号を出力する。インバー
タ９２は、ソースが接地ノードに接続されゲートとドレ
インとが接続されたＮチャネルＭＯＳトランジスタ１１
２と、ゲートに比較部９０の出力を受けソースがＮチャ
ネルＭＯＳトランジスタ１１２のドレインと接続された
ＮチャネルＭＯＳトランジスタ１１０と、ソースが外部
電源電位ｅｘｔ．Ｖｄｄに結合されドレインがＮチャネ
ルＭＯＳトランジスタ１１０のドレインと接続されゲー
トに比較部９０の出力を受けるＰチャネルＭＯＳトラン
ジスタ１０８とを含む。

【００５３】ＰチャネルＭＯＳトランジスタ１０８のド
レインからはインバータ９２の出力信号が出力される。

【００５４】インバータ９４は、外部電源電位ｅｘｔ．
Ｖｄｄが与えられる電源ノードと接地ノードとの間に直
列に接続され、ともにゲートにインバータ９２の出力を
受けるＰチャネルＭＯＳトランジスタ１１４とＮチャネ
ルＭＯＳトランジスタ１１６とを含む。ＰチャネルＭＯ
Ｓトランジスタ１１４とＮチャネルＭＯＳトランジスタ
１１６との接続ノードからはインバータ９４の出力信号
が出力される。

【００５５】インバータ９６は、外部電源電位ｅｘｔ．
Ｖｄｄが与えられる電源ノードと接地ノードとの間に直
列に接続され、ともにインバータ９４の出力をゲートに
受けるＰチャネルＭＯＳトランジスタ１１８とＮチャネ
ルＭＯＳトランジスタ１２０とを含む。ＰチャネルＭＯ
Ｓトランジスタ１１８とＮチャネルＭＯＳトランジスタ
１２０との接続ノードからは活性化信号ＶＰＬＯＷが出
力される。

【００５６】ここで、電位ＶＰＤＩＶについて説明す
る。分圧回路８２においては、ＰチャネルＭＯＳトラン
ジスタ８６、８８はトランジスタサイズが等しいサイズ
にされる。ＰチャネルＭＯＳトランジスタ８８のバック
ゲートがソースと接続されているので、ＰチャネルＭＯ
Ｓトランジスタ８６とＰチャネルＭＯＳトランジスタ８
８とは全く同じ条件で動作する。したがって、電位ＶＰ
ＤＩＶは正確に昇圧電位Ｖｐｐの２分の１の電位とな
る。比較回路８４では電位ＶＰＤＩＶが参照電位Ｖｒｅ
ｆｄと比較される。したがって、目標となる昇圧電位Ｖ
ｐｐの値は、参照電位Ｖｒｅｆｄの２倍の値となる。そ
して、比較回路８４は、Ｖｐｐ＜２Ｖｒｅｆｄの場合に
は活性化信号ＶＰＬＯＷをＨレベルに活性化し、Ｖｐｐ
＞２Ｖｒｅｆｄの場合には、活性化信号ＶＰＬＯＷはＬ
レベルに非活性化される。

【００５７】図５は、図２におけるクロック発生部３８
の構成を示す回路図である。図５を参照して、クロック
発生部３８は、活性化信号ＶＰＬＯＷがＨレベルのとき
に発振するリングオシレータ１２２と、リングオシレー
タ１２２の出力する信号を反転するインバータ１２４
と、インバータ１２４の出力を遅延時間Ｔｄ２だけ遅延
する遅延回路１２６と、遅延回路１２６の出力をさらに
遅延時間Ｔｄ２だけ遅延する遅延回路１２８と、インバ
ータ１２４の出力と遅延回路１２８の出力とを受けるＮ
ＡＮＤ回路１３０と、ＮＡＮＤ回路１３０の出力を受け
て反転しクロック信号ＰＲＥを出力するインバータ１３
２と、インバータ１２４の出力と遅延回路１２８の出力
とを受けてクロック信号ＧＡＴを出力するＮＯＲ回路１
３４と、遅延回路１２６の出力を受けて反転しクロック
信号ＰＭＰを出力するインバータ１３６とを含む。

【００５８】リングオシレータ１２２は、信号ＶＰＬＯ
Ｗを第１の入力に受けるＮＡＮＤ回路１４０と、ＮＡＮ
Ｄ回路１４０の出力を受けて遅延時間Ｔｄ１だけ遅延さ
せる遅延回路１３８とを含む。遅延回路１３８の出力は
ＮＡＮＤ回路１４０の第２の入力に与えられる。遅延回
路は、たとえば、直列に接続された偶数段のインバータ
で実現することができる。

【００５９】図６は、図２に示したポンプ部４０の構成
を示す回路図である。図６を参照して、ポンプ部４０
は、クロック信号ＰＲＥを一方端に受け他方端がノード
Ｎ１１に接続されるキャパシタ１４２と、外部電源電位
ｅｘｔ．Ｖｄｄが与えられているノードからノードＮ１
１に向かう方向にダイオード接続されるＮチャネルＭＯ
Ｓトランジスタ１４８と、クロック信号ＧＡＴが一方端
に与えられ他方端がノードＮ１２に接続されるキャパシ
タ１４４と、クロック信号ＰＭＰが一方端に接続され他
方端がノードＮ１３に接続されるキャパシタ１４６とを
含む。

【００６０】ポンプ部４０は、さらに、外部電源電位ｅ
ｘｔ．Ｖｄｄが与えられているノードとノードＮ３との
間に接続されゲートがノードＮ１１に接続されるＮチャ
ネルＭＯＳトランジスタ１５０と、外部電源電位ｅｘ
ｔ．Ｖｄｄが与えられるノードとノードＮ１２との間に
接続されゲートがノードＮ１１と接続されるＮチャネル
ＭＯＳトランジスタ１５２と、ノードＮ１３とノードＮ
１４との間に接続されゲートがノードＮ１２に接続され
バックゲートがノードＮ１３に接続されるＮチャネルＭ
ＯＳトランジスタ１５６とを含む。ノードＮ１４は昇圧
電位Ｖｐｐを他の回路に供給するための昇圧電源線に接
続される。

【００６１】図５、図６を参照して昇圧動作を簡単に説
明する。活性化信号ＶＰＬＯＷがＨレベルに活性化され
ると、リングオシレータ１２２は発振を開始し始める。
リングオシレータの周期をＴｒｐとする。この周期Ｔｒ
ｐに従ってポンプ動作を制御するクロック信号ＰＲＥ、
ＧＡＴ、ＰＭＰがクロック発生部３８によって発生され
る。ポンプ部４０では１サイクルの動作で昇圧電源線に
次式に示す電荷Ｑｃｐが供給される。

【００６２】Ｑｃ＝（２×ｅｘｔ．Ｖｄｄ−Ｖｐｐ）×Ｃｐ…（１）ここで、Ｃｐはポンプ容量を意味する。

【００６３】昇圧電位Ｖｐｐは高電位であり、信頼性上
その電位は精度よく制御されなければならない。そのた
め、昇圧電位Ｖｐｐを発生する回路自身が原因となる昇
圧電位Ｖｐｐの電位変動が議論される。

【００６４】昇圧電源線つまりＶｐｐ幹線に接続されて
いるデカップル容量をＣｄｐ、昇圧電源線からメモリア
レイが供給を受ける消費電流をＩｐｐ、Ｖｐｐレベル検
知回路の反応時間をＴｄｐとする。

【００６５】まず、電流が消費されてＶｐｐ＜２Ｖｒｅ
ｆｄとなった場合には、Ｖｐｐレベル検知回路の反応の
遅れによる昇圧電位Ｖｐｐのさらなる低下量ｄＶｐｐ
（−）は、次式で表わされる。

【００６６】ｄＶｐｐ（−）＝Ｉｐｐ×Ｔｄｐ／Ｃｄｐ…（２）一方、Ｖｐｐポンプ回路によって昇圧電位Ｖｐｐの電位
が上昇してＶｐｐ＞２Ｖｒｅｆｄとなった場合には、Ｖ
ｐｐレベル検知回路の反応の遅れによる昇圧電位Ｖｐｐ
に現われるオーバシュート量ｄＶｐｐ（＋）は次式で表
わされる。

【００６７】ｄＶｐｐ（＋）＝Ｑｃｐ×（Ｔｄｐ／Ｔｒｐ）／Ｃｄｐ…（３）ここで、Ｔｄｐ／Ｔｒｐは、Ｖｐｐレベル検知回路の反
応時間Ｔｄｐ内に何回Ｖｐｐポンプが動くかを表わして
いる。Ｖｐｐポンプ１回あたりの供給電荷はＱｃｐであ
るから、Ｖｐｐレベル検知回路の反応時間内に余分にＶ
ｐｐポンプから供給されてしまう電荷量はＱｃｐ×（Ｔ
ｄｐ／Ｔｒｐ）と表わせる。この電荷は、昇圧電源線に
接続されているデカップル容量Ｃｄｐに蓄えられるの
で、（３）の式が導き出される。

【００６８】大きいｄＶｐｐ（−）やｄＶｐｐ（＋）
は、昇圧電位Ｖｐｐの電位変動が大きいことを意味す
る。特に、ｄＶｐｐ（＋）については、値がある程度以
上を超えると、トランジスタのゲート酸化膜破壊などの
問題を起こしかねない。したがってＶｐｐのレベル変動
は小さくする必要がある。（２）式および（３）式か
ら、ｄＶｐｐ（−）やｄＶｐｐ（＋）を低減するには、
Ｔｄｐ／Ｃｄｐを小さくすればよいことがわかる。つま
り、Ｖｐｐレベル検知回路の反応を速くすることと、デ
カップル容量を十分な大きさにすることとが有効であ
る。

【００６９】図７は、実施の形態１における昇圧電位Ｖ
ｐｐを発生する回路系の配置を示す図である。

【００７０】図７を参照して、半導体記憶装置１６０
は、長方形の形状の基板を有している。半導体記憶装置
１６０は、各々が長方形の形状を有しているメモリアレ
イバンク１６２ａ、１６２ｂ、１６２ｃ、１６２ｄを含
んでおりこれらは２行２列の行列状に配置されている。

【００７１】チップの対向する短辺の中点同士を結ぶ線
に沿って延在する領域であって、メモリアレイバンク１
６２ａとメモリアレイバンク１６２ｂとの間の領域およ
びメモリアレイバンク１６２ｃとメモリアレイバンク１
６２ｄとの間の領域とを含む中央領域ＣＲＳにはＶｒｅ
ｆ発生回路３４とＶｐｐレベル検出回路３２と昇圧ポン
プ回路３６ａ、３６ｂとが配置される。

【００７２】この中央領域ＣＲＳの外周部に沿って、昇
圧電位Ｖｐｐを各メモリアレイバンクに供給するための
昇圧電源線が配置されている。昇圧電源線は、各メモリ
アレイバンクの内部に配置されているワードドライバ等
に昇圧電位を供給するためのＶｐｐ幹線である。

【００７３】このＶｐｐ幹線は、メモリアレイバンク１
６２ａ、１６２ｂ、１６２ｃ、１６２ｄの中央領域ＣＲ
Ｓに接する辺にそれぞれ沿う部分１６４ａ、１６４ｂ、
１６４ｃ、１６４ｄと、一方のチップの短辺に沿って設
けられ昇圧ポンプ回路３６ａから電流供給を受ける部分
１６６と、チップの他方の短辺に沿って設けられ昇圧ポ
ンプ回路３６ｂから電流供給を受ける部分１６８とを含
む。

【００７４】部分１６６の一端と部分１６４ａの一端は
接続され、部分１６６の他端と部分１６４ａの一端は接
続されている。部分１６４ｃの一端と部分１６８の一端
は接続され、部分１６８の他端と部分１６４ｄの一端は
接続される。Ｖｐｐ幹線は、部分１６４ａと部分１６４
ｃの他端同士を接続し、チップのほぼ中央地点に配置さ
れたＶｐｐレベル検出回路３２に接続し、かつ部分１６
４ｂと部分１６４ｄの他端同士を接続し、かつＶｐｐレ
ベル検出回路３２と接続する部分１７０を含む。

【００７５】つまり、Ｖｐｐレベル検知回路３２は、部
分１６４ａと部分１６４ｃとを含む直線部の中点と部分
１６４ｂと部分１６４ｄとを含む直線部の中点とを結
び、チップ中央を縦に貫くＶｐｐ幹線のほぼ中央地点に
接続されている。この地点は昇圧電源線から電流を消費
する消費地、すなわちメモリアレイバンク１６２ａ、１
６２ｂ、１６２ｃ、１６２ｄから最も均等な場所であ
る。

【００７６】図７では、メモリアレイバンク１６２ａ、
１６２ｂ、１６２ｃ、１６２ｄが独立して動作し、か
つ、相互にＶｐｐ幹線を介して接続されている。多バン
ク構成では、Ｖｐｐ幹線を共有すると、あるバンクが動
作した場合、チップ全体のデカップル容量に加えて他の
バンクの寄生容量がＶｐｐ幹線に接続されて、共有しな
い場合よりデカップル容量が大きくなる。これらから電
荷が動作しているバンクに供給される。したがって、Ｖ
ｐｐポンプ回路の配置および制御が容易になるため、幹
線を共有することが多い。

【００７７】このような構成において、Ｖｐｐ幹線に部
分１７０を設けてそのほぼ中央にＶｐｐレベル検出回路
３２を接続する優位性を図２０に示した従来例と比較し
て説明する。

【００７８】図２０では、Ｖｐｐレベル検知回路８３２
から最も離れた消費地、すなわちメモリアレイバンク８
６２ｃ、８６２ｄのチップの短辺に近接する側までの距
離は、図７に示した場合と比べて約２倍である。また、
Ｖｐｐ幹線に電流を供給する昇圧ポンプ回路までの最も
離れた距離も同様である。

【００７９】したがって、図２０におけるＶｐｐ幹線お
よびそれに寄生する各種容量による配線遅延は図７の場
合に比べて４倍である。つまり、図２０に示した場合で
は、配線遅延の結果、Ｖｐｐレベル検知回路８３２が感
知する昇圧電位の変動が正確でなく、その結果昇圧電位
の変動幅も大きくなってしまう。

【００８０】さらに、図７では、チップの対応する長辺
の中点同士を結ぶ線に沿って延在する中央領域ＣＲＬに
部分１７０を設けて、Ｖｐｐ幹線を図２０に比べてさら
に接続部分を増やしている。その結果、バンク間の繋が
りが強化され、昇圧電位Ｖｐｐの分布の均一化が促進さ
れる。

【００８１】また、図７では、４バンクがそれぞれ１つ
のメモリブロックとして配置され、２行２列のメモリブ
ロックとして配置される場合を示した。さらに多くのバ
ンクを含む場合には、複数バンクが１つのメモリブロッ
クに含まれる場合もある。たとえば、８バンク構成の場
合は、２バンクずつまとめて１つのメモリブロックとし
て配置し、図７で示したと同様に２行２列にメモリブロ
ックが並ぶ配置をとることも考えられる。

【００８２】以上により、実施の形態１に示した半導体
記憶装置１においては、多バンク構成において全バンク
が１つのＶｐｐ幹線で相互に接続されている場合に、各
バンクから均等な距離になる地点にＶｐｐレベル検知回
路を配置することで、昇圧電位Ｖｐｐのより正確な検知
および制御が可能となる。

【００８３】［実施の形態１の変形例］さらに、実施の
形態１は、昇圧電位Ｖｐｐのみならず、半導体記憶装置
内部で発生される他の内部電位の発生回路系に適用する
ことが可能である。

【００８４】他の内部電位の例としては、電圧降下回路
（ＶＤＣ）によって発生される内部電源電位Ｖｄｄや、
負ワード線構成において用いられる負電位Ｖｎｅｇ等が
ある。以下、負電位Ｖｎｅｇを発生する回路について説
明する。

【００８５】まず、負ワード線構成が用いられる理由に
ついて述べる。ＤＲＡＭメモリセルにおいては、ビット
線のＨレベルの電位Ｖｄｈをメモリセルに書込むために
は、アクセストランジスタのしきい値電圧Ｖｔａを考慮
したワード線の駆動電位が必要である。

【００８６】アクセストランジスタのゲート−ソース間
電位はＶｄｈ＋Ｖｔａ以上必要であり、これは外部電源
電位ｅｘｔ．Ｖｄｄよりも高くなる場合が一般的であ
る。そこで、昇圧電位Ｖｐｐが必要となる。メモリセル
からのデータ読出時間を短くする上では、昇圧電位Ｖｐ
ｐは高いほうが望ましいが、アクセストランジスタのゲ
ート酸化膜の信頼性の観点からはあまり高くすることは
できない。トランジスタは微細化が進んでおり、ゲート
酸化膜圧Ｔｏｘはますます薄膜化される傾向にあるから
である。

【００８７】そこで、アクセストランジスタのしきい値
電圧を下げることが考えられる。しかし、しきい値電圧
を下げると読出し時や書込み時の動作には有利である
が、メモリセルが非選択状態にある時は、オフ状態にあ
るはずのアクセストランジスタを介してリーク電流が流
れやすくなってしまう。リーク電流が増加すると保持デ
ータに対応してメモリセルに蓄積された電荷は短時間で
失われてしまう。

【００８８】そこで、非選択状態にあるワード線の電位
を従来の接地電位ではなく、負電位Ｖｎｅｇにすること
で、アクセストランジスタのリーク電流を抑制しようと
いうのが「負ワード線構成」である。アクセストランジ
スタがオフ状態にある時のリーク電流は、アクセストラ
ンジスタのゲート−ソース間電位Ｖｇｓに依存するた
め、そのゲートの電位、つまり、ワード線の電位が低い
ほど抑制できる。

【００８９】つまり、ワード線の非選択時の電位（Ｌレ
ベル）を負電位にすることで、アクセストランジスタの
しきい値電圧Ｖｔａを低くしてもリークが起こりにくく
なる。しきい値電圧Ｖｔａを低くできれば、ワード線の
選択時の電位（Ｈレベル）すなわち昇圧電位Ｖｐｐをさ
ほど高くしなくてもすむ。

【００９０】図８は、負電位発生回路１８２の構成を示
すブロック図である。図８を参照して、負電位発生回路
１８２は、負電位Ｖｎｅｇをモニタして負電位Ｖｎｅｇ
が十分に低い電位でない時は活性化信号ＶＮＰＯＮを活
性化する負電位レベル検知回路１８４と、活性化信号Ｖ
ＮＰＯＮの活性化に応じて負電位Ｖｎｅｇをより低くす
る負電位ポンプ回路１８６とを含む。負電位Ｖｎｅｇ
は、ワードドライバＷＤの出力のＬレベルとなる電位で
ある。

【００９１】図９は、図８における負電位レベル検知回
路１８４の構成を示す回路図である。

【００９２】図９を参照して、負電位レベル検知回路１
８４は、負電位Ｖｎｅｇが所望の電位となっているかど
うかを検出する検出部１９４と、検出部１９４の出力を
増幅する増幅部１９６と、増幅部１９６の出力を受け
て、ポンプを活性化する信号ＶＮＰＯＮを出力する直列
に接続されたインバータ１９８、２００とを含む。

【００９３】検出部１９４は、ソースが外部電源電位ｅ
ｘｔ．Ｖｄｄと結合されドレインとゲートとがノードＮ
２１に接続されるＰチャネルＭＯＳトランジスタ２０２
と、ソースが外部電源電位ｅｘｔ．Ｖｄｄと結合されド
レインがノードＮ２３に接続されゲートがノードＮ２１
に接続されるＰチャネルＭＯＳトランジスタ２０４と、
ノードＮ２１とノードＮ２２との間に接続されゲートに
電位Ｖｉが与えられるＮチャネルＭＯＳトランジスタ２
０６と、ノードＮ２３と接地ノードとの間に接続されゲ
ートに電位Ｖｉが与えられるＮチャネルＭＯＳトランジ
スタ２０８と、ノードＮ２２と負電位Ｖｎｅｇが与えら
れるノードとの間に接続される抵抗２１０とを含む。

【００９４】増幅部１９６は、ソースが外部電源電位ｅ
ｘｔ．Ｖｄｄと結合されドレインとゲートとがノードＮ
２４に接続されるＰチャネルＭＯＳトランジスタ２１２
と、ソースが外部電源電位ｅｘｔ．Ｖｄｄと結合されド
レインがノードＮ２５に接続されゲートがノードＮ２４
に接続されるＰチャネルＭＯＳトランジスタ２１４と、
ノードＮ２４と接地ノードとの間に接続されゲートに電
位Ｖｉが与えられるＮチャネルＭＯＳトランジスタ２１
６と、ノードＮ２５と接地ノードとの間に接続されゲー
トがノードＮ２３に接続されるＮチャネルＭＯＳトラン
ジスタ２１８とを含む。ノードＮ２５増幅部１９６の出
力ノードであり、インバータ１９８の入力に接続され
る。

【００９５】負電位レベル検知回路１８４で、信号ＶＮ
ＰＯＮが活性化されるのは、次式が成り立つ場合であ
る。

【００９６】｜Ｖｎｅｇ｜＜Ｒ×I０（Ｖｉ） …（４）（４）式でＩ０（Ｖｉ）は、ノードＮ２２の電位Ｖ０が
接地電位に等しいときの抵抗に流れる電流値で電位Ｖｉ
に依存する電流値である。信号ＶＮＰＯＮによって負電
位ポンプ回路１８６が活性化されると、負電位Ｖｎｅｇ
はさらに負電位にされる。十分電位が低くなると（４）
式の関係が成り立たなくなり、負電位ポンプ回路１８６
は非活性化される。

【００９７】図１０は、図８における負電位ポンプ回路
１８６の構成を示す回路図である。図１０を参照して、
負電位ポンプ回路１８６は、活性化信号ＶＮＰＯＮによ
って活性化されクロック信号ＰＲＥＮ、ＧＡＴＮ、ＰＭ
ＰＮを発生するクロック発生部２２０と、クロック信号
ＰＲＥＮ、ＧＡＴＮ、ＰＭＰＮに応じて負電位の発生動
作を行なうポンプ部２２１とを含む。

【００９８】クロック発生部２２０は、活性化信号ＶＮ
ＰＯＮがＨレベルのときに発振するリングオシレータ２
２２と、リングオシレータ２２２の出力するクロック信
号ＶＮＰＣＬＫを遅延する遅延回路２２８と、遅延回路
２２８の出力をさらに遅延する遅延回路２２９と、クロ
ック信号ＶＮＰＣＬＫと遅延回路２２８の出力とを受け
るＮＯＲ回路２４８と、ＮＯＲ回路２４８の出力を受け
て反転しクロック信号ＰＲＥＮを出力するインバータ２
５０と、クロック信号ＶＮＰＣＬＫと遅延回路２２９の
出力とを受けるＮＡＮＤ回路２４０と、ＮＡＮＤ回路２
４０の出力を受けてクロック信号ＧＡＴＮを出力する直
列に接続されたインバータ２４２、２４４と、遅延回路
２２８の出力を受けて反転しクロック信号ＰＭＰＮを出
力する直列に接続されたインバータ２３０、２３２、２
３４とを含む。

【００９９】リングオシレータ２２２は、信号ＶＮＰＯ
Ｎを第１の入力に受けるＮＡＮＤ回路２２５と、ＮＡＮ
Ｄ回路２２５の出力を受けて遅延させる遅延回路２２４
とを含む。遅延回路２２４の出力はＮＡＮＤ回路２２５
の第２の入力に与えられる。遅延回路は、たとえば、直
列に接続された偶数段のインバータで実現することがで
きる。

【０１００】ポンプ部２２１は、クロック信号ＰＲＥＮ
を一方端に受け他方端がノードＮ３１に接続されるキャ
パシタ２５２と、ノードＮ３１から接地ノードに向かう
方向にダイオード接続されるＰチャネルＭＯＳトランジ
スタ２５４と、接地ノードからノードＮ３１に向かう方
向に直列にダイオード接続されるＰチャネルＭＯＳトラ
ンジスタ２５８、２５６と、クロック信号ＧＡＴＮが一
方端に与えられ他方端がノードＮ３２に接続されるキャ
パシタ２４６と、クロック信号ＰＭＰＮが一方端に接続
され他方端がノードＮ３３に接続されるキャパシタ２３
６とを含む。

【０１０１】ポンプ部４０は、さらに、接地ノードとノ
ードＮ３３との間に接続されゲートがノードＮ３１に接
続されるＰチャネルＭＯＳトランジスタ２６０と、接地
ノードとノードＮ３２との間に接続されゲートがノード
Ｎ３１と接続されるＰチャネルＭＯＳトランジスタ２６
２と、ノードＮ３３とノードＮ３４との間に接続されゲ
ートがノードＮ３２に接続されるＰチャネルＭＯＳトラ
ンジスタ２３８とを含む。ノードＮ３４は負電位Ｖｎｅ
ｇを他の回路に供給するための負電位電源線に接続され
る。

【０１０２】図１１は、実施の形態１における負電位を
発生する回路系の配置を示す図である。

【０１０３】図１１を参照して、半導体記憶装置２６０
は、長方形の形状の基板を有している。半導体記憶装置
２６０は、各々が長方形の形状を有しているメモリアレ
イバンク２６２ａ、２６２ｂ、２６２ｃ、２６２ｄを含
んでおりこれらは２行２列の行列状に配置されている。

【０１０４】チップの対向する短辺の中点同士を結ぶ線
に沿って延在する領域であって、メモリアレイバンク２
６２ａとメモリアレイバンク２６２ｂとの間の領域およ
びメモリアレイバンク２６２ｃとメモリアレイバンク２
６２ｄとの間の領域とを含む中央領域ＣＲＳには、負電
位レベル検出回路１８４と負電位ポンプ回路１８６ａ、
１８６ｂが配置される。

【０１０５】負電位を負電位ポンプ回路１８６ａ、１８
６ｂから各メモリバンクに供給するための負電位電源線
は、部分２６４ａ〜２６４ｄ、２６６、２６８、２７０
を有しているが、これらはそれぞれ図７における昇圧電
源線の部分１６４ａ〜１６４ｄ、１６６、１６８、１７
０に対応する配置を有しているので、説明は繰返さな
い。

【０１０６】したがって、実施の形態１の変形例では、
昇圧電位Ｖｐｐの場合と同様に多バンク構成において全
バンクが１つの負電位Ｖｎｅｇを供給する幹線で相互に
接続されている場合に、各バンクから均等な距離になる
地点に負電位レベル検知回路を配置することで、負電位
Ｖｎｅｇのより正確な検知および制御が可能となる。

【０１０７】つまり、実施の形態１およびその変形例で
示したように、多バンク構成において全バンクが内部で
発生する電源電位を伝達するための１つの電源線で相互
に接続されている場合に、各バンクから均等な距離にな
る地点に内部で発生する電源電位の検知回路を配置する
ことで、内部で発生する電源電位のより正確な検知およ
び制御が可能となる。

【０１０８】［実施の形態２］実施の形態１では、多バ
ンク構成かつＶｐｐ幹線が共有されている場合のＶｐｐ
レベル検知回路の配置について述べた。しかし、相互に
接続されていない複数のＶｐｐ幹線が存在する場合も考
えられる。

【０１０９】図１２は、相互に接続されていない複数の
Ｖｐｐ幹線が存在する場合のＶｐｐ幹線の配置を示す図
である。

【０１１０】図１２を参照して、半導体記憶装置３６０
は、長方形の形状の基板を有している。半導体記憶装置
３６０は、各々が長方形の形状を有しているメモリアレ
イバンク３６２ａ、３６２ｂ、３６２ｃ、３６２ｄを含
んでおりこれらは２行２列の行列状に配置されている。

【０１１１】チップの対向する短辺の中点同士を結ぶ線
に沿って延在する領域であって、メモリアレイバンク３
６２ａとメモリアレイバンク３６２ｂとの間の領域およ
びメモリアレイバンク３６２ｃとメモリアレイバンク３
６２ｄとの間の領域とを含む中央領域ＣＲＳには、Ｖｒ
ｅｆ発生回路３８６とＶｐｐレベル検出回路３８８、３
８４と昇圧ポンプ回路３８２、３９０が配置される。

【０１１２】メモリアレイバンク３６２ａ、３６２ｂに
対応して設けられるＶｐｐ幹線ＴＲＬＡとメモリアレイ
バンク３６２ｃ、３６２ｄに対応して設けられるＶｐｐ
幹線ＴＲＬＢとは電位が独立に制御可能なように分離さ
れている。Ｖｐｐ幹線ＴＲＬＡとＶｐｐ幹線ＴＲＬＢに
共通してＶｒｅｆ発生回路３８６が設けられチップの中
央部に配置される。

【０１１３】このＶｐｐ幹線ＴＲＬＡは、メモリアレイ
バンク３６２ａ、３６２ｂの中央領域ＣＲＳに接する辺
にそれぞれ沿う部分３６４ａ、３６４ｂを含んでいる。
Ｖｐｐ幹線ＴＲＬＡは、さらに部分３６４ａ、３６４ｂ
の端点同士を接続する部分３６６、３７０と、部分３６
４ａ、３６４ｂの中点同士を接続する部分３６８とを含
む。

【０１１４】部分３６６の中点付近には昇圧ポンプ回路
３８２から電荷が供給される。部分３６８の中点付近の
電位Ｖｐｐ１がＶｐｐレベル検知回路３８４によって観
測され結果に応じて昇圧ポンプ回路３８２が駆動され
る。部分３６８の中点付近の電位Ｖｐｐ１を観測するこ
とは、Ｖｐｐ幹線ＴＲＬＡに接続される負荷回路である
メモリアレイバンク３６２ａ、３６２ｂから均等な位置
である点で実施の形態１の場合と同様に望ましい。

【０１１５】Ｖｐｐ幹線ＴＲＬＢは、メモリアレイバン
ク３６２ｃ、３６２ｄの中央領域ＣＲＳに接する辺にそ
れぞれ沿う部分３６４ｃ、３６４ｄを含んでいる。Ｖｐ
ｐ幹線ＴＲＬＢは、さらに部分３６４ｃ、３６４ｄの端
点同士を接続する部分３７２、３７６と、部分３６４
ｃ、３６４ｄの中点同士を接続する部分３７４とを含
む。

【０１１６】部分３７６の中点付近には昇圧ポンプ回路
３９０から電荷が供給される。部分３７４の中点付近の
電位Ｖｐｐ２がＶｐｐレベル検知回路３８８によって観
測され結果に応じて昇圧ポンプ回路３９０が駆動され
る。部分３７４の中点付近の電位Ｖｐｐ２を観測するこ
とは、Ｖｐｐ幹線ＴＲＬＢに接続される負荷回路である
メモリアレイバンク３６２ｃ、３６２ｄから均等な位置
である点で実施の形態１の場合と同様に望ましい。

【０１１７】多バンク構成において互いに独立した複数
のＶｐｐ幹線が存在する場合には、実施の形態２で説明
したように、各Ｖｐｐ幹線ごとに対応するバンクから均
等な距離にＶｐｐレベル検知回路をそれぞれ配置するこ
とで、昇圧電位Ｖｐｐのより正確な検知および制御が可
能である。

【０１１８】［実施の形態３］接続されていないＶｐｐ
幹線が複数存在する場合でも、Ｖｐｐ検知回路を共有す
ることができる場合がある。

【０１１９】図１３は、Ｖｐｐ検知回路を共有する場合
におけるＶｐｐ検知回路の配置を示す図である。

【０１２０】図１３を参照して、半導体記憶装置４１０
には、互いに独立した２つのＶｐｐ幹線ＴＲＬＣ、ＴＲ
ＬＤがある。しかし、４つのメモリアレイバンク４１２
ａ〜４１２ｄが各々２つに分割配置され、Ｖｐｐ幹線Ｔ
ＲＬＣにはそれぞれ各バンクに対応する分割されたサブ
バンク４１２ａ＃１〜４１２ｄ＃１が接続され、Ｖｐｐ
幹線ＴＲＬＤにはそれぞれ各バンクに対応する分割され
たサブバンク４１２ａ＃２〜４１２ｄ＃２が接続されて
いる。

【０１２１】たとえば、データ端子とメモリアレイバン
クとのデータ授受の高速化のため、データ入出力端子の
ＤＱ０〜ＤＱ７に近い部分にサブバンク４１２ａ＃１〜
４１２ｄ＃１を配置し、データ入出力端子のＤＱ８〜Ｄ
Ｑ１５に近い部分にサブバンク４１２ａ＃２〜４１２ｄ
＃２を配置するような場合が考えられる。

【０１２２】分割されたサブバンクは、同時に活性化さ
れる。すなわち、メモリアレイバンク４１２ａが活性化
されるということはサブバンク４１２ａ＃１、４１２＃
２が同時に活性化されるということであるので、Ｖｐｐ
幹線ＴＲＬＣ、ＴＲＬＤの電位の変動はほぼ等しいと考
えられる。具体的には、図１におけるコントロール回路
＆モードレジスタ８によって、分割されたサブバンクが
同時に活性化するように制御される。したがって、電位
制御のためには、Ｖｐｐ幹線ＴＲＬＣ、ＴＲＬＤのうち
一方の電位を観測しておけば十分である。

【０１２３】そこで、Ｖｐｐ幹線ＴＲＬＣにのみＶｐｐ
検知回路４３４を設けている。この場合にも、負荷回路
から均等な配置となるように、Ｖｐｐ幹線ＴＲＬＣには
部分４１８が設けられる。そして、部分４１８の中点付
近の電位Ｖｐｐ１がＶｐｐ検知回路４３４により観測さ
れる。

【０１２４】Ｖｐｐ幹線ＴＲＬＤにはＶｐｐ検知回路を
設けないが、電位変動をＶｐｐ幹線ＴＲＬＣと等しくす
るために、部分４１８に対応する部分４２４を設けてい
る。このように、Ｖｐｐ幹線の形状を等しい形状とする
ことで、電位変動がＶｐｐ幹線ＴＲＬＣと等しくなると
同時に幹線を強化することにもなる。

【０１２５】Ｖｐｐ検知回路によって検出された結果に
基づいて、昇圧ポンプ回路４３２、４４０は制御され
る。このように制御すれば、Ｖｐｐ幹線ＴＲＬＤの電位
Ｖｐｐ２も電位Ｖｐｐ１と同様に安定させることができ
る。

【０１２６】また、図１３では、４バンクがそれぞれ２
つのサブバンクに分割され、１つのサブバンクが１つの
メモリブロックとして配置されている。そして、Ｖｐｐ
幹線一本が２行２列のメモリブロックに対応して設けら
れる場合を示した。１つのバンクがさらに多くのサブバ
ンクに分割される場合にも、各バンクのサブバンクを均
等に含むようにＶｐｐ幹線を複数設ければ、そのうち一
本のＶｐｐ幹線の電位をレベル検知回路でモニタするこ
とによって全体の制御をすることができる。

【０１２７】以上説明したように、多バンク構成におい
て、互いに独立した複数のＶｐｐ幹線が存在し、かつ、
それらのＶｐｐ幹線の負荷が均等に電流を消費する場合
には、代表として１つのＶｐｐ幹線にＶｐｐ検知回路を
設ければ良い。Ｖｐｐ検知回路によって電位を観測する
点をそのＶｐｐ幹線において消費電流をもっとも均等に
モニタできる場所にすることで、チップ全体として昇圧
電位Ｖｐｐのより正確な検知制御が可能であるととも
に、Ｖｐｐ検知回路の数を減らせるので、チップ面積の
増加を抑えることができる。

【０１２８】［実施の形態４］実施の形態１〜実施の形
態３では、Ｖｐｐレベル検知回路の配置について述べた
が、昇圧電位Ｖｐｐの電位安定化のためには、昇圧ポン
プ回路の配置も重要である。

【０１２９】図１４は、実施の形態４で用いられる昇圧
ポンプ部５００の構成を示す回路図である。

【０１３０】図１４を参照して、ポンプ部５００は、キ
ャパシタ１４２、１４４、１４６をＰＭＯＳ容量５０
２、５０４、５０６で実現している点が図６に示した実
施の形態１において用いられるポンプ部４０と異なる。
ＰＭＯＳ容量とは、ＰチャネルＭＯＳトランジスタのゲ
ート酸化膜を用いて容量を形成したキャパシタをいう。
他の部分は図６に示したポンプ部４０と同様な構成を有
するため説明は繰返さない。

【０１３１】ＰＭＯＳ容量５０２、５０４、５０６でそ
れぞれのソースとドレインとウエルとが電気的に接続さ
れ、電位は同じになっている。図中のＰＭＯＳ容量５０
６を例に取り、各ノードの電位関係を説明する。

【０１３２】まず、プリチャージ時には、ノードＮ１３
の電位は外部電源電位ｅｘｔ．Ｖｄｄにされ、クロック
信号ＰＭＰのレベルは接地電位にされる。ＰＭＯＳ容量
５０６には、蓄積モード（accumulation mod e）で電荷
が蓄えられている。

【０１３３】ポンプ動作が始まると、ノードＮ１３は外
部電源電位ｅｘｔ．Ｖｄｄから切り離されるとともにク
ロック信号ＰＭＰのレベルは外部電源電位ｅｘｔ．Ｖｄ
ｄになる。応じてノードＮ１３の電位は２×ｅｘｔ．Ｖ
ｄｄとなる。ＮチャネルＭＯＳトランジスタ１５６が非
導通状態になっていてもＮチャネルＭＯＳトランジスタ
１５６のウエル部分からノードＮ１４に対してノードＮ
１３に蓄積されている電荷が送り出され始める。

【０１３４】その後、ＮチャネルＭＯＳトランジスタ１
５６が導通状態となることで、十分に電荷がノードＮ１
４に供給される。この時１回あたりの電荷の供給量Ｑｃ
ｐは、（２×ｅｘｔ．Ｖｄｄ−Ｖｐｐ）×Ｃｐである。
但し、ＣｐはＰＭＯＳ容量５０６の容量値である。

【０１３５】負荷回路において電流消費が発生したとき
には、供給量Ｑｃｐの電荷がスムーズにＶｐｐ幹線に供
給されるべきである。したがってポンプ部５００は、メ
モリアレイ近くに配置され、かつ、その配置は複数のメ
モリアレイに対して均等な位置であることが望ましい。

【０１３６】そこで、メモリアレイ近くの配線領域、特
にデータバス領域の下に埋め込むような配置にする。

【０１３７】図１５は、ポンプ部の配置を示す平面図で
ある。図１５を参照して、メモリアレイ５２４に接して
プリアンプ帯５２２が設けられ、プリアンプ帯５２２か
らみてメモリアレイ５２４と反対側には、データ線や信
号線が並んで配置される配線領域がある。ただし、この
ような配置に限定して実施の形態５の発明の適用をする
わけではない。このような配置は、ある程度配線領域の
下の部分に素子が形成されない空き地が発生しやすい典
型例である。

【０１３８】図示しないが、メモリアレイ５２４上のロ
ーカルデータ線からデータがプリアンプ帯５２２に入
る。プリアンプ帯５２２からは増幅されたデータが配線
領域５２５に配置されているグローバルデータ線に対し
て出力される。これらの配線５３２の一部にはこのグロ
ーバルデータ線が含まれている。

【０１３９】これら配線５３２の下にはポンプ部が配置
される。第２金属配線層で形成された配線５３２の下部
には第１金属配線層で形成される接地電位に固定された
シールド５２６が形成されている。

【０１４０】そしてシールド５２６の下にはポンプ部の
キャパシタが配置される。信号ＰＭＰが与えられる配線
８２８が、ポンプ部やキャパシタを形成するための第２
ポリシリコン層５３０と接続されている。シールド５２
６を接地電位に落とすため、接地電源線５３４が配線５
３２に沿って設けられている。

【０１４１】図１６は、図１５のＸ−Ｘにおける断面を
説明するための断面図である。図１５、図１６を参照し
て、シリコンのＰ基板５４０の主表面にはＮウエル５４
２が形成され、その上に浅いトレンチにより素子分離帯
５４４、５４６、５４８が形成される。素子分離帯５４
４、５４６の間にはＰＭＯＳ容量が形成されている。こ
のＰＭＯＳ容量は、ｐ型不純物領域５５０、５５２を第
１の電極として含み、第１ポリシリコン層５２０を第２
の電極として含む。分離帯５４６、５４８の間にはｎ型
不純物領域５５４が形成されている。上方から見るとＰ
ＭＯＳ容量を横切るように第２ポリシリコン層５３０が
形成される。第２ポリシリコン層５３０はコンタクト窓
部５５６によってｐ型不純物領域５５０、５５２、ｎ型
不純物領域５５４と電気的に接続される。

【０１４２】第２ポリシリコン層５３０の上には、第１
金属配線層５２８で信号ＰＭＰを伝達する配線が形成さ
れ、ＰＭＯＳを覆うように第１金属配線層５２６でシー
ルドが形成される。第１金属配線層５２８と第２ポリシ
リコン層５３０はコンタクト窓部５５８によって電気的
に接続される。

【０１４３】シールド５２６の上にデータ線や制御信号
線等を含む配線５３２が第２金属配線層で形成される。
接地電位が与えられている第２金属配線層５３４がその
横に設けらる。第２金属配線層５３４と第１金属配線層
５２６とはコンタクト窓部５６０によって電気的に接続
される。第１、第２金属配線層は、好ましくはアルミニ
ウムで形成されるが、他の金属でも構わない。

【０１４４】図１４におけるＰＭＯＳ容量５０６のノー
ドの一方には、信号ＰＭＰが与えられる。信号ＰＭＰ
は、配線５２８によってポンプ部５００が配置される配
線領域の近くまで伝達される。配線領域近くで配線５２
８は第２ポリシリコン層５３０に接続されている。第２
ポリシリコン層５３０は、他の配線材料でも良く、たと
えばタングステンなどの金属層でも良い。

【０１４５】図示しないが、ＰＭＯＳ容量５０６のもう
一方のノードＮ１３も同様に第２ポリシリコン層に接続
された後、さらに、その下層である第１ポリシリコン層
５２０に接続される。

【０１４６】このようにして、ポンプ部のＰＭＯＳ容量
５０６の両極のノードにはすべて第１金属配線層よりも
下層の配線層が使用される。さらに、配線領域において
第１金属配線層で形成され接地電位に固定したシールド
５２６を設ける。すると、データ線や制御信号線等の配
線５３２は、ＰＭＯＳ容量５０６の両極のノードからシ
ールドされる。つまり、Ｖｐｐポンプ回路が活性化し
て、第２ポリシリコン層５３０等外部電源電位ｅｘｔ．
Ｖｄｄと接地電位との間で周期的に変化してもデータ線
や制御信号線等の配線５３２にはノイズがのることはな
い。

【０１４７】以上説明したように、実施の形態５に示し
た配置をとることで、Ｖｐｐポンプ回路の配置の自由度
が増し、電流を消費する負荷回路すなわちメモリアレイ
等の近くにも配置が可能となる。また、データ線や制御
信号線をＶｐｐポンプ回路のキャパシタのノードからシ
ールドすることでポンプ動作によるノイズがデータ線や
制御信号線に載りにくくなる。

【０１４８】［実施の形態５］実施の形態４では、Ｖｐ
ｐポンプ回路をデータ線や制御信号線の下に配置する例
を説明した。Ｖｐｐポンプ回路とデータ線や制御信号線
とは、シールド層によりノイズ対策をすることが望まし
いが、両者の間に全面にわたってシールド層を設けるこ
とができない場合がある。

【０１４９】シールドされない部分の占める割合が十分
小さければ問題ではないが、特に相補データ線方式を用
いた場合には注意が必要である。相補データ線方式と
は、伝達したいデータ自身を与えるデータ線とその反転
値を与えるデータ線との２本を用いてデータの読出や書
込をする方式をいい、小振幅でデータが伝達できノイズ
に強いという利点がある。

【０１５０】相補なデータ線の一方のみにＶｐｐポンプ
回路からのノイズがのってしまうと、相補データ線間の
電位差が変動し、相補データ線の電位差を検知し増幅す
る次段の差動アンプ回路等が誤動作を引き起こす恐れが
ある。

【０１５１】図１７は、好ましいシールド形状を説明す
るための図である。図１７を参照して、データＤ０、／
Ｄ０、Ｄ１、／Ｄ１をそれぞれ伝達するためのデータ線
６０２、６０４、６０６、６０８が平行に配置されその
下にはシールド６１０が設けられている。しかし、デー
タＤ１、／Ｄ１を近辺のメモリアレイに接続するため、
データ線６０６、６０８はコンタクト窓部６１４、６１
８によってそれぞれ引き出し配線６１２、６１６と接続
されている。

【０１５２】メモリアレイの構造によっては、この引き
出し配線６１２、６１６をシールド６１０と同じ配線層
で形成する必要がある場合がある。このような場合は、
やむをえないのでシールドの一部に欠損部を設けて引き
出し配線を形成することになる。

【０１５３】この時には、シールドの欠損部は相補デー
タ線を対にして露出するように設けることが望ましい。
そのようにすれば、シールドが外れたことによるＶｐｐ
ポンプ回路からの局所的なノイズが相補データ線対に共
通してのるため、相補データ線対間の電位差は保たれる
ので、ノイズによる影響をすくなくすることができる。
したがって、シールド６１０には、引き出し線６１６を
設けるため、露出するデータ線／Ｄ１と同程度の面積の
データ線Ｄ１をも露出するような欠損部が設けられる。

【０１５４】図１８は、シールド層をはずす場合の悪い
例を示す図である。図１８を参照して、データＤ１、／
Ｄ１をそれぞれ伝達するためのデータ線７０４，７０６
を挟むようにそれらと平行してデータＤ０、／Ｄ０をそ
れぞれ伝達するためのデータ線７０２，７０８が配置さ
れている。引き出し線７１２、７１８はコンタクト窓部
７１４、７１８によってそれぞれデータ線７０４，７０
６と接続されている。

【０１５５】シールド層７１０は、引き出し線７１２、
７１６を設けるために欠損部が設けられている。この場
合にはデータ線７０８にはシールド層７１０に覆われて
いない露出部があるが、データ線７０２には露出部がな
い。したがって、Ｖｐｐポンプ回路からのノイズがデー
タ／Ｄ０に多くのりやすく、データＤ０にはあまりのら
ない状況が生ずる。

【０１５６】図１９は、図１８に示した悪い例を改善し
た例である。図１９を参照して、シールド層７２０はそ
の欠損部がデータ線７０２に係っている点が図１８に示
したシールド層７１０と異なる。

【０１５７】このようにすれば、Ｖｐｐポンプ回路から
のノイズがデータ／Ｄ０、データＤ０に共通してのるた
め、電位差を検知する次段の差動アンプは誤動作する可
能性が低くなる。

【０１５８】以上説明したように、実施の形態５では、
Ｖｐｐポンプ回路で発生するノイズをデータ配線から分
離するため、シールド層を設けた場合であって、データ
線にかかるシールド層をやむをえず一部はずす必要があ
る場合には、そのデータ線と相補なデータ線も対にして
シールドをはずすことにより、ノイズの影響を少なく抑
えることができる。

【０１５９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１６０】

【発明の効果】請求項１、２に記載の半導体記憶装置
は、多バンク構成の半導体記憶装置にように複数のメモ
リブロックの活性化がそれぞれ異なるタイミングでされ
るような場合に、内部発生電位のより正確な検知および
制御が可能となる。

【０１６１】請求項３、４に記載の半導体記憶装置は、
請求項２に記載の半導体記憶装置の奏する効果に加え、
２行２列に配置されるメモリブロックを含む構成におい
て内部発生電位のより正確な検知および制御が可能とな
る。

【０１６２】請求項５に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の奏する効果に加え、内部
発生電位がワード線を活性化する昇圧電位である場合に
おいて昇圧電位のより正確な検知および制御が可能とな
る。

【０１６３】請求項６に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の奏する効果に加え、内部
発生電位がワード線を非活性化する負電位である場合に
おいて負電位のより正確な検知および制御が可能とな
る。

【０１６４】請求項７、８に記載の半導体記憶装置は、
昇圧電位Ｖｐｐ等を幹線に供給する電位駆動回路の配置
の自由度が増し、電流を消費する負荷回路すなわちメモ
リアレイ等の近くにも配置が可能となる。また、データ
線や制御信号線を電位駆動回路が含むキャパシタのノー
ドからシールドすることでポンプ動作によるノイズがデ
ータ線や制御信号線に載りにくくなる。

【０１６５】請求項９に記載の半導体記憶装置は、請求
項７に記載の半導体記憶装置の奏する効果に加え、デー
タ線にかかるシールド層をやむをえず一部はずす必要が
ある場合には、そのデータ線と相補なデータ線も対にし
てシールドをはずすことにより、ノイズの影響を少なく
抑えることができる。

【０１６６】請求項１０に記載の半導体記憶装置は、請
求項７に記載の半導体記憶装置の奏する効果に加え、電
位駆動回路がワード線を活性化する昇圧電位を発生する
場合に、ノイズの影響を抑えつつ回路配置の自由度が増
すので電位駆動回路を負荷回路に近い最適な位置に配置
することができる。

【０１６７】請求項１１に記載の半導体記憶装置は、請
求項７に記載の半導体記憶装置の奏する効果に加え、電
位駆動回路がワード線を非活性化する負電位を発生する
場合に、ノイズの影響を抑えつつ回路配置の自由度が増
すので電位駆動回路を負荷回路に近い最適な位置に配置
することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置１の
構成を示す概略ブロック図である。

【図２】図１に示した昇圧電位発生回路２４の構成を
示す概略ブロック図である。

【図３】図２におけるＶｒｅｆ発生回路３４の構成を
示す回路図である。

【図４】図２におけるＶｐｐレベル検知回路３２の詳
細な構成を示す回路図である。

【図５】図２におけるクロック発生部３８の構成を示
す回路図である。

【図６】図２に示したポンプ部４０の構成を示す回路
図である。

【図７】実施の形態１における昇圧電位を発生する回
路系の配置を示す図である。

【図８】負電位発生回路１８２の構成を示すブロック
図である。

【図９】図８における負電位レベル検知回路１８４の
構成を示す回路図である。

【図１０】図８における負電位ポンプ回路１８６の構
成を示す回路図である。

【図１１】実施の形態１における負電位を発生する回
路系の配置を示す図である。

【図１２】相互に接続されていない複数のＶｐｐ幹線
が存在する場合のＶｐｐ幹線の配置を示す図である。

【図１３】Ｖｐｐ検知回路を共有する場合におけるＶ
ｐｐ検知回路の配置を示す図である。

【図１４】実施の形態４で用いられる昇圧ポンプ部５
００の構成を示す回路図である。

【図１５】ポンプ部の配置を示す平面図である。

【図１６】図１５のＸ−Ｘにおける断面を説明するた
めの断面図である。

【図１７】好ましいシールド形状を説明するための図
である。

【図１８】シールド層をはずす場合の悪い例である。

【図１９】図１８に示した悪い例を改善した例であ
る。

【図２０】従来における昇圧電位発生系回路および昇
圧電源線の代表的な配置例を示す図である。

【図２１】従来の電源回路のレイアウト例を示す図で
ある。

【符号の説明】１半導体記憶装置、８コントロール回路＆モードレ
ジスタ、１０＃０〜１０＃３行デコーダ＆ワードドラ
イバ、１２＃０〜１２＃３列デコーダ、１４＃０〜１
４＃３，１６２ａ〜１６２ｄ，２６２ａ〜２６２ｄメ
モリアレイバンク、１６＃０〜１６＃３，４１６ａ＃１
〜４１６ｄ＃１，４１６ａ＃２〜４１６ｄ＃２センス
アンプ、１８＃０〜１８＃３プリアンプ＆ライトドラ
イバ、２４昇圧電位発生回路、３２，３８４，４３４
Ｖｐｐレベル検知回路、３４，３８６，４３６Ｖｒ
ｅｆ発生回路、３６，３６ａ，３６ｂ，３８２，３９
０，４３２，４４０昇圧ポンプ回路、３８クロック
発生部、４０ポンプ部、１８２負電位発生回路、１
８４負電位レベル検知回路、１８６，１８６ａ，１８
６ｂ負電位ポンプ回路、ＴＲＬＡ，ＴＲＬＢ，ＴＲＬ
Ｃ，ＴＲＬＤＶｐｐ幹線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/10 ６８１Ｅ

Claims

【特許請求の範囲】

【請求項１】中央領域を挟んで対向する位置に配置さ
れ、第１の方向に沿って並ぶ第１、第２のメモリブロッ
クと、前記第１、第２のメモリブロックに共通して設けられ、
内部電源電位を伝達するための幹線とを備え、前記幹線は、前記第１のメモリブロックに対応して設けられ、前記中
央領域の前記第１のメモリブロック側に前記第１の方向
と直交する第２の方向に沿って配置される第１の部分
と、前記第２のメモリブロックに対応して設けられ、前記中
央領域の前記第２のメモリブロック側に前記第２の方向
に沿って配置される第２の部分と、前記第１の部分の実質的な中点と前記第２の部分の実質
的な中点とを結び、前記第１の方向に沿って配置される
第３の部分とを含み、前記内部電源電位を発生し前記幹線に供給する内部電源
電位発生回路をさらに備え、前記内部電源発生回路は、参照電位を発生する参照電位発生回路と、前記中央領域に配置され、前記第３の部分の電位を観測
し前記参照電位と比較し電位検知を行う検知回路と、前記検知回路の出力に応じて前記幹線の電位を駆動する
電位駆動回路とを含む、半導体記憶装置。
【請求項２】前記検知回路は、前記第１の部分の電位
と前記第２の部分の電位とが等しくなるように、前記第
３の部分の実質的な中点の電位を観測する、請求項１に
記載の半導体記憶装置。
【請求項３】前記第１のメモリブロックと前記第２の
方向に並んで配置される第３のメモリブロックと、前記第２のメモリブロックと前記第２の方向に並んで配
置される第４のメモリブロックとをさらに備え、前記幹線の前記第１の部分は、前記第１、第３のメモリ
ブロックに共通して設けられ、前記幹線の前記第２の部分は、前記第２、第４のメモリ
ブロックに共通して設けられる、請求項２に記載の半導
体記憶装置。
【請求項４】前記幹線は、前記第１の部分の一端と前記第２の部分の一端とを結ぶ
第４の部分と、前記第１の部分の他端と前記第２の部分の他端とを結ぶ
第５の部分とをさらに有する、請求項３に記載の半導体
記憶装置。
【請求項５】前記メモリブロックは、ワード線を駆動
する駆動回路を含み、前記内部電源電位は、前記ワード線の活性化レベルに対
応した昇圧電位であり、前記内部電源発生回路は、前記駆動回路に前記昇圧電位
を供給する、請求項２に記載の半導体記憶装置。
【請求項６】前記メモリブロックは、ワード線を駆動
する駆動回路を含み、前記内部電源電位は、前記ワード線の非活性化レベルに
対応した負電位であり、前記内部電源発生回路は、前記駆動回路に前記負電位を
供給する、請求項２に記載の半導体記憶装置。
【請求項７】半導体基板状に設けられる半導体記憶装
置であって、メモリブロックと、前記メモリブロックとデータを授受するための配線群
と、前記メモリブロックに内部電源電位を供給する内部電源
発生回路とを備え、前記内部電源発生回路は、参照電位を発生する参照電位発生回路と、前記内部電源電位を観測し前記参照電位と比較し電位検
知を行う検知回路と、前記検知回路の出力に応じて前記幹線の電位を駆動する
電位駆動回路とを含み、前記電位駆動回路は、前記配線群が設けられる配線領域に少なくとも一部が形
成されるキャパシタを含み前記キャパシタと前記配線群との間に設けられ固定電位
が与えられるシールド層をさらに備える、半導体記憶装
置。
【請求項８】前記キャパシタは、前記半導体基板上に設けられる第１導電型のウエル領域
と、前記ウエル領域の一部を覆うように前記半導体基板の主
表面に設けられた酸化膜と、前記酸化膜を覆うように設けられる電極と、前記電極の下部領域に接するように前記ウエル領域に設
けられる第２導電型の不純物領域を有し、前記ウエル領域と前記第２導電型の不純物領域とは電気
的に接続され、前記シールド層は、前記キャパシタを覆うように導電性
の第１の配線層で形成され、前記配線群は、前記第１の配線層の上部に第２の配線層
で形成される、請求項７に記載の半導体記憶装置。
【請求項９】前記配線群は、一対の相補なデータを伝
達するための第１のデータ線と第２のデータ線とを含
み、前記シールド層には、前記第１のデータ線が受けるノイ
ズと前記第２のデータ線が受けるノイズとが等しくなる
ように、前記第１のデータ線の第１の部分の下に位置す
る第１の欠損部と前記第１の部分に対応する前記第２の
データ線の第２の部分の下に位置する第２の欠損部とが
設けられる、請求項７に記載の半導体記憶装置。
【請求項１０】前記メモリブロックは、ワード線を駆
動する駆動回路を含み、前記内部電源電位は、前記ワード線の活性化レベルに対
応した昇圧電位であり、前記内部電源発生回路は、前記駆動回路に前記昇圧電位
を供給する、請求項７に記載の半導体記憶装置。
【請求項１１】前記メモリブロックは、ワード線を駆
動する駆動回路を含み、前記内部電源電位は、前記ワード線の非活性化レベルに
対応した負電位であり、前記内部電源発生回路は、前記駆動回路に前記負電位を
供給する、請求項７に記載の半導体記憶装置。