JPH09321214A - 半導体装置 - Google Patents

半導体装置

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JPH09321214A
JPH09321214A JP8136945A JP13694596A JPH09321214A JP H09321214 A JPH09321214 A JP H09321214A JP 8136945 A JP8136945 A JP 8136945A JP 13694596 A JP13694596 A JP 13694596A JP H09321214 A JPH09321214 A JP H09321214A
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JP
Japan
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power supply
circuit
external
internal
external power
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Kyoji Yamazaki
恭治 山崎
Mikio Asakura
幹雄 朝倉
Tadaaki Yamauchi
忠昭 山内
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Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 電源ノイズに強い半導体装置を提供する。 【解決手段】 ＤＲＡＭチップ１の上方にリードフレー
ム２，６２〜６５を設ける。リードフレーム２は、外部
電源電位ｅｘｔ．ＶＣＣが与えられる基端部２ｃと、基
端部２ｃから分岐された２つの分岐部２ａ，２ｂとを含
む。出力バッファ５４で発生した電源ノイズは、パッド
Ｐ３および分岐部２ｂを介して外部に抜け、分岐部２ａ
およびパッドＰ１，Ｐ２を介して他の回路に回り込むこ
とがない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、外部信号に従って予め定める動作を行なう内
部回路を有する半導体装置、および半導体基板上に形成
された半導体装置に関する。
【０００２】
【従来の技術】図６は、従来のダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭと称す）の構成を示すブ
ロック図である。図６を参照して、このＤＲＡＭは、制
御信号入力端子３１，３２，３４，４２、アドレス信号
入力端子３３、データ信号入出力端子４１、電源端子３
５〜３９、および接地端子４０を備える。また、このＤ
ＲＡＭは、ＲＡＳバッファ４３、ＣＡＳバッファ４４、
ＷＥバッファ４５、ＯＥバッファ４６、クロック発生回
路４７、アドレスバッファ４８、ロウデコーダ４９、コ
ラムデコーダ５０、メモリセルアレイ５１およびセンス
アンプ＋入出力制御回路５２を備える。さらに、このＤ
ＲＡＭは、プリアンプ５３、出力バッファ５４、データ
インバッファ５５、ライトドライバ５６、ＶＰＰ回路５
７、センスアンプ用ＶＤＣ回路５８およびコラム系回路
用ＶＤＣ回路５９を備える。
【０００３】バッファ４３〜４６は、それぞれ制御信号
入力端子３１，３２，３４，４２を介して外部から与え
られた外部制御信号ｅｘｔ．／ＲＡＳ，ｅｘｔ．／ＣＡ
Ｓ，ｅｘｔ．／ＷＥ，ｅｘｔ．／ＯＥに応答して内部制
御信号を生成する。クロック発生回路４７は、バッファ
４３〜４６から与えられた内部制御信号に基づいて所定
の動作モードを選択し、ＤＲＡＭ全体を制御する。
【０００４】アドレスバッファ４８は、アドレス信号入
力端子３３を介して外部から与えられる外部アドレス信
号ｅｘｔ．Ａｄｄ．に応答して内部アドレス信号を生成
し、その内部アドレス信号をロウデコーダ４９およびコ
ラムデコーダ５０に選択的に与える。メモリセルアレイ
５１は、ロウおよびコラム方向にマトリックス状に配列
された複数のメモリセルＭＣと、各ロウに対応して設け
られたワード線ＷＬと、各コラムに対応して設けられた
ビット線対ＢＬＰとを含む。
【０００５】ロウデコーダ４９は、アドレスバッファ４
８から与えられた内部アドレス信号に応答して、メモリ
セルアレイ５１のうちのいずれかのワード線ＷＬを選択
する。選択されたワード線ＷＬには昇圧電位ＶＰＰが与
えられ、そのワード線ＷＬに対応するメモリセルＭＣが
活性化される。コラムデコーダ５０は、アドレスバッフ
ァ４８から与えられた内部アドレス信号に応答して、メ
モリセルアレイ５１のうちのいずれかのビット線対ＢＬ
Ｐを選択する。センスアンプ＋入出力制御回路５２は、
コラムデコーダ５０によって選択されたビット線対ＢＬ
Ｐをグローバル信号入出力線対ＧＩＯの一端に接続す
る。すなわち、ロウデコーダ４９によって選択されたワ
ード線ＷＬとコラムデコーダ５０によって選択されたビ
ット線対ＢＬＰとの交差部に位置するメモリセルＭＣが
グローバル信号入出力線対ＧＩＯの一端に接続される。
【０００６】グローバル信号入出力線対ＧＩＯの他端
は、プリアンプ５３およびライトドライバ５６に接続さ
れる。プリアンプ５３および出力バッファ５４は、読出
動作時に、選択されたメモリセルＭＣからの読出データ
を増幅してデータ信号入出力端子４１に出力する。デー
タインバッファ５５およびライトドライバ５６は、書込
動作時に、データ信号入出力端子４１を介して外部から
与えられたデータをグローバル信号入出力線対ＧＩＯを
介して選択されたメモリセルＭＣに与える。
【０００７】電源端子３５を介して外部から与えられた
外部電源電位ｅｘｔ．ＶＣＣは、バッファ４３〜４６
（図中Ｂ部）に与えられる。ＶＰＰ回路５７は、電源端
子３６を介して外部から与えられた外部電源電位ｅｘ
ｔ．ＶＣＣを昇圧してワード線ＷＬ用の昇圧電位ＶＰＰ
を生成する。ＶＤＣ回路５８は、電源端子３７を介して
外部から与えられた外部電源電位ｅｘｔ．ＶＣＣを降圧
して内部電源電位ｉｎｔ．ＶＣＣを生成し、その内部電
位ｉｎｔ．ＶＣＣをセンスアンプ＋入出力制御回路５２
に与える。ＶＤＣ回路５９は、電源端子３８を介して外
部から与えられた外部電源電位ｅｘｔ．ＶＣＣを降圧し
て内部電源電位ｉｎｔ．ＶＣＣを生成し、その内部電源
電位ｉｎｔ．ＶＣＣをコラム系の回路（図中Ａ部）に与
える。電源端子３０を介して外部から与えられた外部電
源電位ｅｘｔ．ＶＣＣは、出力バッファ５４に与えられ
る。接地端子４０を介して外部から与えられた外部接地
電位ｅｘｔ．ＶＳＳは、ＤＲＡＭ全体に与えられる。
【０００８】図７は、パッケージ内に組み込まれたＤＲ
ＡＭチップ６０の構成を示す一部省略した平面図であ
る。
【０００９】図７において、図６のＤＲＡＭはＤＲＡＭ
チップ６０の表面に形成される。ＤＲＡＭチップ６０の
中央部表面に複数のパッド（図ではＰ１〜Ｐ８のみが示
される）が配列される。パッドＰ１，Ｐ３，Ｐ８は、そ
れぞれ図６の電源端子３７，３９，３６を構成する。パ
ッドＰ５，Ｐ６は、それぞれ図６の制御信号入力端子３
１，３２を構成する。パッド７は、図６の電源端子３
５，３８を構成する。
【００１０】ＤＲＡＭチップ６０の上方に複数のリード
フレーム（図では６１〜６５のみが示される）が配置さ
れる。リードフレームは、基幹部６１ａと、基幹部６１
ａの先端部から分岐された分岐部６１ｂとを含む。基幹
部６１ａの基端部は図示しないパッケージのピンに接続
され、その先端部はボンディングワイヤ６６によってパ
ッドＰ１，Ｐ２に接続される。分岐部６１ｂの先端部は
ボンディングワイヤ６６によってパッドＰ３に接続され
る。リードフレーム６２〜６５の基端部はそれぞれ図示
しないパッケージのピンに接続され、各々の先端部はそ
れぞれボンディングワイヤ６６によってパッドＰ５〜Ｐ
８に接続される。外部電源電位ｅｘｔ．ＶＣＣおよび外
部制御信号は、リードフレーム６１〜６５、ボンディン
グワイヤ６６およびパッドＰ１〜Ｐ８を介してＤＲＡＭ
に与えられる。
【００１１】ＤＲＡＭの外部電源電位ｅｘｔ．ＶＣＣの
ラインと外部接地電位ｅｘｔ．ＶＳＳのラインとの間に
は、図８に示すように、ｎチャネルＭＯＳトランジスタ
７０で構成されたノイズ除去用のキャパシタが設けられ
る。ｎチャネルＭＯＳトランジスタ７０のゲートはｅｘ
ｔ．ＶＣＣのラインに接続され、そのソースおよびドレ
インは外部接地電位ｅｘｔ．ＶＳＳのラインに共通接続
される。
【００１２】図９（ａ）はＤＲＡＭチップ６０のｎチャ
ネルＭＯＳトランジスタ７０を含む部分の構成を示す一
部破断した平面図、図９（ｂ）は図９（ａ）のＹ−Ｙ′
線断面図である。図９を参照して、ＤＲＡＭチップ６０
のｐ型シリコン基板７１の表面にゲート酸化膜７２を介
してゲート電極７３が形成される。ゲート電極７３の一
方側にｎ型ソース領域７４が形成され、その他方側にｎ
型ドレイン領域７５が形成されて、ｎチャネルＭＯＳト
ランジスタ７０が形成される。
【００１３】シリコン基板７１の表面上方に絶縁層７８
を介して外部接地電位ｅｘｔ．ＶＳＳのライン７６が設
けられ、さらに上方に絶縁層７８を介して外部電源電位
ｅｘｔ．ＶＣＣのライン７７が設けられる。外部接地電
位ｅｘｔ．ＶＳＳのライン７６は第１のアルミ配線層
（Ａｌ１）で形成され、外部電源電位ｅｘｔ．ＶＣＣの
ライン７７は第２のアルミ配線層（Ａｌ２）で形成され
る。外部電源電位ｅｘｔ．ＶＣＣのライン７７はコンタ
クトホール７９を介してｎチャネルＭＯＳトランジスタ
７０のゲート電極７３に接続され、外部接地電位ｅｘ
ｔ．ＶＳＳのライン７６はコンタクトホール８０，８１
を介してｎチャネルＭＯＳトランジスタ７０のソース領
域７４およびドレイン領域７５に接続される。
【００１４】ｎチャネルＭＯＳトランジスタ７０のゲー
ト電極７３に外部電源電位ｅｘｔ．ＶＣＣが与えられ、
そのソース領域７４およびドレイン領域７５に外部接地
電位ｅｘｔ．ＶＳＳが与えられるので、ｐ型シリコン基
板７１表面のゲート酸化膜７２の下の領域にチャネルが
形成され、ゲート電極７３とそのチャネルの間にキャパ
シタが形成される。
【００１５】図１０は、図６の出力バッファ５４の構成
を示す回路図である。図１０を参照して、この出力バッ
ファ５４は、２つのインバータ８２，８３および出力回
路８４を含む。インバータ８２は、内部電源電位ｉｎ
ｔ．ＶＣＣのラインと外部接地電位ｅｘｔ．ＶＳＳのラ
インとの間に直列接続されたｐチャネルＭＯＳトランジ
スタ８５およびｎチャネルＭＯＳトランジスタ８６を含
み、プリアンプ６３から出力された内部データ信号φｄ
の反転信号／φｄを生成する。インバータ８３は、内部
電源電位ｅｘｔ．ＶＣＣのラインと外部接地電位ｅｘ
ｔ．ＶＳＳのラインとの間に直列接続されたｐチャネル
ＭＯＳトランジスタ８７およびｎチャネルＭＯＳトラン
ジスタ８８を含み、プリアンプ５３から出力された内部
データ信号／φｄの反転信号φｄを生成する。
【００１６】出力回路８４は２つのｎチャネルＭＯＳト
ランジスタ８９，９０を含む。ｎチャネルＭＯＳトラン
ジスタ８９は、外部電源電位ｅｘｔ．ＶＣＣのラインと
データ信号入出力端子４１との間に接続され、そのゲー
トはインバータ８２の出力を受ける。ｎチャネルＭＯＳ
トランジスタ９０は、データ信号入出力端子４１と外部
接地電位ｅｘｔ．ＶＳＳのラインとの間に接続され、そ
のゲートはインバータ８３の出力を受ける。
【００１７】内部データ信号φｄが「Ｈ」レベルの場合
は、インバータ８２，８３はそれぞれ「Ｌ」レベルおよ
び「Ｈ」レベルを出力し、ｎチャネルＭＯＳトランジス
タ８９が非導通となりｎチャネルＭＯＳトランジスタ９
０が導通してデータ信号入出力端子４１は「Ｌ」レベル
となる。また、内部データ信号φｄが「Ｌ」レベルの場
合は、インバータ８２，８３はそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルを出力し、ｎチャネルＭＯＳトランジ
スタ８９が導通しｎチャネルＭＯＳトランジスタ９０が
非導通となってデータ信号入出力端子４１は「Ｈ」レベ
ルとなる。
【００１８】図１１はＤＲＡＭチップ６０の出力回路８
４を含む部分の構成を示す一部破断した平面図である。
図１１を参照して、ＤＲＡＭチップ６０の表面に複数
（図では３つ）の出力回路８４が設けられる。複数の出
力回路８４の上方に外部接地電位ｅｘｔ．ＶＳＳのライ
ン９１と外部電源電位ｅｘｔ．ＶＣＣのライン９２が配
置される。外部接地電位ｅｘｔ．ＶＳＳのラインと各出
力回路８４はコンタクトホール９３によって接続され
る。外部電源電位ｅｘｔ．ＶＣＣのラインと各出力回路
８４はコンタクトホール９４によって接続される。外部
接地電位ｅｘｔ．ＶＳＳのライン９１の一端はパッドＰ
０に接続され、パッドＰ０は外部接地電位ｅｘｔ．ＶＳ
Ｓを受ける。外部電源電位ｅｘｔ．ＶＣＣのライン９２
は、一旦、外部接地電位ｅｘｔ．ＶＳＳのライン９１の
下方を通ってパッドＰ３に接続される。
【００１９】図１２（ａ）は図１１のクロスアンダー部
（図中Ｃ部）の構成を示す拡大図、図１２（ｂ）は図１
２（ａ）のＺ−Ｚ′線断面図である。第２のアルミ配線
層（Ａｌ２）によって外部接地電位ｅｘｔ．ＶＳＳのラ
イン９１および外部電源電位ｅｘｔ．ＶＣＣのライン９
２が形成される。外部接地電位ｅｘｔ．ＶＳＳのライン
９１の下方に、第１のアルミ配線層（Ａｌ１）によって
外部接地電位ｅｘｔ．ＶＳＳのライン９１よりも幅が広
い接続電極９５が形成され、接続電極９５の両端部がそ
れぞれコンタクトホール９６を介して外部電源電位ｅｘ
ｔ．ＶＣＣのライン９２に接続される。
【００２０】図１３は、ＶＤＣ回路５９の構成を示す回
路図である。図１３を参照して、このＶＤＣ回路５９は
ｐチャネルＭＯＳトランジスタ９７およびオペアンプ９
８を含む。ｐチャネルＭＯＳトランジスタ９７は、外部
電源電位ｅｘｔ．ＶＣＣのラインと内部電源電位ｉｎ
ｔ．ＶＣＣのラインとの間に接続され、そのゲートはオ
ペアンプ９８の出力を受ける。オペアンプ９８の非反転
入力端子は基準電位ＶＲＥＦ（ＶＲＥＦ＜ＶＣＣ）を受
け、その反転入力端子は内部電源電位ｉｎｔ．ＶＣＣの
ラインに接続される。オペアンプ９８は、内部電源電位
ｉｎｔ．ＶＣＣが基準電位ＶＲＥＦに一致するようにｐ
チャネルＭＯＳトランジスタ９７のゲート電位を制御す
る。
【００２１】図１４は、ＤＲＡＭチップ６０のＶＤＣ回
路５９を含む部分の構成を示す一部破断した平面図であ
る。
【００２２】図１４を参照して、ＤＲＡＭチップ６０の
表面にＶＤＣ回路５９が設けられる。ＶＤＣ回路５９の
上方に外部電源電位ｅｘｔ．ＶＣＣのライン１００と外
部接地電位ｅｘｔ．ＶＳＳのライン１０１と内部電源電
位ｉｎｔ．ＶＣＣのライン１０２とが配置される。外部
電源電位ｅｘｔ．ＶＣＣの１００、外部接地電位ｅｘ
ｔ．ＶＳＳのライン１０１および内部電源電位ｉｎｔ．
ＶＣＣのライン１０２は、それぞれコンタクトホール１
０３，１０４，１０５を介してＶＤＣ回路５９に接続さ
れる。外部電源電位ｅｘｔ．ＶＣＣのライン１００の一
端はパッドＰ７に接続される。外部電源電位ｅｘｔ．Ｖ
ＣＣのライン１００と内部電源電位ｉｎｔ．ＶＣＣのラ
イン１０２とは互いに交差している。外部接地電位ｅｘ
ｔ．ＶＳＳのライン１０１は、一旦、ライン１００，１
０２の下方を通ってパッドＰ０に接続される。
【００２３】
【発明が解決しようとする課題】従来のＤＲＡＭは以上
のように構成されていたので、次のような問題があっ
た。
【００２４】第１に、図１０において内部データ信号φ
ｄ，／φｄが切換わるとき、出力回路８４のｎチャネル
ＭＯＳトランジスタ８９，９０が両方とも導通し、パッ
ドＰ３の電位が一時的に低下する。この一時的な電位低
下は電源ノイズとして図７のパッドＰ３からリードフレ
ーム６１を介して他のパッドＰ１，Ｐ２に伝わり、ＶＤ
Ｃ回路５８などが誤動作を起こすという問題があった。
【００２５】図１５に示すように、パッドＰ１，Ｐ２と
パッドＰ３のそれぞれにリードフレーム１１０，１１１
を設けてパッドＰ３からパッドＰ１，Ｐ２に電源ノイズ
が伝わるのを防止することも考えられるが、パッケージ
のピン数が増大してしまう。
【００２６】第２に、ＶＤＣ回路５９とバッファ４３〜
４６が同じパッドＰ７から外部電源電位ｅｘｔ．ＶＣＣ
を受けていたので、ＶＤＣ回路５９の電源ノイズによっ
てバッファ４３〜４６が誤動作を起こしたり、逆にバッ
ファ４３〜４６の電源ノイズによってＶＤＣ回路５９が
誤動作を起こすという問題があった。
【００２７】第３に、図９において第２のアルミ配線層
（Ａｌ２）のみによって外部電源電位ｅｘｔ．ＶＣＣの
ラインが形成されていたので、外部電源電位ｅｘｔ．Ｖ
ＣＣのラインの配線抵抗が高かった。
【００２８】第４に、電源ラインに図１１および図１４
で示したようなクロスアンダー部Ｃ，Ｄがあったので、
電源ラインの配線抵抗が高かった。
【００２９】それゆえに、この発明の主たる目的は、電
源ノイズに強い半導体装置を提供することである。
【００３０】また、この発明の他の目的は、電源ライン
の配線抵抗が小さな半導体装置を提供することである。
【００３１】
【課題を解決するための手段】請求項１に係る発明は、
外部信号に従って予め定める動作を行なう内部回路を有
する半導体装置であって、外部電源電圧が与えられる基
端部と、その基端部から分岐された少なくとも第１およ
び第２の分岐部とを含むリードフレーム、リードフレー
ムの第１の分岐部の先端部から外部電源電圧を受け、そ
の外部電源電圧を降圧して内部回路用の内部電源電圧を
生成する降圧回路、およびリードフレームの第２の分岐
部の先端部から外部電源電圧を受け、内部回路の出力信
号を外部に伝える出力回路を備えたものである。
【００３２】請求項２に係る発明は、外部信号に従って
予め定める動作を行なう内部回路を有する半導体装置で
あって、それぞれが外部電源電圧を受ける第１ないし第
３の電源パッド、第１の電源パッドから外部電源電圧を
受け、その外部電源電圧を昇圧して内部回路用の第１の
内部電源電圧を生成する昇圧回路、第２の電源パッドか
ら外部電源電圧を受け、その外部電源電圧を降圧して内
部回路用の第２の内部電源電圧を生成する降圧回路、お
よび第３の電源パッドから外部電源電圧を受け、外部信
号を内部回路に伝える入力回路を備え、第１の電源パッ
ドと昇圧回路の間の外部電源電圧のラインと、第２の電
源パッドと降圧回路の間の外部電源電圧のラインと、第
３の電源パッドと入力回路の間の外部電源電圧のライン
とは、互いに絶縁されているものである。
【００３３】請求項３に係る発明は、半導体基板上に形
成された半導体装置であって、半導体基板の表面に形成
され、容量素子として用いられるＭＯＳトランジスタ、
半導体基板の上方に形成され、ＭＯＳトランジスタのソ
ース領域およびドレイン領域に第１の電源電位を与える
ための第１の電源配線、第１の電源配線の上方に形成さ
れ、ＭＯＳトランジスタのゲート電極に第１の電源電位
と異なる第２の電源電位を与えるための第２の電源配
線、および第２の電源配線の上方にその第２の電源配線
と並行に形成され、第２の電源配線に接続される第３の
電源配線を備えたものである。
【００３４】請求項４に係る発明では、請求項４に係る
発明に、さらに、外部電源電圧を降圧して内部電源電圧
を生成し、その内部電源電圧を第２および第３の電源配
線のうちの少なくとも一方と第１の電源配線との間に与
える降圧回路、および第２および第３の電源配線のうち
の少なくとも一方と第１の電源配線との間に接続される
負荷回路が設けられる。
【００３５】請求項５に係る発明は、外部信号に従って
予め定める動作を行なう内部回路を有する半導体装置で
あって、第１の外部電源電位が与えられる第１の電源パ
ッド、第１の外部電源電位と異なる第２の外部電源電位
が与えられる第２の電源パッド、各々の一方端がそれぞ
れ第１および第２の電源パッドに接続され、互いに交差
せずに設けられた第１および第２の電源配線、および第
１および第２の電源配線から第１および第２の外部電源
電位を受け、内部回路の出力信号を外部に伝える出力回
路を備えたものである。
【００３６】請求項６に係る発明は、外部信号に従って
予め定める動作を行なう内部回路を有する半導体装置で
あって、第１の外部電源電位が与えられる第１の電源パ
ッド、第１の外部電源電位と異なる第２の外部電源電位
が与えられる第２の電源パッド、各々の一方端がそれぞ
れ第１および第２の電源パッドに接続され、互いに交差
せずに設けられた第１および第２の電源配線、第１およ
び第２の電源配線から第１および第２の外部電源電位を
受け、その第１および第２の外部電源電位の間の内部電
源電位を生成する内部電位発生回路、および第１および
第２の電源配線と交差せずに設けられ、内部電位発生回
路で生成された内部電位を内部回路に与えるための第３
の電源配線を備えたものである。
【００３７】
【発明の実施の形態】
［実施の形態１］図１は、この発明の実施の形態１によ
るＤＲＡＭの構成を示す一部省略した平面図であって、
図７と対比される図である。
【００３８】図１を参照して、このＤＲＡＭが従来のＤ
ＲＡＭと異なる点は、リードフレーム６１がリードフレ
ーム２で置換されている点と、チップ１の表面にパッド
Ｐ７′が新たに設けられている点である。
【００３９】リードフレーム２は基端部２ｃと、その基
端部２ｃから分岐された２つの分岐部２ａ，２ｂとを含
む。基端部２ｃは図示しないパッケージのピンに接続さ
れる。分岐部２ａの先端部はボンディングワイヤ６６に
よってパッドＰ１，Ｐ２に接続される。分岐部２ｂの先
端部はボンディングワイヤ６６によってパッドＰ３に接
続される。
【００４０】パッドＰ７は図６のバッファ４３〜４６用
の電源端子３５を構成し、パッドＰ７′は図６のＶＤＣ
回路５９用の電源端子３８を構成する。リードフレーム
６４の基端部は図示しないパッケージのピンに接続さ
れ、その先端部はボンディングワイヤ６６によってパッ
ドＰ７，Ｐ７′に与えられる。すなわち、バッファ４３
〜４６とＶＤＣ回路５９は、それぞれ別のパッドＰ７，
Ｐ７′から外部電源電位ｅｘｔ．ＶＣＣを受ける。パッ
ドＰ７とバッファ４３〜４６の間の外部電源電位ｅｘ
ｔ．ＶＣＣのラインと、パッドＰ７′とＶＤＣ回路５９
の間の外部電源電位ｅｘｔ．ＶＣＣのラインと、パッド
Ｐ８とＶＰＰ回路５７の間の外部電源電位ｅｘｔ．ＶＣ
Ｃのラインとは、互いに絶縁されている。他の構成は図
６〜図４で示した従来のＤＲＡＭと同じであるので説明
は省略される。
【００４１】この実施の形態では、リードフレーム２が
基端部２ｃから分岐されているので、出力バッファ５４
で発生した電源ノイズはインピーダンスがより低いチッ
プ外部に流出し、分岐部２ａを介してＶＤＣ回路５８な
どに回り込むことがない。このため、データ出力時の電
源ノイズによるＤＲＡＭの誤動作が防止される。
【００４２】また、バッファ４３〜４６とＶＤＣ回路５
９がそれぞれ別の電源パッドＰ７とＰ７′に接続される
ので、バッファ４３〜４６とＶＤＣ回路５９が同じ電源
パッドＰ７に接続されていた従来に比べ、一方で発生し
た電源ノイズは他方に伝わりにくくなる。このため、電
源ノイズによるＤＲＡＭの誤動作は防止される。
【００４３】なお、この実施の形態では、リードフレー
ム２，６２〜６５とパッドＰ１〜Ｐ８がボンディングワ
イヤ６６で接続されていたが、ボンディングワイヤ６６
を用いずにリードフレーム２，６２〜６５とパッドＰ１
〜Ｐ８を直接接続してもよい。
【００４４】また、この実施の形態では、この発明がリ
ードフレーム２，６２〜６５がチップ１上に配置される
いわゆるリードオンチップ（ＬＯＣ）構成に適用された
場合について説明したが、この発明がリードオンチップ
構成以外の構成に適用された場合でも同じ効果が得られ
ることは言うまでもない。
【００４５】［実施の形態２］図２（ａ）は、この発明
の実施の形態２によるＤＲＡＭチップ２５のｎチャネル
ＭＯＳトランジスタ７０を含む部分の構成を示す一部破
断した平面図であって、図９（ａ）と対比される図、図
２（ｂ）は図２（ａ）のＸ−Ｘ′線断面図である。
【００４６】図２を参照して、このＤＲＡＭチップ２５
では、シリコン基板７１の表面のｎチャネルＭＯＳトラ
ンジスタ７０の上方に絶縁層６を介して外部接地電位ｅ
ｘｔ．ＶＳＳのライン３が形成され、さらに上方に絶縁
層６を介して外部電源電位ｅｘｔ．ＶＣＣのライン４が
形成され、さらに上方に絶縁層６を介して外部電源電位
ｅｘｔ．ＶＣＣのライン５が形成される。外部接地電位
ｅｘｔ．ＶＳＳのライン３はポリシリコン配線層（ｐ−
Ｓｉ）で形成され、外部電源電位ｅｘｔ．ＶＣＣのライ
ン４は第１のアルミ配線層（Ａｌ１）で形成され、外部
電源電位ｅｘｔ．ＶＣＣのライン５は第２のアルミ配線
層（Ａｌ２）で形成される。内部接地電位ｅｘｔ．ＶＳ
Ｓのライン３はコンタクトホール７，８を介してｎチャ
ネルＭＯＳトランジスタのソース領域７４およびドレイ
ン領域７５に接続され、外部電源電位ｅｘｔ．ＶＣＣの
ライン４はコンタクトホール９を介してｎチャネルＭＯ
Ｓトランジスタ７０のゲート電極７３に接続され、外部
電源電位ｅｘｔ．ＶＣＣのライン５はコントロール１０
を介して外部電源電位ｅｘｔ．ＶＣＣのライン４に接続
される。
【００４７】この実施の形態では、ポリシリコン配線層
（ｐ−Ｓｉ）で外部接地電位ｅｘｔ．ＶＳＳのライン３
を形成し、第１および第２のアルミ配線層（Ａｌ１，Ａ
ｌ２）で外部電源電位ｅｘｔ．ＶＣＣのライン４，５を
形成したので、第１のアルミ配線層（Ａｌ１）で外部接
地電位ｅｘｔ．ＶＳＳのライン７６を形成し、第２のア
ルミ配線層（Ａｌ２）で外部電源電位ｅｘｔ．ＶＣＣの
ライン７７を形成していた従来に比べ、外部電源電位ｅ
ｘｔ．ＶＣＣのラインの配線抵抗値の低減化を図ること
ができる。このため、外部電源電位ｅｘｔ．ＶＣＣのラ
インの配線抵抗による外部電源電位ｅｘｔ．ＶＣＣの電
圧降下を小さく抑えることができる。
【００４８】［実施の形態３］図３は、この発明の実施
の形態３によるＤＲＡＭの要部を示す回路ブロック図で
ある。
【００４９】図３を参照して、このＤＲＡＭは、ＶＤＣ
回路５９、ｎチャネルＭＯＳトランジスタ７０で構成さ
れるキャパシタおよび負荷回路１１を備える。ＶＤＣ回
路５９は図６および図１３で示した回路であり、負荷回
路１１は図１のコラム系回路（図６中Ａ部）を表わして
いる。ＶＤＣ回路５９で生成された内部電源電位ｉｎ
ｔ．ＶＣＣは、内部電源電位ｉｎｔ．ＶＣＣのラインを
介して負荷回路１１に与えられる。内部電源電位ｉｎ
ｔ．ＶＣＣのラインと外部接地電位ｅｘｔ．ＶＳＳのラ
インとの間にｎチャネルＭＯＳトランジスタ７０で構成
されたキャパシタが設けられる。
【００５０】ＶＤＣ回路５９と負荷回路１１の間の内部
電源電位ｉｎｔ．ＶＣＣのラインおよび外部接地電源電
位ｅｘｔ．ＶＳＳのラインは、図２と同様に構成され
る。すなわち、外部接地電位ｅｘｔ．ＶＳＳのラインは
ポリシリコン配線層（ｐ−Ｓｉ）で構成され、内部接地
電位ｉｎｔ．ＶＣＣのラインは第１および第２のアルミ
配線層（Ａｌ１，Ａｌ２）で構成される。
【００５１】この実施の形態でも、実施の形態２と同じ
効果が得られる。また、内部電源電位ｉｎｔ．ＶＣＣの
ラインと外部接地電位ｅｘｔ．ＶＳＳのラインとの間に
ｎチャネルＭＯＳトランジスタ７０で構成されたキャパ
シタを設けたので、ＶＤＣ回路５９の負荷を適度に大き
くすることができＶＤＣ回路５９が発振するのを防止す
ることができる。
【００５２】［実施の形態４］図４は、この発明の実施
の形態４によるＤＲＡＭチップ２６の出力回路８４を含
む部分の構成を示す一部破断した平面図であって、図１
１と対比される図である。
【００５３】図４を参照して、このＤＲＡＭチップ２６
が図１１のＤＲＡＭチップ６０と異なる点は、クロスア
ンダー部（図１１中Ｃ部）がない点である。すなわち、
ＤＲＡＭチップ２６表面の出力回路８４の上方に外部接
地電位ｅｘｔ．ＶＳＳのライン１２および外部電源電位
ｅｘｔ．ＶＣＣのライン１３が並行に配置される。外部
接地電位ｅｘｔ．ＶＳＳのライン１２の一端はパッドＰ
０に接続され、外部電源電位ｅｘｔ．ＶＣＣのライン１
３の一端はパッドＰ３に接続される。外部接地電位ｅｘ
ｔ．ＶＳＳのライン１２はコンタクトホール１４を介し
て出力回路８４に接続され、外部電源電位ｅｘｔ．ＶＣ
Ｃのライン１３はコンタクトホール１５を介して出力回
路８４に接続される。外部接地電位ｅｘｔ．ＶＳＳのラ
イン１２と外部電源電位ｅｘｔ．ＶＣＣのライン１３と
は全く交差しない。
【００５４】この実施の形態では、外部接地電位ｅｘ
ｔ．ＶＳＳのライン１２と外部電源電位ｅｘｔ．ＶＣＣ
のライン１３は全く交差しないので、外部接地電位ｅｘ
ｔ．ＶＳＳのライン９１と内部電源電位ｅｘｔ．ＶＣＣ
のライン９２が互いに交差していた従来に比べ、電源ラ
インの配線抵抗の低減化が図られる。このため、電源ラ
インの配線抵抗による電圧降下が小さく抑えられる。
【００５５】［実施の形態５］図５は、この発明の実施
の形態５によるＤＲＡＭチップ２７のＶＤＣ回路５９を
含む部分の構成を示す一部破断した平面図であって、図
１４と対比される図である。
【００５６】図５を参照して、このＤＲＡＭチップ２７
が図１４のＤＲＡＭチップ６０と異なる点はクロスアン
ダー部（図１４中Ｄ部）がない点である。すなわち、Ｄ
ＲＡＭチップ２７表面のＶＤＣ回路５９の上方に外部電
源電位ｅｘｔ．ＶＣＣのライン１６、内部接地電位ｅｘ
ｔ．ＶＳＳのライン１７および内部電源電位ｉｎｔ．Ｖ
ＣＣのライン１８が配置される。外部電源電位ｅｘｔ．
ＶＣＣのライン１６の一端はパッドＰ７′に接続され、
内部接地電位ｅｘｔ．ＶＳＳのライン１７の一端はパッ
ドＰ０に接続される。外部電源電位ｅｘｔ．ＶＣＣのラ
イン１６、内部接地電位ｅｘｔ．ＶＳＳのライン１７お
よび内部電源電位ｉｎｔ．ＶＣＣのライン１８は、それ
ぞれコンタクトホール１９，２０，２１を介してＶＤＣ
回路５９に接続される。３つのライン１６と１７と１８
は全く交差しない。
【００５７】この実施の形態では、３つのライン１６と
１７と１８は全く交差しないので、３つのライン１００
と１０１と１０２が互いに交差していた従来に比べ、電
源ラインの配線抵抗が低減化される。このため、電源ラ
インの配線抵抗による電圧降下が小さく抑えられる。
【００５８】
【発明の効果】以上のように、請求項１に係る発明で
は、リードフレームの基端部から分岐された第１および
第２の分岐部の先端部がそれぞれ降圧回路および出力回
路に接続される。したがって、出力回路の電源ノイズ
は、インピーダンスが低いチップ外部に流出し、インピ
ーダンスが高い第１の分岐部を介して降圧回路に回り込
むことはない。よって、電源ノイズに強い半導体装置が
実現される。
【００５９】請求項２に係る発明では、降圧回路と入力
回路が別々の電源パッドに接続される。したがって、降
圧回路と入力回路が同じ電源パッドに接続されていた従
来に比べ、一方の回路で発生した電源ノイズが他方に伝
わりにくくなる。よって、電源ノイズに強い半導体装置
が実現される。
【００６０】請求項３に係る発明では、容量素子として
用いられるＭＯＳトランジスタの上方に第１ないし第３
の電源配線が設けられ、第２および第３の電源配線は互
いに接続される。そして、第２および第３の電源配線
と、第１の電源配線とで電源電圧が供給される。したが
って、２つの電源配線のみで電源電圧が供給されていた
従来に比べ、電源配線の配線抵抗が低減化される。
【００６１】請求項４に係る発明では、請求項３に係る
発明の第２および第３の電源配線と、第１の電源配線と
の間に降圧回路で生成された内部電源電圧が与えられ
る。このため、降圧回路と負荷回路の間の電圧降下を小
さく抑えることができ、かつ降圧回路の発振を防止でき
る。
【００６２】請求項５に係る発明では、第１および第２
の電源パッドから出力回路に外部電源電圧を与えるため
の第１および第２の電源配線が互いに交差せずに設けら
れる。したがって、第１および第２の電源配線が互いに
交差していた従来に比べ、電源配線の配線抵抗が低減化
される。
【００６３】請求項６に係る発明では、第１および第２
の電源パッドから内部電源電位発生回路に外部電源電圧
を与えるための第１および第２の電源配線が互いに交差
せずに設けられ、かつ内部電源電位発生回路から内部回
路に内部電源電位を与えるための第３の電源配線が第１
および第２の電源配線と交差せずに設けられる。したが
って、第１ないし第３の電源配線が互いに交差していた
従来に比べ、電源配線の配線抵抗が低減化される。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＲＡＭの構
成を示す一部省略した平面図である。
【図２】 この発明の実施の形態２によるＤＲＡＭチッ
プのｎチャネルＭＯＳトランジスタ７０を含む部分の構
成を示す一部破断した図である。
【図３】 この発明の実施の形態３によるＤＲＡＭの要
部の構成を示す回路ブロック図である。
【図４】 この発明の実施の形態４によるＤＲＡＭチッ
プの出力回路８４を含む部分の構成を示す一部破断した
平面図である。
【図５】 この発明の実施の形態５によるＤＲＡＭチッ
プのＶＤＣ回路５９を含む部分の構成を示す一部破断し
た平面図である。
【図６】 従来のＤＲＡＭの構成を示す回路ブロック図
である。
【図７】 図６に示したＤＲＡＭを含むＤＲＡＭチップ
の構成を示す一部省略した平面図である。
【図８】 図７に示したＤＲＡＭチップに含まれるｎチ
ャネルＭＯＳトランジスタ７０で構成されるキャパシタ
を示す回路図である。
【図９】 図７に示したＤＲＡＭチップのｎチャネルＭ
ＯＳトランジスタ７０で構成されるキャパシタを含む部
分の構成を示す一部破断した図である。
【図１０】 図６に示した出力バッファ５４の構成を示
す回路図である。
【図１１】 図７に示したＤＲＡＭチップの出力回路８
４を含む部分の構成を示す一部破断した平面図である。
【図１２】 図１１に示したクロスアンダー部の構成を
示す拡大図である。
【図１３】 図６に示したＶＤＣ回路５９の構成を示す
回路図である。
【図１４】 図７に示したＤＲＡＭチップのＶＤＣ回路
５９を含む部分の構成を示す一部破断した平面図であ
る。
【図１５】 従来の他のＤＲＡＭチップの構成を示す一
部省略した平面図である。
【符号の説明】
１，２５〜２７，６０ ＤＲＡＭチップ、２，６１〜６
５，１１０，１１１リードフレーム、３，１２，１７，
７６，９１，１０１ 外部接地電位ｅｘｔ．ＶＳＳのラ
イン、４，１３，１６，７７，９２，１００ 外部電源
電位ｅｘｔ．ＶＣＣのライン、６，７８ 絶縁層、７，
８，９，１０，１４，１５，１９〜２１，７９〜８１，
９３，９４，９６，１０４，１０５ コンタクトホー
ル、１１負荷回路、１８ 内部電源電位ｉｎｔ．ＶＣＣ
のライン、３１，３２，３４，４２ 制御信号入力端
子、３３ アドレス信号入力端子、３５〜３９ 電源端
子、４０ 接地端子、４１ データ信号入出力端子、４
３ ＲＡＳバッファ、４４ＣＡＳバッファ、４５ ＷＥ
バッファ、４６ ＯＥバッファ、４７ クロック発生回
路、４８ アドレスバッファ、４９ ロウデコーダ、５
０ コラムデコーダ、５１ メモリセルアレイ、５２
センスアンプ＋入出力制御回路、５３ プリアンプ、５
４ 出力バッファ、５５ データインバッファ、５６
ライトドライバ、５７ ＶＰＰ回路、５８，５９ ＶＤ
Ｃ回路、７０，８６，８８，９０ｎチャネルＭＯＳトラ
ンジスタ、７１ ｐ型シリコン基板、７２ ゲート酸化
膜、７３ ゲート電極、７４ ｎ型ソース領域、７５
ｎ型ドレイン領域、８２，８３ インバータ、８４ 出
力回路、８５，８７ ｐチャネルＭＯＳトランジスタ、
９８ オペアンプ、Ｐ０〜Ｐ８ パッド。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 外部信号に従って予め定める動作を行な
    う内部回路を有する半導体装置であって、 外部電源電圧が与えられる基端部と、該基端部から分岐
    された少なくとも第１および第２の分岐部とを含むリー
    ドフレーム、 前記リードフレームの前記第１の分岐部の先端部から前
    記外部電源電圧を受け、該外部電源電圧を降圧して前記
    内部回路用の内部電源電圧を生成する降圧回路、および
    前記リードフレームの前記第２の分岐部の先端部から前
    記外部電源電圧を受け、前記内部回路の出力信号を外部
    に伝える出力回路を備える、半導体装置。
  2. 【請求項２】 外部信号に従って予め定める動作を行な
    う内部回路を有する半導体装置であって、 それぞれが外部電源電圧を受ける第１ないし第３の電源
    パッド、 前記第１の電源パッドから前記外部電源電圧を受け、該
    外部電源電圧を昇圧して前記内部回路用の第１の内部電
    源電圧を生成する昇圧回路、 前記第２の電源パッドから前記外部電源電圧を受け、該
    外部電源電圧を降圧して前記内部回路用の第２の内部電
    源電圧を生成する降圧回路、および前記第３の電源パッ
    ドから前記外部電源電圧を受け、前記外部信号を前記内
    部回路に伝える入力回路を備え、 前記第１の電源パッドと前記昇圧回路の間の前記外部電
    源電圧のラインと、前記第２の電源パッドと前記降圧回
    路の間の前記外部電源電圧のラインと、前記第３の電源
    パッドと前記入力回路の間の前記外部電源電圧のライン
    とは、互いに絶縁されている、半導体装置。
  3. 【請求項３】 半導体基板上に形成された半導体装置で
    あって、 前記半導体基板の表面に形成され、容量素子として用い
    られるＭＯＳトランジスタ、 前記半導体基板の上方に形成され、前記ＭＯＳトランジ
    スタのソース領域およびドレイン領域に第１の電源電位
    を与えるための第１の電源配線、 前記第１の電源配線の上方に形成され、前記ＭＯＳトラ
    ンジスタのゲート電極に前記第１の電源電位と異なる第
    ２の電源電位を与えるための第２の電源配線、および前
    記第２の電源配線の上方に該第２の電源配線と並行に形
    成され、前記第２の電源配線に接続される第３の電源配
    線を備える、半導体装置。
  4. 【請求項４】 さらに、外部電源電圧を降圧して内部電
    源電圧を生成し、該内部電源電圧を前記第２および第３
    の電源配線のうちの少なくとも一方と前記第１の電源配
    線との間に与える降圧回路、および前記第２および第３
    の電源配線のうちの少なくとも一方と前記第１の電源配
    線との間に接続される負荷回路を備える、請求項３に記
    載の半導体装置。
  5. 【請求項５】 外部信号に従って予め定める動作を行な
    う内部回路を有する半導体装置であって、 第１の外部電源電位が与えられる第１の電源パッド、 前記第１の外部電源電位と異なる第２の外部電源電位が
    与えられる第２の電源パッド、 各々の一方端がそれぞれ前記第１および第２の電源パッ
    ドに接続され、互いに交差せずに設けられた第１および
    第２の電源配線、および前記第１および第２の電源配線
    から前記第１および第２の外部電源電位を受け、前記内
    部回路の出力信号を外部に伝える出力回路を備える、半
    導体装置。
  6. 【請求項６】 外部信号に従って予め定める動作を行な
    う内部回路を有する半導体装置であって、 第１の外部電源電位が与えられる第１の電源パッド、前
    記第１の外部電源電位と異なる第２の外部電源電位が与
    えられる第２の電源パッド、 各々の一方端がそれぞれ前記第１および第２の電源パッ
    ドに接続され、互いに交差せずに設けられた第１および
    第２の電源配線、 前記第１および第２の電源配線から前記第１および第２
    の外部電源電位を受け、該第１および第２の外部電源電
    位の間の内部電源電位を生成する内部電位発生回路、お
    よび前記第１および第２の電源配線と交差せずに設けら
    れ、前記内部電位発生回路で生成された内部電源電位を
    前記内部回路に与えるための第３の電源配線を備える、
    半導体装置。
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