JP3511171B2 - 高周波半導体装置 - Google Patents
高周波半導体装置Info
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- semiconductor device
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- frequency semiconductor
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- line conductor
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は高周波用の半導体集
積回路に関し、特に、その多層配線構造に関するもので
ある。
積回路に関し、特に、その多層配線構造に関するもので
ある。
【０００２】
【従来の技術】HEMT (High Electron Mobility Transis
tor）やHBT (Hetero-junction Bipolar Transistor）に
代表される高速半導体デバイスを利用したMMIC（Monoli
thic Microwave Integrated Circuit）には、高周波信
号を取り扱うため、通常のシリコン集積回路などとは違
い、配線には高周波導波路が必要となる。このような高
周波導波路としては、線路特性が安定で分散特性（伝播
定数の周波数依存性）が少ないマイクロストリップ線路
が使用される。
tor）やHBT (Hetero-junction Bipolar Transistor）に
代表される高速半導体デバイスを利用したMMIC（Monoli
thic Microwave Integrated Circuit）には、高周波信
号を取り扱うため、通常のシリコン集積回路などとは違
い、配線には高周波導波路が必要となる。このような高
周波導波路としては、線路特性が安定で分散特性（伝播
定数の周波数依存性）が少ないマイクロストリップ線路
が使用される。
【０００３】図５は従来のマイクロストリップ線路を使
用したMMICのなかでも、特に線路導体を多層化したいわ
ゆる3次元MMICを示す断面図である。
用したMMICのなかでも、特に線路導体を多層化したいわ
ゆる3次元MMICを示す断面図である。
【０００４】図５に示すように、従来の多層構造のMMIC
は半導体基板１上に設けられた表面絶縁膜２に接地プレ
ート３が設けられ、この接地プレート３は各層間絶縁膜
４上に設けられた線路導体５との間でマイクロストリッ
プ線路を構成している。
は半導体基板１上に設けられた表面絶縁膜２に接地プレ
ート３が設けられ、この接地プレート３は各層間絶縁膜
４上に設けられた線路導体５との間でマイクロストリッ
プ線路を構成している。
【０００５】
【発明が解決しようとする課題】図５で説明した多層構
造の高周波線路を有するMMIC（以下、3次元MMIC）は、
各層を平面に展開した一般のMMICに比べて高集積化が可
能であるという優れた効果を持っているが、高周波線路
では、配線それ自身の実効的な長さのみならず、接地プ
レートなど配線相互の関係によっても、信号伝達時間は
著しい影響を受けるので、同一信号を複数のノードにタ
イミングを揃えて分割伝達するのは必ずしも容易ではな
い。しかしながら、多層構造の高周波線路において、信
号のタイミングに関して考慮された報告はない。
造の高周波線路を有するMMIC（以下、3次元MMIC）は、
各層を平面に展開した一般のMMICに比べて高集積化が可
能であるという優れた効果を持っているが、高周波線路
では、配線それ自身の実効的な長さのみならず、接地プ
レートなど配線相互の関係によっても、信号伝達時間は
著しい影響を受けるので、同一信号を複数のノードにタ
イミングを揃えて分割伝達するのは必ずしも容易ではな
い。しかしながら、多層構造の高周波線路において、信
号のタイミングに関して考慮された報告はない。
【０００６】本発明は、3次元MMICにおいて、信号タイ
ミングを考慮した配線構造を提供することを目的とす
る。
ミングを考慮した配線構造を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】第1の発明は、半導体基
板上に設けられ、接地電位に接続される接地プレート
と、接地プレート上に層間絶縁膜を介して多層に設けら
れ、その電気的中間点に位置するスルーホールによって
各層間が相互に接続されることで、給電点が統合される
複数の線路導体とを備えることを特徴とする高周波半導
体装置である。
板上に設けられ、接地電位に接続される接地プレート
と、接地プレート上に層間絶縁膜を介して多層に設けら
れ、その電気的中間点に位置するスルーホールによって
各層間が相互に接続されることで、給電点が統合される
複数の線路導体とを備えることを特徴とする高周波半導
体装置である。
【０００８】第２の発明は、前記統合される給電点は、
多層に設けられた線路導体の上層側に設けられることを
特徴とする第1の発明の高周波半導体装置である。
多層に設けられた線路導体の上層側に設けられることを
特徴とする第1の発明の高周波半導体装置である。
【０００９】第３の発明は、前記統合される給電点は、
多層に設けられた線路導体の下層側に設けられることを
特徴とする第1の発明の高周波半導体装置である。
多層に設けられた線路導体の下層側に設けられることを
特徴とする第1の発明の高周波半導体装置である。
【００１０】第４の発明は、前記複数の線路導体のそれ
ぞれは、その上下に位置する線路導体と直行する方向に
交互に配置されることを特徴とする第1の発明の高周波
半導体装置である。
ぞれは、その上下に位置する線路導体と直行する方向に
交互に配置されることを特徴とする第1の発明の高周波
半導体装置である。
【００１１】第５の発明は、前記層間絶縁膜は、樹脂絶
縁材料であることを特徴とする第1の発明の高周波半導
体装置である。
縁材料であることを特徴とする第1の発明の高周波半導
体装置である。
【００１２】第６の発明は、前記樹脂絶縁材料は、ポリ
イミド或いはベンゾシクロブテンであることを特徴とす
る第５の発明の高周波半導体装置である。
イミド或いはベンゾシクロブテンであることを特徴とす
る第５の発明の高周波半導体装置である。
【００１３】第７の発明は、前記半導体基板には線路導
体に接続される活性領域を備えることを特徴とする第1
の発明の高周波半導体装置である。
体に接続される活性領域を備えることを特徴とする第1
の発明の高周波半導体装置である。
【００１４】第８の発明は、前記線路導体は、半導体基
板に設けられた活性領域上のゲート，ドレイン或いはソ
ース電極に接続されるものであることを特徴とする第1
の発明の高周波半導体装置である。
板に設けられた活性領域上のゲート，ドレイン或いはソ
ース電極に接続されるものであることを特徴とする第1
の発明の高周波半導体装置である。
【００１５】第９の発明は、前記ゲート，ドレイン及び
ソース電極が交互に複数設けられ、線路導体は統合され
た給電点の電位を前記複数のゲート，ドレイン或いはソ
ース電極に接続するものであることを特徴とする第８の
発明の高周波半導体装置である。
ソース電極が交互に複数設けられ、線路導体は統合され
た給電点の電位を前記複数のゲート，ドレイン或いはソ
ース電極に接続するものであることを特徴とする第８の
発明の高周波半導体装置である。
【００１６】第１０の発明は、前記線路導体は、受動デ
バイスに接続されることを特徴とする第１の発明の高周
波半導体装置である。
バイスに接続されることを特徴とする第１の発明の高周
波半導体装置である。
【００１７】第１１の発明は、前記受動デバイスは、容
量素子、インダクタンス素子、抵抗素子であることを特
徴とする第１の発明の高周波半導体装置である。
量素子、インダクタンス素子、抵抗素子であることを特
徴とする第１の発明の高周波半導体装置である。
【００１８】第１２の発明は、前記受動デバイスは、層
間絶縁膜に設けられた導体層をその構成要素として持っ
ていることを特徴とする第１０の発明の高周波半導体装
置である。
間絶縁膜に設けられた導体層をその構成要素として持っ
ていることを特徴とする第１０の発明の高周波半導体装
置である。
【００１９】
【発明の実施の形態】第１実施例
図１は、本発明の第１実施例による３次元ＭＭＩＣの高
周波導波路の断面図である。
周波導波路の断面図である。
【００２０】図１に示すように、各線路導体５を紙面上
層から下層に向かって、各層間絶縁膜４上に分割して設
け、それぞれの層間絶縁膜４上における線路導体５の電
気的中間点より、スルーホール６を用いて上層側へ接続
する構造を採用するものである。本発明のこのような多
層配線構造によれば、最上層の線路導体５に入力された
電気信号は最下層の各活性領域１a（図面では４個）に
対してタイミングの揃った信号を供給できる。
層から下層に向かって、各層間絶縁膜４上に分割して設
け、それぞれの層間絶縁膜４上における線路導体５の電
気的中間点より、スルーホール６を用いて上層側へ接続
する構造を採用するものである。本発明のこのような多
層配線構造によれば、最上層の線路導体５に入力された
電気信号は最下層の各活性領域１a（図面では４個）に
対してタイミングの揃った信号を供給できる。
【００２１】尚、多層配線構造の回路において、同一平
面上で配線長を等しく（例えば、トーナメント状に）し
た線路導体のパターンを設けることによってタイミング
の揃った信号を供給する場合には、表面から最下層の活
性領域までに存在する全ての層間絶縁膜を連通するスル
ーホールを形成する必要がある。3次元MMICにおいて
は、デバイス機能の増大にともない、層間絶縁膜の数も
増加傾向にあるため、それらを一気に連通するために
は、長時間のエッチング工程が必要であり、また、深い
スルーホール内に均一、且つ、断切れなく金属を埋め込
むのは困難である。本発明では、層間絶縁膜の数が増え
たとしても、線路導体を深さ方向に分割して設けたた
め、各スルーホールを浅く作ることが出来る。尚、本発
明は全ての層間絶縁膜を連通するスルーホールを回避す
るものであるから、層間絶縁膜のいくつかを連通するス
ルーホールを使用する場合も本発明の範疇であることは
明白である。勿論、全ての層間絶縁膜毎にスルーホール
を設けるようにすれば、浅いスルーホールで各線路導体
を接続できる効果を奏することが出来る。
面上で配線長を等しく（例えば、トーナメント状に）し
た線路導体のパターンを設けることによってタイミング
の揃った信号を供給する場合には、表面から最下層の活
性領域までに存在する全ての層間絶縁膜を連通するスル
ーホールを形成する必要がある。3次元MMICにおいて
は、デバイス機能の増大にともない、層間絶縁膜の数も
増加傾向にあるため、それらを一気に連通するために
は、長時間のエッチング工程が必要であり、また、深い
スルーホール内に均一、且つ、断切れなく金属を埋め込
むのは困難である。本発明では、層間絶縁膜の数が増え
たとしても、線路導体を深さ方向に分割して設けたた
め、各スルーホールを浅く作ることが出来る。尚、本発
明は全ての層間絶縁膜を連通するスルーホールを回避す
るものであるから、層間絶縁膜のいくつかを連通するス
ルーホールを使用する場合も本発明の範疇であることは
明白である。勿論、全ての層間絶縁膜毎にスルーホール
を設けるようにすれば、浅いスルーホールで各線路導体
を接続できる効果を奏することが出来る。
【００２２】第２実施例
図２は本発明を採用した3次元MMICの透過平面図であ
る。図３は図２の線分A-A'における断面図、図４は同線
分B-B'における断面図である。
る。図３は図２の線分A-A'における断面図、図４は同線
分B-B'における断面図である。
【００２３】本実施例では、最上層の線路導体である第
1線路導体５１からその下層に設けられた第2線路導体５
２及び、更にその下層に設けられた第3線路導体５３を
介してFETなどの活性領域１aに給電するものである。
尚、層間絶縁膜４はポリイミド或いはベンゾシクロブテ
ン（BCB)など低誘電率樹脂絶縁膜によって構成されてい
る。また、半導体基板１上の表面絶縁膜２は、窒化シリ
コンなど安定な絶縁膜が使用されている。
1線路導体５１からその下層に設けられた第2線路導体５
２及び、更にその下層に設けられた第3線路導体５３を
介してFETなどの活性領域１aに給電するものである。
尚、層間絶縁膜４はポリイミド或いはベンゾシクロブテ
ン（BCB)など低誘電率樹脂絶縁膜によって構成されてい
る。また、半導体基板１上の表面絶縁膜２は、窒化シリ
コンなど安定な絶縁膜が使用されている。
【００２４】ここで、第2及び第3線路導体はその電気的
中間点にスルーホール６が設けられているため線路長が
等しくなって、タイミングの揃った信号を各活性領域1a
に供給することが可能になる。
中間点にスルーホール６が設けられているため線路長が
等しくなって、タイミングの揃った信号を各活性領域1a
に供給することが可能になる。
【００２５】本実施例では、図２に示すように各線路導
体が上下で直行する方向に配置されている。
体が上下で直行する方向に配置されている。
【００２６】図２のA-A'断面である図３に示すように、
第1線路導体５１に接続される第2線路導体５２はその両
端に位置するスルーホール６によって、その下層に設け
られた第3線路導体５３に接続されている。
第1線路導体５１に接続される第2線路導体５２はその両
端に位置するスルーホール６によって、その下層に設け
られた第3線路導体５３に接続されている。
【００２７】図４に示すように、第3線路導体５３は、
その両端でスルーホール６によって活性領域１aに接続
される。尚、接地プレート３がスルーホール６内に露出
するため、このスルーホール６には、その内側にスルー
ホール内絶縁膜６aが設けられている。
その両端でスルーホール６によって活性領域１aに接続
される。尚、接地プレート３がスルーホール６内に露出
するため、このスルーホール６には、その内側にスルー
ホール内絶縁膜６aが設けられている。
【００２８】本実施例によれば各活性領域1aにタイミン
グの揃った信号を供給することができるとともに、第1
〜第3線路導体がオーバーラップするのはスルーホール
の位置だけになる。3次元MMICの場合、ストリップ線路
を構成するために、各線路導体と接地プレート３とは上
下で対向し且つ、その間に他の導体を介在しないように
することが望ましいが、本実施例ではスルーホールの位
置にオーバーラップが生じるだけなので、この条件が満
足されるので、伝送特性が良好である。
グの揃った信号を供給することができるとともに、第1
〜第3線路導体がオーバーラップするのはスルーホール
の位置だけになる。3次元MMICの場合、ストリップ線路
を構成するために、各線路導体と接地プレート３とは上
下で対向し且つ、その間に他の導体を介在しないように
することが望ましいが、本実施例ではスルーホールの位
置にオーバーラップが生じるだけなので、この条件が満
足されるので、伝送特性が良好である。
【００２９】以上、本実施例では本発明を用いた電位供
給形態の例について説明したが、種々の分野への転用や
改変も可能である。
給形態の例について説明したが、種々の分野への転用や
改変も可能である。
【００３０】例えば、本発明によってタイミングが揃え
られた信号は、電力増幅用FETなどに使用すると好適で
ある。電力増幅用FETは、ゲート電極，ドレイン電極及
びソース電極が並列に多数設けられた構造を持ってお
り、それら電極に同じタイミングで信号を入出力できる
ことが、並列動作を実現する上で重要である。これらゲ
ート電極，ドレイン電極或いはソース電極に本発明を適
用すれば、タイミングが揃えられるため、並列動作が容
易である。
られた信号は、電力増幅用FETなどに使用すると好適で
ある。電力増幅用FETは、ゲート電極，ドレイン電極及
びソース電極が並列に多数設けられた構造を持ってお
り、それら電極に同じタイミングで信号を入出力できる
ことが、並列動作を実現する上で重要である。これらゲ
ート電極，ドレイン電極或いはソース電極に本発明を適
用すれば、タイミングが揃えられるため、並列動作が容
易である。
【００３１】また、実施例では上層から下層にかけて順
次配線が分割される態様を説明したが、それとは逆に上
層になるに従って順次配線が分割されるように構成する
ことで、活性領域に対して電位を合成（活性領域から見
れば分割）するなどの態様に使用することもできる。
次配線が分割される態様を説明したが、それとは逆に上
層になるに従って順次配線が分割されるように構成する
ことで、活性領域に対して電位を合成（活性領域から見
れば分割）するなどの態様に使用することもできる。
【００３２】尚、本実施例では半導体基板に設けられた
活性領域に給電する態様を示したが、本発明によって分
割或いは合成されて接続される部分としては、活性領域
（即ち能動デバイス）だけでなく、容量素子、インダク
タンス素子、抵抗素子などの受動デバイスであっても良
い。尚、受動デバイスは半導体基板に設けられる場合も
あるが、層間絶縁膜に設けられた導電層をその構成要素
とする場合もある。
活性領域に給電する態様を示したが、本発明によって分
割或いは合成されて接続される部分としては、活性領域
（即ち能動デバイス）だけでなく、容量素子、インダク
タンス素子、抵抗素子などの受動デバイスであっても良
い。尚、受動デバイスは半導体基板に設けられる場合も
あるが、層間絶縁膜に設けられた導電層をその構成要素
とする場合もある。
【００３３】
【発明の効果】以上説明したように、本発明によれば電
源導体と線路導体とをオーバーラップして配置すること
ができ、しかも電源導体を大きな面積で配置することが
出来るから、MMICの設計に関するレイアウトの自由度が
向上する。また、線路導体とのオーバーラップ可能によ
り、チップ全体の面積も縮小することが可能である。
源導体と線路導体とをオーバーラップして配置すること
ができ、しかも電源導体を大きな面積で配置することが
出来るから、MMICの設計に関するレイアウトの自由度が
向上する。また、線路導体とのオーバーラップ可能によ
り、チップ全体の面積も縮小することが可能である。
【００３４】以上本発明の実施例について述べたが、本
発明は上記の実施例に限定するものではなく、本発明の
趣旨に沿い、適宜に、変形や他の技術との組み合せによ
っても達成されることは言うまでもない。
発明は上記の実施例に限定するものではなく、本発明の
趣旨に沿い、適宜に、変形や他の技術との組み合せによ
っても達成されることは言うまでもない。
【図１】本発明の第１実施例による３次元ＭＭＩＣの高
周波導波路の断面図
周波導波路の断面図
【図２】本発明の第２実施例による３次元ＭＭＩＣの高
周波導波路の透過平面図
周波導波路の透過平面図
【図３】図２の３次元ＭＭＩＣのA-A'での断面図
【図４】図３の３次元ＭＭＩＣのB-B'での断面図
【図５】従来技術による３次元ＭＭＩＣの高周波導波路
の断面図
の断面図
１、半導体基板
１ａ、活性領域
２、表面絶縁膜
３、接地プレート
４、層間絶縁膜
５、線路導体
６、スルーホール
６ａ、スルーホール内絶縁膜
５１、第１線路導体
５２、第２線路導体
５３、第３線路導体
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 馬場 修
山梨県中巨摩郡昭和町大字紙漉阿原1000
番地 富士通カンタムデバイス株式会社
内
(72)発明者 後藤 宗春
山梨県中巨摩郡昭和町大字紙漉阿原1000
番地 富士通カンタムデバイス株式会社
内
(56)参考文献 特開2000−58545（ＪＰ，Ａ)
特開 平８−162621（ＪＰ，Ａ)
特開 昭58−60575（ＪＰ，Ａ)
特開 平３−133169（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 27/04
H01L 21/3205 - 21/3213
H01L 21/768
H01L 21/337 - 21/338
H01L 27/095 - 27/098
H01L 29/775 - 29/778
H01L 29/80 - 29/812
H01P 3/08
Claims (11)
- 【請求項１】 半導体基板上に設けられ、接地電位に接
続される接地プレートと、前記接地プレート上に層間絶
縁膜を介して多層に設けられ、その電気的中間点に位置
するスルーホールによって各層間が相互に接続されるこ
とで、給電点が統合される複数の線路導体とを備え、そ
の複数の線路導体のそれぞれは、その上下に位置する線
路導体と直交する方向に交互に配置されることを特徴と
する高周波半導体装置。 - 【請求項２】 前記統合される給電点は、前記多層に設
けられた線路導体の上層側に設けられることを特徴とす
る請求項１記載の高周波半導体装置。 - 【請求項３】 前記統合される給電点は、前記多層に設
けられた線路導体の下層側に設けられることを特徴とす
る請求項１記載の高周波半導体装置。 - 【請求項４】 前記層間絶縁膜は、樹脂絶縁材料である
ことを特徴とする請求項１記載の高周波半導体装置。 - 【請求項５】 前記樹脂絶縁材料は、ポリイミド或いは
ベンゾシクロブテンであることを特徴とする請求項４記
載の高周波半導体装置。 - 【請求項６】 前記半導体基板には前記線路導体に接続
される活性領域を備えることを特徴とする請求項１記載
の高周波半導体装置。 - 【請求項７】 前記線路導体は、前記半導体基板に設け
られた活性領域上のゲート，ドレイン或いはソース電極
に接続されるものであることを特徴とする請求項１記載
の高周波半導体装置。 - 【請求項８】 前記ゲート，ドレイン及びソース電極が
交互に複数設けられ、前記線路導体は統合された給電点
の電位を前記複数のゲート，ドレイン或いはソース電極
に接続するものであることを特徴とする請求項７記載の
高周波半導体装置。 - 【請求項９】 前記線路導体は、受動デバイスに接続さ
れることを特徴とする請求項１記載の高周波半導体装
置。 - 【請求項１０】 前記受動デバイスは、容量素子、イン
ダクタンス素子、抵抗素子であることを特徴とする請求
項９記載の高周波半導体装置。 - 【請求項１１】 前記受動デバイスは、前記層間絶縁膜
に設けられた導体層をその構成要素として持っているこ
とを特徴とする請求項９記載の高周波半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001099958A JP3511171B2 (ja) | 2001-03-30 | 2001-03-30 | 高周波半導体装置 |
| US10/084,921 US6489671B2 (en) | 2001-03-30 | 2002-03-01 | Semiconductor integrated circuit having three-dimensional interconnection lines |
| TW091104611A TWI244750B (en) | 2001-03-30 | 2002-03-12 | Semiconductor integrated circuit having three-dimensional interconnection lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001099958A JP3511171B2 (ja) | 2001-03-30 | 2001-03-30 | 高周波半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002299563A JP2002299563A (ja) | 2002-10-11 |
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