JPH04360403A - マイクロ波回路 - Google Patents
マイクロ波回路Info
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- JPH04360403A JPH04360403A JP3136443A JP13644391A JPH04360403A JP H04360403 A JPH04360403 A JP H04360403A JP 3136443 A JP3136443 A JP 3136443A JP 13644391 A JP13644391 A JP 13644391A JP H04360403 A JPH04360403 A JP H04360403A
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- Japan
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- wiring
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- center conductor
- line
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- Pending
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- 230000005540 biological transmission Effects 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 4
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- 238000010586 diagram Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 8
- 239000010410 layer Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
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Landscapes
- Waveguides (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、コプレーナ線路を回路
構成要素として含むマイクロ波回路に関する。
構成要素として含むマイクロ波回路に関する。
【0002】
【従来の技術】衛星放送、通信システム及び、移動体通
信システムの拡大に伴い、該通信システムで使用するマ
イクロ波帯の信号を処理する小型で高性能な回路の開発
が盛んに行われている。このようなマイクロ波帯では、
キャパシタやインダクタといった集中定数素子は設計通
りの特性を示さない場合が多いので、マイクロストリッ
プ線路、あるいはコプレーナ線路等の分布定数回路を用
いて回路が構成される場合が多い。そしてこれら分布定
数回路では、集中定数回路素子で同様の回路を構成した
場合に比べて大面積を必要とし、小型化が難しい為、多
層配線構造として回路を小型化することが提案され、多
層配線構造形成のための多くの研究がなされている。
信システムの拡大に伴い、該通信システムで使用するマ
イクロ波帯の信号を処理する小型で高性能な回路の開発
が盛んに行われている。このようなマイクロ波帯では、
キャパシタやインダクタといった集中定数素子は設計通
りの特性を示さない場合が多いので、マイクロストリッ
プ線路、あるいはコプレーナ線路等の分布定数回路を用
いて回路が構成される場合が多い。そしてこれら分布定
数回路では、集中定数回路素子で同様の回路を構成した
場合に比べて大面積を必要とし、小型化が難しい為、多
層配線構造として回路を小型化することが提案され、多
層配線構造形成のための多くの研究がなされている。
【0003】
【発明が解決しようとする課題】多層配線構造にした場
合、例えば図5に示すように、上下の配線間に立体交差
が生じる。図5は、コプレーナ線路と他の配線との交差
領域の構造を説明する図であり、同図(a)は平面図、
(b)はA−B断面図である。1はコプレーナ線路の接
地電極 、2はコプレーナ線路の中心導体、3は該コプ
レーナ線路の上部に層間絶縁層4を介して形成された他
の配線、5は回路が形成される基板である。配線3は、
例えば、信号伝達ライン、バイアス供給ライン、コプレ
ーナ線路の接地導体間を接続する配線である。
合、例えば図5に示すように、上下の配線間に立体交差
が生じる。図5は、コプレーナ線路と他の配線との交差
領域の構造を説明する図であり、同図(a)は平面図、
(b)はA−B断面図である。1はコプレーナ線路の接
地電極 、2はコプレーナ線路の中心導体、3は該コプ
レーナ線路の上部に層間絶縁層4を介して形成された他
の配線、5は回路が形成される基板である。配線3は、
例えば、信号伝達ライン、バイアス供給ライン、コプレ
ーナ線路の接地導体間を接続する配線である。
【0004】ところが、このような立体交差が生じると
、中心導体2と配線3との間に容量が生じ、これら2つ
の線路が電気的に結合してしまい、コプレーナ線路の伝
送モード(特性インピーダンス、実効誘電率等)の乱れ
、配線3とコプレーナ線路との間のクロストークを生じ
、回路特性を劣化させる。そして、この容量が大きくな
ればなるほど、このような回路特性の劣化が増大する。 従って、交差領域での配線間容量は極力低減する必要が
ある。
、中心導体2と配線3との間に容量が生じ、これら2つ
の線路が電気的に結合してしまい、コプレーナ線路の伝
送モード(特性インピーダンス、実効誘電率等)の乱れ
、配線3とコプレーナ線路との間のクロストークを生じ
、回路特性を劣化させる。そして、この容量が大きくな
ればなるほど、このような回路特性の劣化が増大する。 従って、交差領域での配線間容量は極力低減する必要が
ある。
【0005】本発明は、上記の点に鑑みてなされたもの
であり、交差領域での配線間容量の小さいマイクロ波回
路を提供することを目的とする。
であり、交差領域での配線間容量の小さいマイクロ波回
路を提供することを目的とする。
【0006】
【課題を解決するための手段】本発明のマイクロ波回路
は、中心導体と該中心導体の両側に配置された接地導体
とにより構成されるコプレーナ線路を用いたマイクロ波
回路であって、コプレーナ線路の中心導体と他の導体と
が立体的に交差する領域にある該中心導体央部に、導電
体を削除して形成されたスリットが設けられていること
を特徴とする。
は、中心導体と該中心導体の両側に配置された接地導体
とにより構成されるコプレーナ線路を用いたマイクロ波
回路であって、コプレーナ線路の中心導体と他の導体と
が立体的に交差する領域にある該中心導体央部に、導電
体を削除して形成されたスリットが設けられていること
を特徴とする。
【0007】
【作用】交差領域での配線間容量は、例えば図5に示す
場合には、層間絶縁層4と中心導体2と配線3で実効的
に形成される平行平板コンデンサによって生じる。すな
わち、交差領域での配線間容量は交差領域の電極面積に
ほぼ比例する。
場合には、層間絶縁層4と中心導体2と配線3で実効的
に形成される平行平板コンデンサによって生じる。すな
わち、交差領域での配線間容量は交差領域の電極面積に
ほぼ比例する。
【0008】そこで、本発明のように交差領域にあるコ
プレーナ線路の中心導体央部にスリットが設けられてい
ると、交差領域での電極面積が従来のスリットのない場
合に比べて小さくなり、配線間容量が低減される。
プレーナ線路の中心導体央部にスリットが設けられてい
ると、交差領域での電極面積が従来のスリットのない場
合に比べて小さくなり、配線間容量が低減される。
【0009】また、コプレーナ線路の場合、コプレーナ
線路上を伝搬する電磁波の電界が該コプレーナ線路の接
地導体及び中心導体のエッジ付近に集中しているため、
該エッジ部から離れた央部を削除してスリットを設ける
ことで、コプレーナ線路の伝送モード(特性インピーダ
ンス、実効誘電率等)にほとんど影響を与える事なく電
極面積を小さくできる。
線路上を伝搬する電磁波の電界が該コプレーナ線路の接
地導体及び中心導体のエッジ付近に集中しているため、
該エッジ部から離れた央部を削除してスリットを設ける
ことで、コプレーナ線路の伝送モード(特性インピーダ
ンス、実効誘電率等)にほとんど影響を与える事なく電
極面積を小さくできる。
【0010】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。
て説明する。
【0011】図1は、本発明の第1の実施例を説明する
図であり、(a)は平面図、(b)はA−B断面図であ
る。図1において、1はコプレーナ線路の接地導体、2
はコプレーナ線路の中心導体、3は層間絶縁層4を介し
てコプレーナ線路と直流的に分離して形成された立体的
に交差する他の配線、5は回路が形成される基板、7は
スリットである。尚、配線3は信号伝達ラインの場合も
あれば、バイアス供給ラインの場合もある。
図であり、(a)は平面図、(b)はA−B断面図であ
る。図1において、1はコプレーナ線路の接地導体、2
はコプレーナ線路の中心導体、3は層間絶縁層4を介し
てコプレーナ線路と直流的に分離して形成された立体的
に交差する他の配線、5は回路が形成される基板、7は
スリットである。尚、配線3は信号伝達ラインの場合も
あれば、バイアス供給ラインの場合もある。
【0012】図1において、コプレーナ線路の中心導体
2と配線3が交差する領域において、中心導体2の中央
部の導体を削除したスリット7が形成されている点が本
発明の特徴とするところである。このスリット7を設け
たことによって、交差部の電極面積が減少し、配線間容
量が低減される。
2と配線3が交差する領域において、中心導体2の中央
部の導体を削除したスリット7が形成されている点が本
発明の特徴とするところである。このスリット7を設け
たことによって、交差部の電極面積が減少し、配線間容
量が低減される。
【0013】尚、スリット7の位置は、本実施例のよう
に左右対称の中心となるのが良いが、要求される特性に
応じて少しぐらいズレても良い。また、本実施例のスリ
ットは配線3の幅よりも長くなっているが、これは配線
3端部との容量発生を低減してなるべく容量を小さくす
るためである。
に左右対称の中心となるのが良いが、要求される特性に
応じて少しぐらいズレても良い。また、本実施例のスリ
ットは配線3の幅よりも長くなっているが、これは配線
3端部との容量発生を低減してなるべく容量を小さくす
るためである。
【0014】図2は、スリットを設けることによって、
コプレーナ線路の特性がどの程度変化するかを検証する
ために作製したパターン構造図である。該パターンはガ
リウムひ素半導体基板上に作製され、コプレーナ線路部
は、中心導体幅30μm,中心導体−接地導体間隔20
μm,スリット幅10μm、スリット長1mmであり、
中心導体の中央部にスリットが設けられている。
コプレーナ線路の特性がどの程度変化するかを検証する
ために作製したパターン構造図である。該パターンはガ
リウムひ素半導体基板上に作製され、コプレーナ線路部
は、中心導体幅30μm,中心導体−接地導体間隔20
μm,スリット幅10μm、スリット長1mmであり、
中心導体の中央部にスリットが設けられている。
【0015】下記表1に、該パターンのS−パラメータ
(実測値)から抽出された、スリット部のコプレーナ線
路の特性インピーダンス、実効比誘電率、10GHzに
おける1mm当たりの伝送ロスを示す。比較のため、ス
リットのないパターンの値も併記してある。特性インピ
ーダンス、及び実効比誘電率は、スリットの有無で殆ど
差がなく、スリットを設けても伝送モードの乱れは殆ど
ないことがわかる。また、伝送ロスについては、スリッ
トを設けたことにより、10GHzにおいて1mm当た
り0.04dB増加するが、極低雑音性が要求される場
合以外は実用上問題ない値である。
(実測値)から抽出された、スリット部のコプレーナ線
路の特性インピーダンス、実効比誘電率、10GHzに
おける1mm当たりの伝送ロスを示す。比較のため、ス
リットのないパターンの値も併記してある。特性インピ
ーダンス、及び実効比誘電率は、スリットの有無で殆ど
差がなく、スリットを設けても伝送モードの乱れは殆ど
ないことがわかる。また、伝送ロスについては、スリッ
トを設けたことにより、10GHzにおいて1mm当た
り0.04dB増加するが、極低雑音性が要求される場
合以外は実用上問題ない値である。
【0016】
【表1】
【0017】図3は、本発明の第2の実施例を説明する
図であり、(a)は平面図、(b)はA−B断面図であ
る。図3において、1はコプレーナ線路の接地導体、2
はコプレーナ線路の中心導体、3は層間絶縁層4を介し
てコプレーナ線路と直流的に分離して形成された立体的
に交差する他の配線、5は回路が形成される基板、7は
スリットである。配線3は信号伝達ラインの場合もあれ
ば、バイアス供給ラインの場合もある。本実施例はコプ
レーナ線路と配線3の上下関係が逆になっている点が第
1の実施例と異なる。また、本実施例では、配線3が基
板5上に形成されているが、基板5が半導体の場合には
、配線3が例えばイオン注入によって基板内に形成され
た抵抗層であることもある。
図であり、(a)は平面図、(b)はA−B断面図であ
る。図3において、1はコプレーナ線路の接地導体、2
はコプレーナ線路の中心導体、3は層間絶縁層4を介し
てコプレーナ線路と直流的に分離して形成された立体的
に交差する他の配線、5は回路が形成される基板、7は
スリットである。配線3は信号伝達ラインの場合もあれ
ば、バイアス供給ラインの場合もある。本実施例はコプ
レーナ線路と配線3の上下関係が逆になっている点が第
1の実施例と異なる。また、本実施例では、配線3が基
板5上に形成されているが、基板5が半導体の場合には
、配線3が例えばイオン注入によって基板内に形成され
た抵抗層であることもある。
【0018】交差領域での配線間容量低減効果について
は第1の実施例と同じである。
は第1の実施例と同じである。
【0019】図4は、本発明の第3の実施例を説明する
図であり、(a)は平面図、(b)はA−B断面図であ
る。図3において、1はコプレーナ線路の接地導体、2
はコプレーナ線路の中心導体であり、6は、線路の分岐
部で接地導体が3つに分断されることによる伝送モード
の乱れ発生を避けるための、各接地導体1、1間を電気
的に接続する導体である。
図であり、(a)は平面図、(b)はA−B断面図であ
る。図3において、1はコプレーナ線路の接地導体、2
はコプレーナ線路の中心導体であり、6は、線路の分岐
部で接地導体が3つに分断されることによる伝送モード
の乱れ発生を避けるための、各接地導体1、1間を電気
的に接続する導体である。
【0020】この場合もコプレーナ線路の中心導体2と
導体6との交差領域で容量をもつが、該容量は信号ライ
ンと接地面間の容量となり、回路のインピーダンスに影
響を与えるためやはり極力低減する必要がある。そこで
、図3に示すように、導体6と中心導体2が交差する領
域で、中心導体2にスリット7を設ければ、伝送モード
にほとんど影響を与えることなく交差領域の容量を低減
できる。
導体6との交差領域で容量をもつが、該容量は信号ライ
ンと接地面間の容量となり、回路のインピーダンスに影
響を与えるためやはり極力低減する必要がある。そこで
、図3に示すように、導体6と中心導体2が交差する領
域で、中心導体2にスリット7を設ければ、伝送モード
にほとんど影響を与えることなく交差領域の容量を低減
できる。
【0021】
【発明の効果】本発明によれば、他の特性に影響を与え
る事なく配線交差領域の配線間容量を小さくできるので
、例えば特性の優れた多層化MMICを構成できる等、
特性の優れたマイクロ波回路を提供できる。
る事なく配線交差領域の配線間容量を小さくできるので
、例えば特性の優れた多層化MMICを構成できる等、
特性の優れたマイクロ波回路を提供できる。
【図1】 本発明の第1の実施例を説明する図である
。
。
【図2】 スリットを設けたコプレーナ線路の特性を
評価する為のパターンの構造図である。
評価する為のパターンの構造図である。
【図3】 本発明の第2の実施例を説明する図である
。
。
【図4】 本発明の第3の実施例を説明する図である
。
。
【図5】 従来例を説明する図である。
1:接地導体
2:中心導体
3:配線
4:層間絶縁層
5:基板
6:導体
7:スリット
Claims (1)
- 【請求項1】 中心導体と該中心導体の両側に配置さ
れた接地導体とにより構成されるコプレーナ線路を用い
たマイクロ波回路であって、コプレーナ線路の中心導体
と他の導体とが立体的に交差する領域にある該中心導体
央部に、導電体を削除して形成されたスリットが設けら
れていることを特徴とするマイクロ波回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3136443A JPH04360403A (ja) | 1991-06-07 | 1991-06-07 | マイクロ波回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3136443A JPH04360403A (ja) | 1991-06-07 | 1991-06-07 | マイクロ波回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04360403A true JPH04360403A (ja) | 1992-12-14 |
Family
ID=15175238
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3136443A Pending JPH04360403A (ja) | 1991-06-07 | 1991-06-07 | マイクロ波回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04360403A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09223906A (ja) * | 1996-02-16 | 1997-08-26 | Nec Corp | マイクロ波ミリ波集積回路基板間接続方法 |
US6515555B2 (en) * | 2000-12-22 | 2003-02-04 | Intel Corporation | Memory module with parallel stub traces |
JP5542231B1 (ja) * | 2013-04-09 | 2014-07-09 | 太陽誘電株式会社 | 多層回路基板 |
-
1991
- 1991-06-07 JP JP3136443A patent/JPH04360403A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09223906A (ja) * | 1996-02-16 | 1997-08-26 | Nec Corp | マイクロ波ミリ波集積回路基板間接続方法 |
US6515555B2 (en) * | 2000-12-22 | 2003-02-04 | Intel Corporation | Memory module with parallel stub traces |
JP5542231B1 (ja) * | 2013-04-09 | 2014-07-09 | 太陽誘電株式会社 | 多層回路基板 |
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