JPH0410624A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の多層配線構造、さらには電源
配線や信号配線相互間におけるクロストーク対策、そし
て電源配線を介して伝達されるノイズ対策などに関し、
例えばアナログ信号処理部を有する半導体集積回路に適
用して有効な技術に関するものである。

〔従来の技術〕

半導体集積回路の高集積化若しくは高密度化の手段の一
つとして多層配線構造が採用されている。

この多層配線構造は基本的に下層の配線パターンの上に
絶縁膜を被覆し、そこにコンタクトホールを設けた後、
次層の配線を載せていくという構造であるが、システム
オンチップ化の要請が進む中でその多相配線構造に対し
ては、配線面積の減少だけでなく、処理すべき信号や回
路の特性に応じてクロストークなども考慮していかなけ
ればならないという必要性を本発明者は見出した。

例えばビデオテープレコーダ用のアナログ信号処理は、
従来、Ｃ信号（カラー信号）処理用ＬＳＩとＹ信号（輝
度信号）処理用ＬＳＩの２チツプ構成で行うのが主流で
あった。このＣ信号処理系とＹ信号処理系を１チツプ化
した例は日経マグロウヒル社発行の［日経エレクトロニ
クス第４５５号（１９８８年９月５日発行）」の第１７
９頁から第１８３頁に掲げられているが、本発明者はこ
れとは独自にＣ信号処理系とＹ信号処理系を１チツプ化
する場合における多層配線構造について検討した。

〔発明が解決しようとする課題〕

これによれば、Ｃ信号処理系とＹ信号処理系を１チツプ
化するとなると、内部で取り扱う信号数や配線が増し、
２層配線構造では同一配線層における異なる配線の交差
を回避するために比較的大きな配線領域を機能ブロック
間に確保しておかなければならず、これによってチップ
面積が増大してしまう。そこで、３層配線構造を採用し
てそのチップサイズを小型化することを決定したが、配
線層数が増えれば上下の配線に寄生する不所望な容量成
分が多くなり、配線相互間でのクロストーク増大につな
がる。ここで検討するビデオテープレコーダ用のアナロ
グ処理ＬＳＩは周波数が重複し、若しくは信号周波数の
高いＹ信号系とＣ信号系に対して同一チップ上でアナロ
グ処理を行う性質上、多層の配線間でのクロストークの
影響は大きく、斯るクロストークが生ずると、Ｃ信号に
Ｙ信号が混入するクロスカラーやＹ信号にＣ信号が混入
するドツト妨害などを生じ、画質の著しい劣化を引き起
こす。このとき、解像度を上げるために信号周波数を高
くすると、上下の配線とその間に位置する絶縁膜によっ
て等価的に形成される不所望な容量成分のインピーダン
スが小さくなって、クロストークが一層増し、期待に反
して高品位の画質が得られなくなる。特にＣ信号とＹ信
号の周波数成分は重複しているため、両信号相互間でク
ロストークの影響が大きくなると予想される。

さらに、相互に隣接する配線層の配線がＸ方向とＹ方向
というような交差的な関係を持った単なる３層配線構造
を採用する場合には、配線の交差的部分の殆どは１層分
の層間絶縁膜の厚さによって規定される比較的大きな寄
生容量を構成し、この点においても上記同様その容量成
分のインピーダンスが小さくなってクロストークを増大
させる傾向を持つ。

ここで問題とするクロストークは信号配線相互間でのク
ロストークに限らず、電源配線との間で生ずるクロスト
ークも考慮される。即ち、クロストークによって発生し
た電源ノイズが電源配線を共有する他の回路部分に伝達
されると、その回路のバイアス状態などが変動したりし
てＣ信号系やＹ信号系の信号に不所望な変動を引き起こ
す原因になる。

本発明の一般的な目的は、動作の信頼性向上やチップの
小型化などの点において有用な多層配線構造を持った半
導体集積回路を提供することにある。

本発明の別の目的は、配線相互間でのクロストークを小
さくすることができる半導体集積回路を提供することに
ある。

本発明のさらに別の目的は、多層配線構造という観点か
らアナログ信号処理動作の精度を高めることができる半
導体集積回路を提供することにある。

本発明のその他の目的は、チップの小型化を犠牲にする
ことなく、若しくはチップ面積の小型化を図りつつ、ク
ロストーク低減に寄与する多層配線構造を持つ半導体集
積回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、各配線層毎に配線の主たる延在方向が規定さ
れた３層以上の配線構造を有する半導体集積回路におい
て、上下に隣接する所定２層における夫々の配線の主た
る延在方向をＸ方向又はＹ方向の何れか一方に共通化す
るものである。斯る多層配線構造において、主たる配線
方向が共通化された２層の配線層とこれに隣接するもう
一層の配線層とにおいて相互に別層の配線が交差的配置
を採るとき、当該交差的部分では２層分の層間絶縁膜が
介在されることになって、その交差的配線間の寄生容量
は小さくなる。

さらに詳しくは、３層以上の配線構造を持つ半導体集積
回路を複数個の機能ブロックの集合として階層的に把握
するとき、各機能ブロックは、配線の主たる延在方向が
Ｘ方向に規定された第１配線層と、配線の主たる延在方
向がＹ方向に規定されていて前記第１配線層の上に形成
された第２配線層とによって最適配線され、このとき、
主たる配線方向が前記第２配線層の配線と同一であって
該第２配線層の上に形成された第３配線層を、前記第１
及び第２配線層と共に機能ブロック間の信号配線として
利用する。第２及び第３配線層の主たる配線方向は同一
であるから、機能ブロック間の配線チャネルにおいて交
差的配置関係を採る配線は第１及び第３配線層の配線と
され、当該配線の交差的部分では２層分の層間絶縁膜が
介在されることになって、その交差的配線間の寄生容量
は小さくなる。この交差的部位における第２配線層には
、電源に接続されるシールド配線を容易に設けることが
できるようになる。また、配線チャル並びに機能ブロッ
ク上においてその第２配線層の配線との重なりを回避す
る位置に第３配線層の配線を通すことによっても配線相
互の寄生容量が小さくなる。

機能ブロックの上に第３配線層の配線を通すとき、機能
ブロック内の第２配線層の配線と当該機能ブロックの上
を通過する第３配線層の配線との間に形成される寄生容
量をさらに小さくするには、夫々の機能ブロックを画定
する矩形領域のＹ力向長さを相互に等しく定義して、機
能ブロック内の第２配線層の配線と当該機能ブロックの
上を通過する第３配線層の配線とが近接して並列すると
きにもその並列長さが短くなるようにするとよい。

信号配線と電源配線相互に寄生する容量成分の低減とい
う観点においても、前記第２配線層及び第３配線層の配
線の主たる向きを同一にするというような構成を適用す
ることができ、その場合に電源配線として第３配線層を
利用する。

電源配線に生じたクロストーク若しくは電源ノイズの影
響を特定の機能ブロックに与えないようにするには、個
々の機能ブロックの回路特性や処理内容に応じて、機能
ブロックへの電源供給経路を、電源パッドのような電源
供給電極を起点に複数の電源配線を分岐させて終端させ
るようにするとよい。

このようにして第３配線層を電源配線にも利用するとき
、１層の第３配線層に高電位側の電源配線と低電位側の
電源配線が形成され、また、信号配線も混在するとき、
各配線の自由度を高め且つ配線設計を容易化すると共に
電源配線の無用な引き回しを少なくするには、高電位側
の電源供給電極と低電位側の電源供給電極とを半導体基
板の対向縁辺部に別々に配置し、目的機能ブロックまで
の電源配線を、半導体基板の縁辺分近傍で屈曲させて目
的位置まで直線的に配線するパターンにするとよい。

多層配線構造の半導体集積回路において、回路の特性解
析や故障解析をエレクトロンビームテスタなどで行う場
合を考慮すると、最上層の配線層には、その下方に位置
する目的配線に電気的に接続されていて最上層のその他
の配線とは電気的に独立した導電導出部を形成し、比較
的下層の配線や下に重なった部分の配線を容易に観測可
能にしておくことが望ましい。

また、多層配線構造を持つ半導体集積回路において、プ
ログラムリンクの導通非導通状態に応じて異なる回路状
態が設定されるプログラム回路のプログラム状態決定を
、配線工程を−通り終えて半導体集積回路を動作させな
がら同集積回路の全体的な動作特性を考慮して実施可能
にするには、そのプログラムリンクを最上配線層の配線
で形成するとよい。

〔作　用〕

上記した手段によれば、上下に隣接する所定２層の配線
の主たる延在方向を同一にすること、この隣接２層の配
線の内その上層配線を機能ブロックの上を通過し得る機
能ブロック間配線とする場合にその機能ブロック間配線
の主たる延在方向に平行な矩形機能ブロックの一辺の長
さを比較的短い値に統一しておくことなどは、別層の配
線相互に寄生する容量成分を小さくするように作用し、
配線相互間でのクロストーク低減を達成する。

このような多層配線構造がアナログ信号処理部を含む半
導体集積回路に適用される場合、配線相互間での寄生容
量それ自体が小さくされていることは、その分だけ信号
周波数を上げても斯る寄生容量のインピーダンスが小さ
くなることを抑制し、期待通りの信号処理精度向上を達
成する。

また、機能ブロックへの電源配線を供給元から分岐させ
て終端させることは、電源系統における各機能ブロック
間の共通インピーダンスによる電源ノイズの影響が不所
望に特定の機能ブロックに伝達される悪影響を阻止する
ように作用する。

さらに、目的機能ブロックまでの電源配線として、半導
体基板の縁辺部近傍で屈曲させて目的位置まで直線的に
配線するパターンを採用することは、電源配線だけでな
く、それと同一の配線層に含ま九る信号配線の自由度を
高め、且つ配線設計を容易化すると共に電源配線の無用
な引き回しを少なくするように作用する。これと共に、
前記隣接２層の配線の内その上層配線を機能ブロック上
を通過し得る機能ブロック間配線とすることは、チップ
面積を減少させるように作用する。

そして、上記夫々の手段並びに、相対的に下層の目的配
線に接続されて最上層に導電導出する部分を形成したり
、プログラム回路のプログラムリンクを最上層の配線層
で構成するという手段は、夫々個々に半導体集積回路に
おける有用な多層配線構造を提供することになる。

〔実　施　例〕

第１図には本発明の一実施例に係る半導体集積回路のブ
ロック間の信号配線構造例が示される。

第１図に示される半導体集積回路は、ＭＯＳ（メタル・
オキサイド・セミコンダクタ）型或いはバイポーラ型な
どの公知の半導体集積回路製造技術によって単結晶シリ
コンなどの１個の半導体基板１に形成されているが、そ
の具体的な回路構成やデバイス構造は特に制限されるも
のではない。

この半導体集積回路は階層的な手法で設計され、ＬＳＩ
全体として必要な機能を複数個の機能ブロックの集合に
よって達成するものであり、第１図には一部の機能ブロ
ック３〜９が代表的に示されている。個々の機能ブロッ
クの機能をどの機能レベルで分けるかは特に制限されず
、その分割数や予め用意されているセルブロックライブ
ラリなどとの関係に応じて適宜決定することができる。

第１図に示される半導体集積回路は３層のアルミニウム
配線構造を有し、ＡＬＬは配線の主たる延在方向がＸ方
向に規定された第１層目アルミニラム配線、ＡＬ２は配
線の主たる延在方向がＹ方向に規定されていて前記第１
目アルミニウム配線ＡＬＬの上に図示しない眉間絶縁膜
を介して形成された第２層目アルミニウム配線、ＡＬ３
は主たる配線方向が前記第２層目アルミニウム配線ＡＬ
２と同じＹ方向に規定されていて該第２層目アルミニウ
ム配線ＡＬ２の上に図示しない層間絶縁膜を介して形成
された第３層目アルミニウム配線である。ここで、各ア
ルミニウム配線の主たる延在方向はＸ方向又はＹ方向で
あるが、ある一定の配線格子数の範囲であれば図にも示
されるように僅かな直角方向への屈曲が許容されている
。

各機能ブロック３〜９内部のアルミニウム配線は前記第
１層目アルミニウム配線ＡＬＬと第゛２層目アルミニウ
ム配線ＡＬ２とによって行われている。

Ｘ方向に隣接する機能ブロック間の配線は第１層目アル
ミニウム配線ＡＬＬで行われ、Ｙ方向に隣接する機能ブ
ロック間の配線は第２層目アルミニウム配線ＡＬ２で行
われる。Ｘ方向に非隣接する機能ブロック間の配線は、
第１層目アルミニウム配線ＡＬＬ及び第２層目アルミニ
ウム配線ＡＬ２で行われる。したがって、各機能ブロッ
クの間には、第１層目アルミニウム配線ＡＬＬ及び第２
層目アルミニウム配線ＡＬ２によるブロック間配線のた
めの配線チャネル１５が確保されている。

Ｙ方向に非隣接する機能ブロック間の配線は第３層目ア
ルミニウム配線ＡＬ３を介して行われる。

したがって、機能ブロック接続のために第３層目アルミ
ニウム配線ＡＬ３専用の配線チャネルを特に確保する必
要はなく、同配線ＡＬ３は機能ブロックの上層をも通過
し得る。

このような３層アルミニウム配線構造において、アルミ
ニウム配線が別層で交差的配置を採る部分例えばＡ部分
では、第２層目アルミニウム配線ＡＬ１と第３層目アル
ミニウム配線ＡＬ３とが交差的配置を採り、その間には
、第１層目並びに第２層目の合計２層分の層間絶縁膜が
介在されることになり、当該交差的部位の配線相互に寄
生する容量成分は、上下に隣接するアルミニウム配線の
交蓋部位における寄生容量の約半分の値に減少される。

また、Ａ部分の交差的部位においては、第２層目のアル
ミニウム配線ＡＬ２を利用してその間にシールド配線を
容易に挿入することができる。このシールド配線には高
レベル側又は低レベル側の電源が与えられ、その上下の
配線相互間でのクロストークを低減する。

また、第３層目アルミニウム配線ＡＬ３に寄生する容量
成分は隣接する第２層目アルミニウム配線ＡＬ２との間
にも存在するが、双方の配線の主たる延在方向は同一方
向とされるため、−切交差的配置を採らず、また、さら
に双方の配線が近接して重なった状態を採らないように
一方を側方にずらしてレイアウトすることも容易で、仮
にＢ部分に示されるように双方のアルミニウム配線ＡＬ
２、ＡＬ３の一部が上下に重なり得るような場合にも例
えば第３アルミニウム配線ＡＬ３を僅かに屈曲すればそ
の重なり状態は容易に回避され、これらにより、第３ア
ルミニウム配線ＡＬ３と第２アルミニウム配線ＡＬ２相
互に寄生する容量成分も容易に減少可能である。

第１図に示される機能ブロックの領域を画定する矩形の
Ｙ方向長さＨは全ての機能ブロックで統一化され、その
長さＨは半導体基板の辺の長さに比べて比較的小さな値
に設定されている。Ｘ方向の長さＷは機能ブロックの回
路規模に応じて任意に決定される。これにより、Ｂ部分
のように第３アルミニウム配線ＡＬ３と第２アルミニウ
ム配線ＡＬ２が比較的近い距離をもって並列せざるを得
ない場合にも、双方の配線ＡＬ２．ＡＬ３の最大並列長
さは比較的短くなり、この点においても第２アルミニウ
ム配線２と第３アルミニウム配線ＡＬ３相互に寄生する
容量値は小さくされる。

以上のように第１図に示されるアルミニウム３層配線構
造においては、配線相互間に寄生する不所望な容量成分
が小さくされる結果、信号配線のクロストークが抑えら
れ、各機能ブロック内部での誤動作防止並びに処理精度
低下の抑制が図られる。例えば信号配線にディジタル信
号が伝達される場合には、入力側回路において入力バッ
ファのような回路で波形成型若しくはレベル整形される
が、クロストークによる変動が極端な場合には当該バッ
ファの出力が反転して誤動作を生ずるような虞があるが
、この実施例の３層配線構造によればそのようなレベル
反転に至るような大きなりロストークの発生を予防する
ことができる。また、信号配線にアナログ信号が伝達さ
れる場合、クロストークによる信号変動分がそのままア
ナログ処理に反映されても、クロストークそれ自体が小
さく抑えられる結果、信号処理精度の低下を抑えること
ができる。さらに、アナログ信号処理精度を高めるため
に信号周波数を高くすると、信号配線相互間の寄生容量
のインピーダンスが小さくなる傾向を採るが、その寄生
容量の容量値それ自体が小さくされているので、その分
だけ信号周波数を上げても斯る寄生容量のインピーダン
スが小さくなることを抑制し、アナログ信号処理精度を
期待通りに向上させることができる。

第２図には機能ブロック内部の電源配線構造例が示され
る。

この半導体集積回路１の各機能ブロック内部における電
源配線は第１層目アルミニウム配線ＡＬ１及び第２層目
アルミニウム配線ＡＬ２で形成され、特にブロック外部
からの電源供給を受けるため、機能ブロックの上縁には
Ｖｃｃのような高電位側電源の配線２０が第１層目アル
ミニウム配線ＡＬＬで形成され、機能ブロックの下縁に
はＧＮＤのような低電位側電源の配線２１が第１層目ア
ルミニウム配線ＡＬＬで形成されている。

第３図には本発明の一実施例に係る半導体集積回路にお
ける機能ブロックへの電源配線構造例が示される。

各機能ブロック３〜１１への電源供給は、ＶｃＣのよう
な高電位側並びにＧＮＤのような低電位側の双方共に第
３層目アルミニウム配線ＡＬ３で行われるようになって
いて、半導体基板１の上辺側中央部に高電位側電源パッ
ド２４が配置され、下辺側中央部に低電位側電源パッド
２５が配置されている。この第３層目アルミニウム配線
ＡＬ３で構成された電源配線にも下層の信号配線との間
でクロストークを生じたり、内部回路特に出力回路の電
流消費状態に応じて電源ノイズが発生したりする。本実
施例ではそれらの影響が広範囲に及ばないようにするた
め、個々の機能ブロック３〜１１の回路特性や処理内容
に応じて、高電位側電源パッド２４を起点に複数の高電
位側電源配線３０〜３６を分岐させて終端させ、同様に
低電位側も電源パッド２５を起点に複数の低電位側電源
配線４０〜４６を分岐させて終端させている。各電源配
線３０〜３６．４０〜４６は、目的位置で所要の機能ブ
ロック３〜１１に含まれる電源配線２０．２１に結合さ
れる。第１層目アルミニウム配線ＡＬＬで形成された電
源配線２０．２１と第３層目アルミニウム配線ＡＬ３で
形成された電源配線との結合は、所定の第１層目アルミ
ニウム配線ＡＬＬと所定の第２層目アルミニウム配線Ａ
Ｌ２を図示しないコンタクトホールで接続すると共に、
その第２層目アルミニウム配線ＡＬ２と所定の第８層目
アルミニウム配線ＡＬ３を図示しないコンド２４．２５
からの電源供給系を共通化することができる機能ブロッ
ク、例えば機能ブロック４と５や、機能ブロック６と７
に対しては機能ブロック内部の電源配線２０．２１を延
長して相互接続することができる。

信号配線も混在する第３層目アルミニウム配線ＡＬ３に
よって構成される各種電源配線の配線パターンは、第３
図からも明らかなように、電源パッド２４．２５からの
分岐方向は半導体基板１の上辺又は下辺に平行とされ、
途中で直角に屈曲されて目的機能ブロックまで直線的に
延在するパターンを有している。尚、これら電源配線３
０〜３６．４０〜４６の空き領域には第１図に示される
ような第３層目アルミニウム配線ＡＬ３で形成された信
号配線が設けられている。

このような電源配線構造によれば、半導体基板１の中央
部分において各種電源配線３０〜３６゜４０〜４６は屈
曲しないため、配線設計が容易になると共に電源配線の
無用な引き回しが減り、更に、信号配線も混在する第３
層目アルミニウム配線ＡＬ３のレイアウトの自由度を増
す。更に、機能ブロック３〜１１の上層を通過し得る第
３層目アルミニウム配線ＡＬ３によって信号配線と共に
高部双方の電源配線も形成することができるので、チッ
プの小型化を一層促進することができる。

第４図には前記多層配線構造の半導体集積回路をＶＴＲ
（ビデオテープレコーダ）用信号処理ＬＳＩに適用した
場合の機能ブロック図、特に、書込み系の機能ブロック
図が示される。

このＶＴＲ用信号処理ＬＳＩはＣ信号処理系とＹ信号処
理系を１チツプ化したものであり、さらにＹ信号処理系
はＶＨ８処理系と５ＶＨ８処理系を含んでいる。このＶ
ＴＲ用信号処理ＬＳＩのビデオ入力には輝度信号として
のＹ信号とカラー信号としてのＣ信号が混在されていて
、分離回路５０でＹ信号とＣ信号に分離される。特に制
限されないが、Ｙ信号の周波数は０〜５ＭＨｚ、Ｃ信号
の周波数は３．５８±０．５ＭＨｚとされる。

Ｙ信号は入力セレクタ５１を介して５ＶＨ８用輝度信号
処理系５２又はＶＨ８用輝度信号処理系５３に選択的に
与えられる。５ＶＨ５用輝度信号処理系５２では、Ｙ信
号が５　Ｍ　Ｈｚのローパスフィルタ（ＬＰＦ）５４を
通してＡＧＣ（オート・ゲイン・コントロール）回路５
５に与えられてゲイン調整され、ここでゲイン調整され
た信号の高域成分がサブエンファシス回路５６及びメイ
ンエンファシス回路５７で強調され、その後ＦＭ変調回
路５８でＦＭ変調される。ここで、そのＦＭ変調信号の
周波数は例えばＯ〜１５ＭＨ２とされる。

一方、ＶＨ８用輝度信号処理系５３は３　Ｍ　Ｈｚのロ
ーパスフィルタ（ＬＰＦ）６０、ＡＧＣ回路６１、エン
ファシス回路６２、及びＦＭ変調回路６３を備え、例え
ばＯ〜８　Ｍ　ＨｚのＦＭ変調信号を得る。５ＶＨ８用
輝度信号処理系５２又はＶＨ８用輝度信号処理系５３の
出力は出力セレクタ６５で選択されてバイパスフィルタ
（ＨＰＦ）６６に供給され、ここで例えば１．３ＭＨｚ
以下の周波数成分がカットされて後段に供給される。

前記Ｃ信号はＡＣＣ（オート・カラーレベル・コントロ
ール）回路７０でゲイン調整された後、周波数変換回路
７１で低域側に周波数変換されてローパスフィルタ（Ｌ
ＰＦ）７２に供給される。

このローパスフィルタ（ＬＰＦ）７２では１．３Ｍ　Ｈ
ｚ以上の周波数成分がカットされる。

ビデオ入力に対するこのような輝度信号処理とカラー信
号処理によって双方の出力信号周波数が分離されて出力
された後、面出力信号がミキサ７４で合成され、その合
成信号によって記録アンプ７５を駆動して図示しない記
録ヘッドで画像の記録が行われる。

尚、５ＶＨ８用輝度信号処理系５２とＶＨ８用輝度信号
処理系５３は何れか一方が選択的に動作されるため、双
方の処理系に個別的に含まれるＡＧＣ回路やＦＭ変調回
路は双方の処理系で共通化することができる。

第４図に示されるように１チツプ上で輝度信号処理とカ
ラー信号処理を行うＶＴＲ用信号処理ＬＳＩに第１図乃
至第３図で説明した多層配線構造を採用すると、多層の
信号配線や電源配線相互間に寄生する容量成分の値が小
さくされているので、比較的高い周波数の信号を処理し
ても、クロストークによるクロスカラーやドツト妨害な
どが低減され、画質の劣化を防止することができる。さ
らに、アナログ信号処理の性質上、信号周波数が高くな
るに従って寄生容量のインピーダンスが小さくなる傾向
を採っても、寄生容量値それ自体が小さくされているた
め、クロストークを最小限に抑えることができ、これに
より信号周波数を上げれば期待通りに解像度を向上させ
ることができるようになる。

また、機能ブロックへの電源配線構造においても、処理
内容や処理対象信号周波数などが大きく相違する回路ブ
ロックに対しては第３図のように電源配線を個別化する
ことにより、例えば、５ＶＨ８用輝度信号処理系５２の
ためのＦＭ変調回路５８を第３図の機能ブロック３に割
当て、その入力側のＬＰＦ５４やＡＧＣ回路５５を機能
ブロック４，５に割当てて電源配線を個別化することに
より、電源系のクロストークや電源ノイズが共通インピ
ーダンスを介して双方の機能ブロックに作用し合う事態
を防止することができる。この点においても信号処理精
度を向上させることができる。

また、１チツプに輝度信号処理系とカラー信号処理系を
集積すればそれに応じて信号配線数が増えると共にチッ
プ面積も大きくなる傾向を採るが、第１図乃至第３図で
説明した多層配線構造の採用により、第３層目アルミニ
ウム配線ＡＬ３のための専用配線チャネルを機能ブロッ
ク間の領域に確保しておかなくても、クロストークを増
大させること無く高い自由度をもって配線を行うことが
できるため、チップ面積の増大を最小限に抑えることが
できる 第５Ａ図乃至第５Ｃ図には、３層配線構造を持つ半導体
集積回路に含まれるトリミング回路の一例が、等価回路
図、デバイス断面構造図、並びにデバイス平面図によっ
て示される。

各回に示されるトリミング回路８０は、プログラムリン
クの導通非導通状態に応じて異なる回路状態を採るプロ
グラム回路の一例であり、第５Ａ図の等価回路図に示さ
れるように抵抗Ｒに３個の抵抗ｒ１〜ｒ３が直列接続さ
れ、各抵抗ｒ１〜ｒ３にはプログラムリンクＰＬＩ〜Ｐ
Ｌ３が並列接続され、どのプログラムリンクをそのまま
にするか切断するかによって、合成抵抗値を７通りに調
整設定することができる。このトリミング回路８０にお
いて、前記抵抗ｒ１〜ｒ３は、特に制限されないが、ｎ
型の半導体基板１にｐ型不純物を注入して成る所謂拡散
抵抗によって構成され、夫々の抵抗Ｒ，ｒｌ〜ｒ３はシ
リコン酸化膜８１の上に第１層目アルミニウム配線ＡＬ
Ｌで形成された導電層８２並びにコンタクトホール８３
を介して順次直列接続される。各導電層８２は、夫々に
１対１対応する第２層目アルミニウム配線ＡＬ２で成る
導電層８４にスルーホール８５を介して接続され、さら
に夫々の導電層８４は第３層目アルミニウム配線ＡＬ３
で成るーっの導電層８６にスルーホール８７を介して接
続される。この導電層８６が第５Ａ図におけるプログラ
ムリンクＰＬＩ〜ＰＬ３に相当する。尚、第５Ｂ図にお
いて８８は層間絶縁膜、８９は表面保護膜である。

このようにトリミング回路８０のプログラムリンクＰＬ
Ｉ〜ＰＬ３を最上層の第３層目アルミニウム配線ＡＬ３
で構成することにより、配線工程を全て終えてから、半
導体集積回路を動作させながら全体的な動作特性との相
関を考慮してトリミング回路８０の調整設定を行うこと
ができる。本実施例のようなアナログ信号処理ＬＳＩに
おいては、アンプのゲイン調整、フィルタの周波数特性
の調整、積分回路の帰還容量や入力抵抗値の調整など、
調整設定部位が比較的多く、それらは一連の信号処理特
性に相関をもって影響するため、この実施例のように半
導体集積回路を動作させながら同集積回路の全体的な動
作特性との相関においてトリミング回路などの調整設定
を行うことができることは、動作特性の均−化並びに調
整作業の容易化をもたらす。

第６Ａ図及び第６Ｂ図には、多層配線構造の半導体集積
回路において回路の特性解析や故障解析をエレクトロン
ビームテスタなどで行う場合を考慮したときの配線構造
例が、デバイス断面構造図及び平面図にて示される。

例えば半導体集積回路のある部分に着目したとき、半導
体基板１の上に、順次シリコン酸化膜８１、第１層目ア
ルミニウム配線ＡＬＬ、層間絶縁［８８、第１層目アル
ミニウム配線Ａ２、層間絶縁膜８８、第１層目アルミニ
ウム配線Ａ２、表面保護膜８９が積層されているとする
と、第７Ａ図並びに第７Ｂ図に示されるようなそのまま
の状態で第１層目アルミニウム配線ＡＬＬの信号をエレ
クトロンビームテスタなどで観測しようとしてもその上
のアルミニウム配線ＡＬ３が邪魔になって観測すること
ができない。このような場所に対しては、第６Ａ図及び
第６Ｂ図に示されるように、目的とする第１層目アルミ
ニウム配線ＡＬＬにコンタクトホール９０を介して接続
する第１層目アルミニウム配線Ａ２で成る導電導出部９
１と、この導電導出部９１にコンタクトホール９２を介
して接続する第３層目アルミニウム配線ＡＬ３で成る導
電導出部９３とを設け、夫々の導電導山部９１，９３を
その他の配線とは電気的に独立させておく。これにより
、最上層の導電導出部９３に電子ビームを当てることに
より、比較的下層の配線や上層の配線に重なった下方の
配線を観測可能になり、多層配線構造の半導体集積回路
に対しても回路の特性解析や故障解析をエレクトロンビ
ームテスタなどで容易に行うことができるようになる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるものも
のはなく、その要旨を逸脱しない範囲において種々変更
可能であることは言うまでもない。

例えば第１図や第３図の多層配線構造において機能ブロ
ックの分割数は各回に示される状態に限定されず適宜変
更することができる。

また、−第３図の構造において、電極パッドの近傍に位
置する機能ブロックへの電源配線に対しては、他の第１
層目アルミニウム配線Ａ２Ｉと干渉しない限り、これを
第１層目アルミニウム配線ＡＬｌに代えることができる
。

また、第３図の構成においてＶｃｃ、ＧＮＤ側の夫々の
電源パッドの数は夫々１個に限定されず、複数個に増や
すこともできる。その場合に、電源配線を共通化したく
ない機能ブロックの集合毎に別々の電源パッドを利用す
るようにしてもよい。

また、電源パッドはワイヤボンディングされる形式のパ
ッドに限定されず、バンプ電極などワイヤレスボンディ
ング形式の電極であってもよい。

また、第５Ａ図乃至第５Ｃ図では抵抗トリミング回路を
一例に説明したが、プログラム回路はそれに限定されず
、容量選択或いは論理選択のためのプログラム回路にも
適用することができる。

また、導電導出部は第２層目アルミニウム配線を最上層
に導く場合にも適用することができる。

さらに、上記各実施例ではアルミニウム配線の３層構造
を一例に説明したが、暦数はそれ以外であってもよく、
また、配線はアルミニウムに限定されず、タングステン
やモリブデンなど低融点金属配線、さらには、多結晶シ
リコンやシリサイドなどであってもよい。尚、アルミニ
ウム配線というときは、通常アルミニウムに銅やシリコ
ンなどの不純物が添加されていて、ヒロック、コンタク
ト部でのシリコン基板との反応、エレクトロマイグレー
ションなどの信頼性上の問題点を改善することが行われ
ている。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣ信号処理系とＹ信
号処理系を１チツプに混在させたＶＴＲ用信号処理ＬＳ
Ｉに適用した場合について説明したが、本発明はそれに
限定されるものではなく、その他のアナログ処理ＬＳＩ
、ディジタル・アナログ混載型半導体集積回路、さらに
はマイクロコンピュータやメモリなどの一般的なディジ
タルＬＳＩなどの各種半導体集積回路にも広く適用する
ことができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、上下に隣接する所定２層の配線の主たる延在
方向を同一にすることにより、当該隣接配線層の配線相
互は並列化されて交差的配置から逃れ、また、相互に別
層で交差的配置を採る配線の間には２層分の層間絶縁膜
が介在される。これにより、配線相互に寄生する容量成
分を小さくすることができる。

特に、別層で交差的配置を採る配線の間にはもう一層の
配線層が介在されるので、これを利用することにより、
電源電位などが与えられるシールド配線を容易に介在さ
せることができるようになる。

さらに隣接２層の配線の内その上層配線を機能ブロック
の上を通過し得る機能ブロック間配線とする場合に、そ
の機能ブロック間配線の主たる延在方向に平行な矩形の
機能ブロックの辺の長さを比較的短い値に統一しておく
ことにより、所定隣接２層の配線相互の並列長さを短く
することができ、この部分での寄生容量を一層小さくす
ることができる。

上記夫々の効果は、配線間のクロストークを低減する効
果を持つ。

このような多層配線構造をアナログ信号処理部を含む半
導体集積回路に適用することにより、配線相互間での寄
生容量それ自体が小さくされているので、その分だけ信
号周波数を上げても斯る寄生容量のインピーダンスが小
さくなることを抑制し、期待通りの信号処理精度向上を
達成することができるという効果がある。

また、機能ブロックへの電源配線を供給元から分岐させ
て終端させることにより、電源系統における各機能ブロ
ック間の共通インピーダンスによって電源ノイズが特定
機能ブロックに不所望に伝達される事態を阻止すること
ができるという効果がある。

さらに、目的機能ブロックまでの電源配線として、半導
体基板の縁辺部近傍で屈曲させて目的位置まで直線的に
配線するパターンを採用することにより、半導体基板の
中央部分では各種電源配線は屈曲しないため、配線設計
が容易になると共に電源配線の無用な引き回しが減り、
更に、電源配線と共に信号配線も混在する配線層での配
線レイアウトの自由度を増すことができる。

そして、機能ブロックへの電源供給配線とこれに隣接す
る下層の配線とに対してもそれら配線の主たる延在方向
を同一にすることにより、信号配線と電源配線相互に寄
生する容量成分をも小さくすることができ、この点にお
いてもクロストーク低減に寄与する。

更に、それら電源配線構造の採用により、機能ブロック
の上層を通過し得る配線層に、信号配線と共に高低双方
の電源配線も形成することができるので、チップの小型
化を一層促進することができる。

信号配線や電源配線の夫々に対して上記多層配線構造を
採用することにより、チップの小型化を犠牲にすること
なく、さらにはチップ面積を小型化しながら、クロスト
ークを低減することができるという効果がある。

多層配線構造の半導体集積回路において最上層の配線層
には、その下方に位置する目的配線に電気的に接続され
ていて最上層のその他の配線とは電気的に独立した導電
導出部を形成しておくことにより、回路の特性解析や故
障解析をエレクトロンビームテスタなどで行う場合に、
比較的下層の配線や下に重なった部分の配線を容易に観
測することができるようになる。

そして、多層配線構造を持つ半導体集積回路において、
プログラムリンクの導通非導通状態に応じて異なる回路
状態が設定されるプログラム回路のプログラムリンクを
最上配線層の配線で形成することにより、−通りの配線
工程を終えてから半導体集積回路を動作させながら同集
積回路の全体的な動作特性を考慮してプログラム回路を
プログラムすることができ、これにより、半導体集積回
路の動作特性の均−化並びにプログラム回路による調整
作業の容易化に寄与する。

【図面の簡単な説明】

第１図は本発明の一実施例に係る半導体集積回路におけ
るブロック間の信号配線構造図、第２図は機能ブロック
内部の一例電源配線構造図、 第３図は本発明の一実施例に係る半導体集積回路におけ
る機能ブロックへの電源供給配線構造図、第４図は本発
明の一実施例に係る半導体集積回路に適用されるＶＴＲ
用信号処理ＬＳＩの書込み系機能ブロック図、 第５Ａ図、第５Ｂ図、第５Ｃ図は半導体集積回路に含ま
れる一例トリミング回路の等価回路図。 デバイス断面構造図、デバイス平面図、第６Ａ図、第６
Ｂ図は非破壊テストを考慮した多層配線構造のデバイス
断面図、平面図、第７Ａ図、第７Ｂ図は非破壊テストを
考慮しない場合の多層配線構造のデバイス断面図、平面
図である。 １・・・半導体基板、３〜１１・・・機能ブロック、Ａ
Ｌｌ・・・第１層目アルミニウム配線、ＡＬ２・・・第
２層目アルミニウム配線、ＡＬ３・・・第３層目アルミ
ニウム配線、１５・・・配線チャネル、２０．２１・・
電源配線、２４．２５・・・電源パッド、３０〜３６・
・・高電位側電源配線、４０〜４６・・・低電位側電源
配線、５２・・・５ＶＨ８用輝度信号処理系、５３・・
・ＶＨ８用輝度信号処理系、８０・・・トリミング回路
、ＰＬＩ〜ＰＬ３・・・プログラムリンク、９１．９３
・・・導電導出部。

Claims (1)

1. 【特許請求の範囲】 １、３層以上の配線構造を有し、各配線層毎に配線の主
   たる延在方向が規定されて成る半導体集積回路において
   、 配線の主たる延在方向が相互に同一に規定された、上下
   に隣接する２層の配線層を含む半導体集積回路。 ２、配線の主たる延在方向がＸ方向に規定された第１配
   線層と、 配線の主たる延在方向がＹ方向に規定されていて前記第
   １配線層の上に形成された第２配線層と、 前記第１配線層及び第２配線層の配線によって内部配線
   された複数個の機能ブロックと、主たる配線方向が前記
   第２配線層の配線と同一であって該第２配線層の上に形
   成された第３配線層と、 を含む半導体集積回路。 ３、前記第１及び第２配線層は、機能ブロック間の領域
   に、隣接機能ブロック間並びにＸ方向に非隣接する機能
   ブロック間の結合配線を含み、前記第３配線層は、機能
   ブロックの上層領域を通過して、Ｙ方向に非隣接する機
   能ブロックを結合する配線を含む、 請求項２記載の半導体集積回路。 ４、前記複数個の機能ブロックは夫々矩形領域に含まれ
   、 個々の矩形領域は、Ｙ方向の長さが相互に等しく定義さ
   れた、 請求項３記載の半導体集積回路。 ５、半導体基板に形成された複数個の機能ブロックと、 前記半導体基板の一縁辺部に配置された第１電源供給電
   極と、 前記一縁辺部に対向する他方の縁辺部に分離配置された
   第２電源供給電極と、 前記第１電源供給電極から分岐して、複数個の回路ブロ
   ックに第１電源を並列的に供給する複数の第１電源供給
   配線と、 前記第２電源供給電極から分岐して、複数個の機能ブロ
   ックに第２電源を並列的に供給する複数の第２電源供給
   配線とを含み、 前記第１電源供給配線は、第１電源供給電極寄りの一縁
   辺部近傍においてそれに平行な第１延在方向と、これに
   直角な向きをもって所定の機能ブロックに至る第２延在
   方向とを有し、前記第２電源供給配線は、第２電源供給
   電極寄りの前記他方の縁辺部近傍においてそれに平行な
   第１延在方向と、これに直角な向きをもって所定の機能
   ブロックに至る第２延在方向とを有する、 半導体集積回路。 ６、前記第１電源供給配線及び第２電源供給配線は同一
   配線層に含まれて成る請求項５記載の半導体集積回路。 ７、各配線層毎に配線の主たる延在方向が規定された第
   １乃至第３配線層を有し、 第１配線層及びその上に形成された第２配線層は前記機
   能ブロック内部の電源供給配線を含み、 第２配線層の上に形成された第３配線層は前記電源供給
   電極から機能ブロックに電源を供給する前記第１及び第
   ２電源供給配線を含む、請求項６記載の半導体集積回路
   。 ８、相互に隣接する前記第２及び第３配線層の配線は、
   その主たる延在方向が相互に同一に規定されて成る請求
   項７記載の半導体集積回路。 ９、所定の周波数成分をもった信号を処理するアナログ
   信号処理部を含む請求項１乃至８の何れか１項記載の半
   導体集積回路。 １０、３層以上の配線層を有し、最上層の配線層は、そ
   の下方に位置する単数又は複数の配線層の所定配線に接
   続されていて、その他の最上層の配線とは電気的に独立
   した導電導出部を含む半導体集積回路、 １１、３層以上の配線層を有する半導体集積回路におい
   て、 プログラムリンクの導通非導通状態に応じて異なる回路
   状態が設定されたプログラム回路を含み、 前記プログラム回路は、プログラムリンクとして機能す
   る最上配線層の配線を含む半導体集積回路。