JPS6267851A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置技術さらには多数のＩ
ＩＬ（インテグレーテッド・インジェクタ１ン・ロジッ
ク）が形成される半導体集積回路装置に適用して特に有
効な技術に関するもので、例えばアナログ／デジタル混
在型半導体集積回路装置に利用して有効な技術に関する
ものである。
ＩＬ（インテグレーテッド・インジェクタ１ン・ロジッ
ク）が形成される半導体集積回路装置に適用して特に有
効な技術に関するもので、例えばアナログ／デジタル混
在型半導体集積回路装置に利用して有効な技術に関する
ものである。
ＩＩＬは、例えば、株式会社サイエンス７オーラム発行
「超ＬＳＩデバイスハンドブック」昭和５８年１１月２
８日発行、１７２〜１７８頁（第２節 ＩＩＬ）に記載
されているように、集積密度が大きい、低消費電力性金
偏えている、アナログ回路とのデバイス上の互換性が良
いなどの利点があるため、民生や産業の用途に広く適用
されている。また、その高速性能も、近年のＶＬＳＩ（
超大規模半導体集積回路）プロセス・デバイス技術の進
歩によって、著しく改善されるようになってきた。この
ため、ＩＩＬは今後のＶＩ、ＳＩ用の基本回路としても
注目されている。
「超ＬＳＩデバイスハンドブック」昭和５８年１１月２
８日発行、１７２〜１７８頁（第２節 ＩＩＬ）に記載
されているように、集積密度が大きい、低消費電力性金
偏えている、アナログ回路とのデバイス上の互換性が良
いなどの利点があるため、民生や産業の用途に広く適用
されている。また、その高速性能も、近年のＶＬＳＩ（
超大規模半導体集積回路）プロセス・デバイス技術の進
歩によって、著しく改善されるようになってきた。この
ため、ＩＩＬは今後のＶＩ、ＳＩ用の基本回路としても
注目されている。
第６図体）（ｂ）（ｃ）は、そのＩＩＬの一般的な構成
を示す。
を示す。
同図に示すように、ＩＩＬは、ｎ″″′型エピタキシャ
ル層が形成された半導体基板ｌにｐ温イ／ジェクタ拡散
層２１と［１ベ一ス拡散層２２を形成するとともに、ｐ
温ペース拡散層２２内に１ないし複数のｎ” ｆＪｍコ
レクタ拡散層３全形成したものであって、等測的には、
ｐｎｐパイボー２・トランジスタＱｐとｎｐｎバイポー
ラ・トランジスタＱｎとが一部の電極領域を共有する形
で一体的に集積されている。なお、同図において、ＩＮ
Ｊは上記ｐ型インジェクタ拡散層２１によるインジェク
タ、Ｂは上記ｐ型ベース拡散層２２によるベースＢ、
Ｃは上記ｎ 製コレクタ拡散層３によるコレクタをそ
れぞれ示す。
ル層が形成された半導体基板ｌにｐ温イ／ジェクタ拡散
層２１と［１ベ一ス拡散層２２を形成するとともに、ｐ
温ペース拡散層２２内に１ないし複数のｎ” ｆＪｍコ
レクタ拡散層３全形成したものであって、等測的には、
ｐｎｐパイボー２・トランジスタＱｐとｎｐｎバイポー
ラ・トランジスタＱｎとが一部の電極領域を共有する形
で一体的に集積されている。なお、同図において、ＩＮ
Ｊは上記ｐ型インジェクタ拡散層２１によるインジェク
タ、Ｂは上記ｐ型ベース拡散層２２によるベースＢ、
Ｃは上記ｎ 製コレクタ拡散層３によるコレクタをそ
れぞれ示す。
上述し念ＩＩＬは、インジェクタＩＮＪの回シに規則的
に並べて整然と配設することができるので、素子の微細
化および高集積密度化への適性を十分恍備えている。
に並べて整然と配設することができるので、素子の微細
化および高集積密度化への適性を十分恍備えている。
しかしながら、上述したＩＩＬの間ｔ−接続する配線に
ついては、特別の規則性がなく、例えばアルミニウムの
２！＠配線を適当に用いてランダムに行りていた。この
ため、半導体集積回路装置の集積度が大規模になるにつ
れて、その配線が複雑になって、その最適化が困難にな
ってきた。そして、このことが上述したＩＩＬの長所を
相殺する大きな阻害要因になる、という問題点が本発明
者らによって明らかとされた。
ついては、特別の規則性がなく、例えばアルミニウムの
２！＠配線を適当に用いてランダムに行りていた。この
ため、半導体集積回路装置の集積度が大規模になるにつ
れて、その配線が複雑になって、その最適化が困難にな
ってきた。そして、このことが上述したＩＩＬの長所を
相殺する大きな阻害要因になる、という問題点が本発明
者らによって明らかとされた。
この発明の目的は、ＩＩＬＩｉＩＩｆｆを接続する配線
に、自動化に適した規則性をもたせることにより、配線
設計の自動化およびＩＩＬの長所を十分に活せられるよ
うな最適化を可能にする技術を提供することにある。
に、自動化に適した規則性をもたせることにより、配線
設計の自動化およびＩＩＬの長所を十分に活せられるよ
うな最適化を可能にする技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、同一方向だけに布線されるに１の層の配線と
、この第１の層の配線に対して直交方向だけに布線され
る第２の層の配線と、第１の層の配線と第２の層の配線
を接続するスルーホールとによって、ＩＩＬ間の接続を
行うことによシ、そのＩＩＬ間を接続する配線に、自動
化に適した規則性をもたせ、これによって配線設計の自
動化およびＩＩＬの長所を十分に活せられるような最適
化を可能にする、という目的全達成するものである。
、この第１の層の配線に対して直交方向だけに布線され
る第２の層の配線と、第１の層の配線と第２の層の配線
を接続するスルーホールとによって、ＩＩＬ間の接続を
行うことによシ、そのＩＩＬ間を接続する配線に、自動
化に適した規則性をもたせ、これによって配線設計の自
動化およびＩＩＬの長所を十分に活せられるような最適
化を可能にする、という目的全達成するものである。
以下、この発明の代表的な実施例を図面全参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分會
示す。
示す。
第１図はこの発明が適用された半導体集積回路装置の要
部における一実施例を示す。
部における一実施例を示す。
同図にその要部を示す半導体集積回路装置は、前述した
ＩＩＬが形成された半導体集積回路装置であって、同一
方向すなわちＹ方向に揃えて布線された第１の層の配線
Ｌｙと、このＭ２Ｃ層の配線Ｌ７に直交する方向すなわ
ちＸ方向に揃えて布線された第２の層の配線Ｌｘと、第
１の層の配線ＬＶと第２の層の配線Ｌｘと１！−接続す
るスルーホールＴＨとを有する。そして、その第１の層
の配ＭＬｙ、第２の層の配線Ｌｘ、およびスルーホール
ＴＨによって、多数のＩＩＬ間の配線が行われている。
ＩＩＬが形成された半導体集積回路装置であって、同一
方向すなわちＹ方向に揃えて布線された第１の層の配線
Ｌｙと、このＭ２Ｃ層の配線Ｌ７に直交する方向すなわ
ちＸ方向に揃えて布線された第２の層の配線Ｌｘと、第
１の層の配線ＬＶと第２の層の配線Ｌｘと１！−接続す
るスルーホールＴＨとを有する。そして、その第１の層
の配ＭＬｙ、第２の層の配線Ｌｘ、およびスルーホール
ＴＨによって、多数のＩＩＬ間の配線が行われている。
なお、それ以外の配線、例えばインジェクタ電源Ｉｊな
どの電源配線については、第３の層の配線Ｌｚが使用さ
れている。また、各層の配線Ｌｙ、Ｌｘ、Ｌｚにはそれ
ぞれ多層に形成されたアルミニウム配線が使用されてい
る。
どの電源配線については、第３の層の配線Ｌｚが使用さ
れている。また、各層の配線Ｌｙ、Ｌｘ、Ｌｚにはそれ
ぞれ多層に形成されたアルミニウム配線が使用されてい
る。
第２図（ａ）（ｂ）は、第１の層の配線Ｌｙと第２の層
の配線Ｌｘｋ部分的に取９出して示す。
の配線Ｌｘｋ部分的に取９出して示す。
同図に示すように、実施例では、第１の層の配線Ｌｙが
多層配線の１層目に形成されるとともに、第２の層の配
線Ｌｘがその２層目に形成されている。そして、第１の
層の配線Ｌｙと第２の層の配線ＬｘとがスルーホールＴ
Ｈによって適宜接続されることによシ、ＩＩＬ間を接続
する配線が規則的に行われるようになりている。
多層配線の１層目に形成されるとともに、第２の層の配
線Ｌｘがその２層目に形成されている。そして、第１の
層の配線Ｌｙと第２の層の配線ＬｘとがスルーホールＴ
Ｈによって適宜接続されることによシ、ＩＩＬ間を接続
する配線が規則的に行われるようになりている。
また、第１の層の配線Ｌｙは上記ＩＩＬのインジェクタ
ＩＮＪの走行方向（′Ｙ）と同方向に形成される一方、
第２の層の配線Ｌ ｘは上記インジェクタＩＮＪの走行
方向（′Ｙ）と直交する方向（Ｘ） Ｋ形成されている
。これにより、インジェクタＩＮＪの電極を、１層目の
配線Ｌｙによって、そのｐ世インジェクタ拡散層２１に
全面的に接触する状態でもって取り出すことができる一
方、２層目の配線Ｌｘによって、そのインジェクタＩＮ
Ｊの両側に配設されたＩＩＬｔ、そのインジェクタＩＮ
Ｊを跨いで互いに接続することができるようになってい
る。
ＩＮＪの走行方向（′Ｙ）と同方向に形成される一方、
第２の層の配線Ｌ ｘは上記インジェクタＩＮＪの走行
方向（′Ｙ）と直交する方向（Ｘ） Ｋ形成されている
。これにより、インジェクタＩＮＪの電極を、１層目の
配線Ｌｙによって、そのｐ世インジェクタ拡散層２１に
全面的に接触する状態でもって取り出すことができる一
方、２層目の配線Ｌｘによって、そのインジェクタＩＮ
Ｊの両側に配設されたＩＩＬｔ、そのインジェクタＩＮ
Ｊを跨いで互いに接続することができるようになってい
る。
第２図（ａ）はＩＩＬのゲート配列ピッチａが第２の層
の配ＩＩＩＬ ｘの最少配列ピッチｂより大きな場合を
示し、ゲート間で配線Ｌｙ、Ｌｘが電気的に接続され、
ゲート間の領域を有効に使用し配線密度の向上を行なう
。
の配ＩＩＩＬ ｘの最少配列ピッチｂより大きな場合を
示し、ゲート間で配線Ｌｙ、Ｌｘが電気的に接続され、
ゲート間の領域を有効に使用し配線密度の向上を行なう
。
第２図伽）はＩＩＬのゲート配列ピッチａが第２の層の
配列ピッチと一致し、かつ、ゲート電極としてのベース
Ｂ、コレクタＣのゲート内での配置が、他のゲート内と
は異なシ、さらに、配線Ｌ７とＬｘとの接続がゲート電
極上で行なわれているため、ゲート電極の配列ピッチｄ
と配線Ｌ７の配列ピッチが同一、さらにゲート配列ピッ
チａと配線Ｌｘの配列ピッチが同一となっている。以上
の様に構成されているため、機械による自動配線が容易
となる。
配列ピッチと一致し、かつ、ゲート電極としてのベース
Ｂ、コレクタＣのゲート内での配置が、他のゲート内と
は異なシ、さらに、配線Ｌ７とＬｘとの接続がゲート電
極上で行なわれているため、ゲート電極の配列ピッチｄ
と配線Ｌ７の配列ピッチが同一、さらにゲート配列ピッ
チａと配線Ｌｘの配列ピッチが同一となっている。以上
の様に構成されているため、機械による自動配線が容易
となる。
第３図（ＪＬ）（ｂ）は第２図（ｂ）の様な配線構造と
するための上記２種類の配線Ｌｙ、Ｌｘおよびスルーホ
ールＴＨの形成例を第３図ら）のＩ （ａ）、 Ｉ
’（ａ）断面図（＆）と平面斜視図伽）とによって示す
。
するための上記２種類の配線Ｌｙ、Ｌｘおよびスルーホ
ールＴＨの形成例を第３図ら）のＩ （ａ）、 Ｉ
’（ａ）断面図（＆）と平面斜視図伽）とによって示す
。
同図において、１層目の配＃Ｌｙの電極衣シ出し面積ｔ
ｗ １とし、また２層目の配線Ｌｘと１層目の配線Ｌ
７との接続部すなわちスルーホールＴＨの部分の面積ｗ
２とすると、ｗｌとｗ２の関係は、ｗｌがｗ２と略同じ
か、あるいはｗｌがｗ２よシも着干小さくなるように設
定されている。これとともに、ｗｌ、ｗ２ともに、その
最大辺の大きさが配線Ｌ７．ＬｘＯ幅を越−えないよう
に設定されている。つまシ、電極取り出し部およびスル
ーホールＴＨの部分にて、配線Ｌｙ、Ｌｘの幅に膨らみ
が生じない大きさに規定されている。この場合、ＩＩＬ
のペースやエミッタが２層目の配線Ｌｘに接続される箇
所では、そのベースやエミッタの真上に上記スルーホー
ルＴＨが形成されるようになっている。さらに、これと
ともに、配線Ｌｙの配列ピッチｄは、ＩＩＬの電極（Ｂ
、Ｃ。
ｗ １とし、また２層目の配線Ｌｘと１層目の配線Ｌ
７との接続部すなわちスルーホールＴＨの部分の面積ｗ
２とすると、ｗｌとｗ２の関係は、ｗｌがｗ２と略同じ
か、あるいはｗｌがｗ２よシも着干小さくなるように設
定されている。これとともに、ｗｌ、ｗ２ともに、その
最大辺の大きさが配線Ｌ７．ＬｘＯ幅を越−えないよう
に設定されている。つまシ、電極取り出し部およびスル
ーホールＴＨの部分にて、配線Ｌｙ、Ｌｘの幅に膨らみ
が生じない大きさに規定されている。この場合、ＩＩＬ
のペースやエミッタが２層目の配線Ｌｘに接続される箇
所では、そのベースやエミッタの真上に上記スルーホー
ルＴＨが形成されるようになっている。さらに、これと
ともに、配線Ｌｙの配列ピッチｄは、ＩＩＬの電極（Ｂ
、Ｃ。
Ｃ，Ｃ）と同じになるように、かつ、配＃ｌ Ｌ ｘの
配列ピッチａはＩＩＬのゲートピッチと同じになるよう
に、規定されている。この場合、ＩＩＬの電極の配列ピ
ッチ（ｄ）は、前記等価ｎｐｎバイポーラ・トランジス
タＱｎ （第６図（Ｃ））が最低必要な逆電流増幅率β
ｌｙｆ！：確保できるように設定される。
配列ピッチａはＩＩＬのゲートピッチと同じになるよう
に、規定されている。この場合、ＩＩＬの電極の配列ピ
ッチ（ｄ）は、前記等価ｎｐｎバイポーラ・トランジス
タＱｎ （第６図（Ｃ））が最低必要な逆電流増幅率β
ｌｙｆ！：確保できるように設定される。
この逆電流増幅率βｌは、ＩＩＬのベース拡散層の面積
ＳＢに対するコレクタ拡散層の面積ＳＣの比率（ＳＣ／
５Ｂ）Ｋ依存する。従って、上記配線Ｌｙの配列ピッチ
ｄは、ＩＩＬが最低必要とする逆電流増Ｓ率βｌすなわ
ちＳＣ／ＳＢが得られるような大きさに設定される。
ＳＢに対するコレクタ拡散層の面積ＳＣの比率（ＳＣ／
５Ｂ）Ｋ依存する。従って、上記配線Ｌｙの配列ピッチ
ｄは、ＩＩＬが最低必要とする逆電流増Ｓ率βｌすなわ
ちＳＣ／ＳＢが得られるような大きさに設定される。
以上によシ、各配線Ｌｙ、ＬｘはＩＩＬの電極配置と同
じ寸法規則によって、規則的かつ整然と布線されるよう
になる。そして、このような規則性をもつことによって
：そのＩＩＬ間を接続する配線が、例えばＣＡＤ（コン
ビエータ支援による設計システム）による自動化に適し
たものとなシ、これによって配線設計の自動化およびＩ
ＩＬの長所を十分に活せられるような最適化が可能にな
る。
じ寸法規則によって、規則的かつ整然と布線されるよう
になる。そして、このような規則性をもつことによって
：そのＩＩＬ間を接続する配線が、例えばＣＡＤ（コン
ビエータ支援による設計システム）による自動化に適し
たものとなシ、これによって配線設計の自動化およびＩ
ＩＬの長所を十分に活せられるような最適化が可能にな
る。
なお、第３図（ａ） において、４は表面絶縁酸化膜、
５は層間絶縁膜をそれぞれ示す。
５は層間絶縁膜をそれぞれ示す。
次に、第３図（ｃＸｄ）（ｅ）を用いて第３の層の配線
Ｌｚの布線方向について説明する。
Ｌｚの布線方向について説明する。
第３図（ｃ）は平面図であシ、第３図（ｄ）はその等測
的な回路図を示している。第３図（Ｃ）で注目すべきは
、配線ＬｚがインジェクタＩＮＪ上に形成された配線Ｌ
ｙに同一方向に布線され、かつ、配線Ｌｘを介して数個
所で電気的に接続されていることである。これにより第
３図（イ）の等細回路図で示すように配線Ｌｘの無視出
来ない寄生抵抗Ｒ，Ｒ，・・・によるインジェクタＩＮ
Ｊの電圧降下を軽減し、インジェクタＩＮＪの両端の電
圧を均一化しインジェクタ電流工１ｎｊ ｐ Ｉ’ｉｎ
ｊ ’ｉｔ同一にしてＩＩＬのスピードを均一化する。
的な回路図を示している。第３図（Ｃ）で注目すべきは
、配線ＬｚがインジェクタＩＮＪ上に形成された配線Ｌ
ｙに同一方向に布線され、かつ、配線Ｌｘを介して数個
所で電気的に接続されていることである。これにより第
３図（イ）の等細回路図で示すように配線Ｌｘの無視出
来ない寄生抵抗Ｒ，Ｒ，・・・によるインジェクタＩＮ
Ｊの電圧降下を軽減し、インジェクタＩＮＪの両端の電
圧を均一化しインジェクタ電流工１ｎｊ ｐ Ｉ’ｉｎ
ｊ ’ｉｔ同一にしてＩＩＬのスピードを均一化する。
第３図（ｅ）は微細化されたＩＩＬでの配線Ｌｚの布線
法管示し、微細化のためゲート配列ピッチａが第２の層
の配線Ｌｘの最少配列ピッチｂよシ小さくなった場合、
インジェクタＩＮＪｔ−またいで配線Ｌｘでゲート間の
配線ができないＩＩＬゲートが発生するが、上記ＩＩＬ
ゲート間は配線Ｌｚで配線する。上記とすることによシ
、ゲート配列ピッチａと配線Ｌｘ、Ｌｚ間の配列ピッチ
ｆｆ同一にでき、ＣＡＤ等での自動配線が容易となる。
法管示し、微細化のためゲート配列ピッチａが第２の層
の配線Ｌｘの最少配列ピッチｂよシ小さくなった場合、
インジェクタＩＮＪｔ−またいで配線Ｌｘでゲート間の
配線ができないＩＩＬゲートが発生するが、上記ＩＩＬ
ゲート間は配線Ｌｚで配線する。上記とすることによシ
、ゲート配列ピッチａと配線Ｌｘ、Ｌｚ間の配列ピッチ
ｆｆ同一にでき、ＣＡＤ等での自動配線が容易となる。
第４図はこの発明の別の実施例を示す。
同図に示す半導体集積回路装置では、各ＩＩＬの電極が
インジェクタＩＮＪと平行に配列されている。このよう
なＩＩＬが形成された半導体集積回路装置では、第１の
層の配線Ｌｙ′ｔ−１層目に、第２の層の配線Ｌｘ？２
層目にそれぞれ形成するとともに１第１の層の配線Ｌｙ
を上記ＩＩＬの電極配列方向Ｃ′Ｙ）と同方向に形成す
る一方、第２の層の配線Ｌｘ’に上記電極配列方向（Ｙ
）と直交する方向■）に形成するように規定する。
インジェクタＩＮＪと平行に配列されている。このよう
なＩＩＬが形成された半導体集積回路装置では、第１の
層の配線Ｌｙ′ｔ−１層目に、第２の層の配線Ｌｘ？２
層目にそれぞれ形成するとともに１第１の層の配線Ｌｙ
を上記ＩＩＬの電極配列方向Ｃ′Ｙ）と同方向に形成す
る一方、第２の層の配線Ｌｘ’に上記電極配列方向（Ｙ
）と直交する方向■）に形成するように規定する。
これによシ、上述した場合と同様の効果を得ることがで
きる。
きる。
第５図は上述してきた半導体集積回路装置の全体的な構
成を示す。
成を示す。
同図に示す半導体集積回路装ｅ１００では、１層目に形
成される第１の層の配線Ｌ７と２層目に形成される第２
の層の配線Ｌｘによって各ブロック１０２，１０３，１
０４，１０５内の配線を行うとともに、３層目に形成さ
れる第３の層の配線ＬｚＫよりてブロック間の配線が行
われている。
成される第１の層の配線Ｌ７と２層目に形成される第２
の層の配線Ｌｘによって各ブロック１０２，１０３，１
０４，１０５内の配線を行うとともに、３層目に形成さ
れる第３の層の配線ＬｚＫよりてブロック間の配線が行
われている。
これによシ、複数のＩＩＬあるいはリニア素子から一つ
の回路機能ブロックを構成し、この回路機能ブロックを
複数個接続することＫよシ任意の機能をもつ半導体集積
回路装置１００を構成する、といったことができる、さ
らに、この場合、ブロック内の配線およびブロック間の
配線が互いに異なる配線層に形成されることによシ、そ
れぞれの配線を、互いに干渉することなく、独立して設
計することができるようＫなる。これによシ、例えばブ
ロック内の機能をそのままにして、ブロック間の配線だ
けを変えるだけでもりて、高機能かつ多種多様なの半導
体集積回路装置を自在に構成することができるようＫな
る。
の回路機能ブロックを構成し、この回路機能ブロックを
複数個接続することＫよシ任意の機能をもつ半導体集積
回路装置１００を構成する、といったことができる、さ
らに、この場合、ブロック内の配線およびブロック間の
配線が互いに異なる配線層に形成されることによシ、そ
れぞれの配線を、互いに干渉することなく、独立して設
計することができるようＫなる。これによシ、例えばブ
ロック内の機能をそのままにして、ブロック間の配線だ
けを変えるだけでもりて、高機能かつ多種多様なの半導
体集積回路装置を自在に構成することができるようＫな
る。
（１）同一方向だけに布線される第１の層の配線と、こ
の第１の層の配線に対して直交方向だけに布線される第
２の層の配線と、第１の層の配線と第２の層の配ａを接
続するスルーホールとによって、ＩＩＬ間の接続を行う
ことによシ、そのＩＩＬ間を接続する配線に、自動化に
適した規則性をもたせることができ、これによりて配線
設計の自動化およびＩＩＬの長所を十分く活せられるよ
うな最適化が可能になる、という効果が得られる。
の第１の層の配線に対して直交方向だけに布線される第
２の層の配線と、第１の層の配線と第２の層の配ａを接
続するスルーホールとによって、ＩＩＬ間の接続を行う
ことによシ、そのＩＩＬ間を接続する配線に、自動化に
適した規則性をもたせることができ、これによりて配線
設計の自動化およびＩＩＬの長所を十分く活せられるよ
うな最適化が可能になる、という効果が得られる。
以上本発明者によりてなされた発明全実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記インジェ
クタＩＮＪの電極取シ出しは、全面的に行わずに、適宜
箇所にて部分的に行うようにしてもよい。また、互いに
走行方向の異なるインジェクタ金複数列並設する構成で
ありてもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記インジェ
クタＩＮＪの電極取シ出しは、全面的に行わずに、適宜
箇所にて部分的に行うようにしてもよい。また、互いに
走行方向の異なるインジェクタ金複数列並設する構成で
ありてもよい。
以上、本発明者によってなされた発明をその背景となっ
た利用分野であるアナログ／デジタル混在型半導体集積
回路装置に適用した場合について・説明したが、それに
限定されるものではなく、例えばデジタル専用の半導体
集積回路装置あるいはパイ−ポー２フＭＯ８混在壓の半
導体集積回路装置などにも適用できる。
た利用分野であるアナログ／デジタル混在型半導体集積
回路装置に適用した場合について・説明したが、それに
限定されるものではなく、例えばデジタル専用の半導体
集積回路装置あるいはパイ−ポー２フＭＯ８混在壓の半
導体集積回路装置などにも適用できる。
第１図はこの発明が適用された半導体集積回路装置の要
部における一実施例を示す平面略図、第２図（ａ）、（
ｂ）は配線部分ヲ堰り出して示す斜視図、第３図（ａ）
、（ｂ）、（ｃ）、（ｄ）、（ｅ）は第１図に示した半
導体集積回路装置において多層配線およびスルーホール
の形成状態を示す図、 第４図はこの発明の別の実施例を示す図、第５図はこの
発明が適用された半導体集積回路装置の全体的な構成を
示す図、 ８６図（ａ）浄）、（ｅ）はＩＩＬの一般的な構成を説
明するための図である。 ＩＩＬ・・・インテグレーテッド・インジェクシ冒ン・
ロジック、Ｂ、 Ｃ・・・ＩＩＬの電極（ベース。 コレクタ）、ＩＮＪ・・・インジェクタ、Ｌｙ・・・第
１の層の配線、第２の層の配線、Ｌｚ・・・第３の層の
配線、ＴＨ・・・スルーホール、ｄ・・・配線のピッチ
。 代理人 弁理士 小 川 勝 男−・−１、第 ｉ
′ｇＪ ＩＮＪ 第 ２ 図 第 ２ 図 （Ａ） 第 ３ 図 （？） ノＮ’ｆ 第 ４ 図 第 ５ 図
部における一実施例を示す平面略図、第２図（ａ）、（
ｂ）は配線部分ヲ堰り出して示す斜視図、第３図（ａ）
、（ｂ）、（ｃ）、（ｄ）、（ｅ）は第１図に示した半
導体集積回路装置において多層配線およびスルーホール
の形成状態を示す図、 第４図はこの発明の別の実施例を示す図、第５図はこの
発明が適用された半導体集積回路装置の全体的な構成を
示す図、 ８６図（ａ）浄）、（ｅ）はＩＩＬの一般的な構成を説
明するための図である。 ＩＩＬ・・・インテグレーテッド・インジェクシ冒ン・
ロジック、Ｂ、 Ｃ・・・ＩＩＬの電極（ベース。 コレクタ）、ＩＮＪ・・・インジェクタ、Ｌｙ・・・第
１の層の配線、第２の層の配線、Ｌｚ・・・第３の層の
配線、ＴＨ・・・スルーホール、ｄ・・・配線のピッチ
。 代理人 弁理士 小 川 勝 男−・−１、第 ｉ
′ｇＪ ＩＮＪ 第 ２ 図 第 ２ 図 （Ａ） 第 ３ 図 （？） ノＮ’ｆ 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、ＩＩＬ（インテグレーテッド・インジェクション・
ロジック）が形成された半導体集積回路装置にあって、
同一方向に揃えて布線された第１の層の配線と、この第
１の層の配線に直交する方向に揃えて布線された第２の
層の配線とを有し、第１の層の配線、第２の層の配線、
および第１、第２の両層の配線を接続するスルーホール
によって、上記ＩＩＬ間の配線が行われていることを特
徴とする半導体集積回路装置。 ２、第１の層の配線が１層目に形成されるとともに、第
２の層の配線が２層目に形成されたことを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。 ３、第１の層の配線が１層目に、第２の層の配線が２層
目にそれぞれ形成されるとともに、第１の層の配線が上
記ＩＩＬのインジェクタの走行方向と同方向に形成され
る一方、第２の層の配線が上記インジェクタの走行方向
と直交する方向に形成されていることを特徴とする特許
請求の範囲第１項または第２項記載の半導体集積回路装
置。 ４、第１の層の配線が１層目に、第２の層の配線が２層
目にそれぞれ形成されるとともに、第２の層の配線が上
記ＩＩＬの電極配列方向と同方向に形成される一方、第
２の層の配線が上記電極配列方向と直交する方向に形成
されていることを特徴とする特許請求の範囲第１項また
は第２項記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206490A JPS6267851A (ja) | 1985-09-20 | 1985-09-20 | 半導体集積回路装置 |
| KR1019860007345A KR870003576A (ko) | 1985-09-20 | 1986-09-03 | 반도체장치 |
| US07/246,924 US4857987A (en) | 1985-09-20 | 1988-09-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206490A JPS6267851A (ja) | 1985-09-20 | 1985-09-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6267851A true JPS6267851A (ja) | 1987-03-27 |
Family
ID=16524234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60206490A Pending JPS6267851A (ja) | 1985-09-20 | 1985-09-20 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4857987A (ja) |
| JP (1) | JPS6267851A (ja) |
| KR (1) | KR870003576A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223733A (en) * | 1988-10-31 | 1993-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit apparatus and method for designing the same |
| JPH0410624A (ja) * | 1990-04-27 | 1992-01-14 | Hitachi Ltd | 半導体集積回路 |
| JP2788783B2 (ja) * | 1990-08-29 | 1998-08-20 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| FR2702595B1 (fr) * | 1993-03-11 | 1996-05-24 | Toshiba Kk | Structure de câblage multicouche. |
| US8779592B2 (en) * | 2012-05-01 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via-free interconnect structure with self-aligned metal line interconnections |
| CN104517963B (zh) * | 2013-09-27 | 2018-09-18 | 恩智浦美国有限公司 | 状态保持电源选通单元 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2073951B (en) * | 1980-04-11 | 1984-10-03 | Hitachi Ltd | Multilayer interconnections for an integrated circuit |
| JPS5852870A (ja) * | 1981-09-25 | 1983-03-29 | Hitachi Ltd | 半導体集積回路装置 |
-
1985
- 1985-09-20 JP JP60206490A patent/JPS6267851A/ja active Pending
-
1986
- 1986-09-03 KR KR1019860007345A patent/KR870003576A/ko not_active Application Discontinuation
-
1988
- 1988-09-19 US US07/246,924 patent/US4857987A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR870003576A (ko) | 1987-04-18 |
| US4857987A (en) | 1989-08-15 |
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