JPS648468B2

JPS648468B2 -

Info

Publication number: JPS648468B2
Application number: JP49104241A
Authority: JP
Inventors: Masaichi Shinoda
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1974-09-09
Filing date: 1974-09-09
Publication date: 1989-02-14
Also published as: JPS5130485A

Description

【発明の詳細な説明】本発明は多層エピタキシヤルの各層に能動素
子、受動素子や回路等が形成され、これらの層の
分離が間に入れた絶縁性エピタキシアル層によつ
てなされ、しかも１つの層の素子又は回路は他の
層のそれらと少くとも１ケ所以上で相互に接続さ
れていることを特徴とした３次元の半導体集積回
路に関する。

半導体技術が生まれて以来、その方向は高性能
化、高信頼化とともに小形化へと急進してきた。
この小型化とは形そのものを小さくすることもさ
ることながら、これによつて高性能化の重点の１
つである高速化や製造歩留りを上げる方向や、高
信頼化達成の方向でもあるのである。この重要な
一つの方向がIC、LSI等のいわゆる集積回路技術
である。

この中心となつているものはシリコンを用いた
ICであり、すでにデイジタル型のLSIでは１チツ
プで1000ゲート以上のものまで製作されるに至つ
ている。然し、これらは全てIC内の全素子が実
質的にほぼ同一平面である一つのエピタキシアル
層表面付近に配置され、相互接続された２次元的
配置のものである。この回路を構成するトランジ
スタ、ダイオード、抵抗等の素子は、有限な面積
を持つているので、素子数が多くなる程広い面積
に分布する。しかも、熱放散や素子同志の接続、
又、素子間の分離等に素子の動作上必要な面積の
外に大きな面積が必要であり、素子自体の必要面
積に対し、実際の集積回路を構成するのに要する
面積はかなり大きくなる。従つて回路によつて
は、この中の素子の相互接続等で極めて長経路の
配線を必要とする場合もある。又、配線はほとん
ど同一平面内で行なわれるので、交叉を生じない
様な苦心が払われ、極めて複雑な配線となり、素
子間距離よりもかなり長い接続配線となる。これ
は、信号の遅延時間を大きくするため動作速度を
下げ、外来雑音等の影響もうけやすい。

更に多くの素子を配置する場合には、もはや同
一平面内のみの配線では難しくなり、配線は交叉
点を持たざるを得ない。この場合、埋込み層等、
同一層内での配線は不可となり、一層の金属配線
上に絶縁物膜をつけ、更にこの上に金属膜をつけ
ることにより配線を行う。しかし、このような多
層配線においては、絶縁層と金属膜の間の相互反
応、半導体と絶縁層の間の電荷蓄積、イオン化等
複雑な不安定現象を生じ易く、種々の問題を生じ
る。即ち、絶縁物膜のピンホール、熱歪、金属の
マイグレーシヨン、膜間で生ずる界面拡散等がよ
く知られた問題点である。更に、交叉点での配線
間容量を通じての信号の漏洩、電流のリーク等が
あり、リニアICと呼ばれるもので高周波では特
に重大である。

又、基板との間際は一般に小さいので、インピ
ーダンスは低く、大電流駆動の傾向があり、消費
電力は大きくなりがちであるため、熱放散、効
率、信頼性等の点で大きな問題となる。

更に、大規模化が進み多くの素子を組込もうと
すると、必然的に広い面積を必要とし、これはよ
り広い面積にわたつて欠陥のない均一度を要求す
ることになるので、収率の確保も急激に難しくな
る。第１図は1972年のInternational Solid State
Circuit Corferenceに報告されている例で
（1972ISSCC Digest of Teehnical papers pp90
〜91）通称MTL又はIILと呼ばれる集積化論理回
路の一部断面を示す。第２図はこの集積化論理回
路の平面的配置を示す図で第１図と同部分を同番
号にて示す。又、第３図にはこの集積化論理回路
の等価回路を示すもので、第１図及び第２図にお
ける端子１，２，３及び５は第３図における端子
１０１，１０２，１０３及び１０５に対応する。
この回路は入力端１０１，１０５にそれぞれＡ，
Ｂの信号を入れると、出力端１０３には＋の
信号を得るNOR又はNAND回路である。第１図
中Ｎとあるのはｎ型伝導形の部分、Ｐとあるのは
ｐ型伝導形の部分を示すもので、ｎ型半導体基板
１１の表面付近に上記の回路が構成されている。
第１図と第３図の比較より明らかな如く、この
ICは、基板の主面に対し垂直方向に流れる電流
に対応する素子と、表面に沿う方向に流れる電流
に対応する素子とが、構造上一部の領域を共有す
ることにより、幾つかの素子として動作せしめて
いる。即ち、PNPトランジスタ１２２は１２及
び１４領域をエミツタ、コレクタのＰ型層とし、
ｎ型ベース層としてはこの間にはさまれたｎ型層
を使用しており、ここをキヤリアが表面に沿う方
向に流れる。又、npnトランジスタ１２１はＰ型
層１２をベースとし、ｎ型層１１，１５をエミツ
タ、コレクタとする表面に対し垂直方向にキヤリ
アの流れる構造をとつたトランジスタである。

このように、このICは表面にそつて平面的に
各部分が配置されていながら電流の流れる方向を
有効に使つて、面積効率をあげようと工夫したも
のである。しかし、素子数を多くしようとする
と、使用面積が広がつてゆくのは同様であり、面
内均一性から来る歩留り低下、素子間配線が長く
なることをおさえることはできない。更に第３図
に示す回路が他の回路に接続している場合は、こ
の回路間は電気的に分離する必要を生ずることが
ある。これにはpn接合の逆方向バイアス状態を
使つて絶縁するpn接合分離、又は電解エツチン
グ等により空隙を作る空気絶縁、その部分のみ酸
化を行い、酸化物を絶縁物として電気的分離に用
いる、絶縁物分離などが使われている、しかし、
これらは第３図の実動領域で使用している面積以
外にかなり広い面積を使用し、面積効率を更に低
下させる。

モノリシツクICで重要な他の形式はMOS型素
子を用いたMOS ICと呼ばれるものであり、
MOS型電界効果トランジスタが構成要素の中心
となるものである。これは当然ながら、表面に沿
つて出来る電流路を制御するものであるから、バ
イポーラー型より各素子はより表面近傍に配置さ
れることになる。表面より垂直方向にはソースや
ドレイン等の電流路を形成するため低接触、抵抗
接続を行うための高濃度層が形成されているのみ
である。しかし、この断面構造は第１図に示すも
ので、１２，１３のP₂層を取除いたものとほと
んど変りない。要するに現在の集積回路は形の如
何を問わず、表面しか使用されていないのであ
る。本発明は、これに対して素子を結晶内部に配
置して、３次元的構造をとり、従来のもので生じ
た限界や不都合を打解し、新しい発展を期待しよ
うとするものである。

即ち、本発明は１つの薄層内又は表面に素子が
２次元的に配置された層を２層以上同一結晶系と
して積重ね、同一層内及び他の層内に配置された
素子間に相互接続を設け立体的に集積化を行うも
のである。

このためには、前記、従来の平面形の集積回路
で行つている素子間又は回路間の絶縁分離を３次
元集積回路では層と層の間についても行わねばな
らない。

従来、集積回路で使用して来た絶縁物質、絶縁
技術は、シリコン（Si）又は他金属の酸化物や窒
化物を用いたものである。特にSiO₂は、素材の
シリコンを酸素雰囲気中で加熱するだけで作りう
るので主力として使用されている。しかし、金属
酸化物のみならずSiO₂もその構造には不確定要
素が多く、しかもSi単結晶の構造とは全く異なる
構造を持つことは知られている。従つて、このよ
うなものの上に半導体の単結晶を成長させる事は
至難に近く、例えばSiO₂上にSiを気相エピタキ
シアル成長させようとしても多結晶しか成長させ
ることが出来ないのである。これに対し、結晶系
の異る単結晶、絶縁物基板上にシリコン単結晶を
成長せしめるSOS（Silicon on Saphia又は
Spinel）と呼ばれる技術がある。これは、サフア
イス又はスピネル等比較的格子常数が、シリコン
単結晶に近い単結晶をもとにシリコン単結晶を成
長させようとするもので、この成長層中に
MOS・FET等の素子が形成でき程度の高品質の
単結晶が成長できる。しかし、このような高品質
の単結晶層を得るためには数μｍ以上十分厚く成
長せしめねばならず、しかも界面付近の数μｍは
ほとんど多結晶である。作りつけられた素子が優
れた特性を持つためには単結晶でなければなら
ず、特に多結晶中ではバイポーラトランジスタ動
作をさせることはほとんど不可能である。又、電
子や正孔の移動度も小さく、余分の準位も多いの
でMOS型やFET等にするのも好ましくない。

本発明の中心的要素は以上のような難点を同種
半導体の絶縁性単結晶を用いることにより解決
し、厚さ方向に単結晶層を絶縁層をはさんで何層
も重ねることを可能とするところにある。

即ち本発明は、第１の半導体単結晶層１１と、
第２の半導体単結晶層３１との間に実質的に絶縁
性の半導体単結晶層２１を介在させて積層した半
導体多層エピタキシヤル層１１，２１，３１を含
み、該第１、第２の半導体単結晶層内にはそれぞ
れ複数の能動素子１２１，１２２，１２７，１２
８が形成されており、前記実質的に絶縁性の半導
体単結晶層２１内部には前記第１、第２の半導体
単結晶層内に形成された能動素子間を接続する導
電路２１９、及び前記実質的に絶縁性の半導体単
結晶層２１自体によつて形成された能動素子２
２，２４が作り付けられており、前記第１、第２
の半導体単結晶層、及び実質的に前縁性の半導体
単結晶層内の能動素子が三次元的に配置、接続さ
れて回路が形成されていることを特徴とする半導
体集積回路を要旨とするものである。

以下、本発明の詳細をGaAsを用いた場合の実
施例によつて説明する。

第４図は、前に説明例に使用したMTL集積回
路を更に集積化する場合の本発明実施例を示す。

MTLは前の説明の通り、エミツタは共通ゾー
ンとし、コレクタを分割する形式によつて、絶縁
分離の必要を減らそうとするものであり、バイポ
ーラーIC技術としては最も優れたものの１つと
考えられている。第４図は第３図の例で入力端の
１つ１０１にダイオードロジツクOR、又はAND
回路の出力が入る場合の例であり、多層に積重ね
たものの一部分を断面を示したものである。層１
１中の構成は第１図に示したものと全く同じであ
る。ｎ層、ｐ層は公知の拡散法等を用いて簡単に
製作しうる。２１は半導体絶縁層であり、公知の
気相エピタキシアル成長法等により単結晶として
成長させて成るものである。実質的に絶縁性の半
導体単結晶は結晶中において深い準位を形成する
不純物をドープすることによつて得られるもの
で、例えばGaAs単結晶では鉄（Fe）、酸素（Ｏ）
又はクロム（Cr）等をドープすることにより
10³Ω−cm以上の高い比抵抗を持つ単結晶を比較
的容易に得ることができる。このような絶縁性
GaAsの気相エピタキシアル成長法は、例えば昭
和45年３月第17回応用物理学会関係連合学術講演
会予稿集P279に示されている。

ここで、この半導体絶縁層２１の上部の層中の
所定箇所との接続を行うためには例えば第４図の
場合であれば１２の上部に層２１を突きぬける
P⁺型の拡散を行い、導電路２２を形成する。３
２がｎ型の場合は導電路２２の上部に更にn⁺型
の層２４を拡散等で作り、n⁺−p⁺接合としてお
く、この接合は逆方向バイアスされた時はトンネ
ル効果により抵抗導通状態を得ることができる。

更に、半絶縁性半導体層２１の上に所定伝導
形、濃度のGaAs単結晶層３１を公知の気相成長
等により成長せしめる。この場合、半導体絶縁層
２１は単結晶であるので、３１は完全な単結晶と
して成長する。この層に更に２１に達するｎ型層
を更にｐ型層３３，３４，３５を拡散等で作れば
良い。この第４図の半導体集積回路の等価回路を
第５図に示す。第４図の２２は第５図の１０１に
対応し、入力３３，３４，３５は両図に示す通り
対応する部分を同番号で示す。

ここで、層１１に作られた各部分はNAND、
NORを構成するためには、第１図の１５，１６
を接続し、出力３を得ているように内部接続を必
要とする。第４図（他の例でも同じ）では、説明
し易くするためにこれらを省いてあるが、第１図
及び第２図における出力３の接続部を示したのが
第６図である。これは絶縁層２１１を成長後、導
電路２１５，２１６を作り更に導電路２１２を
各々高濃度拡散によつて作ればよい。次に更に絶
縁層２４１を成長させる。又２１２等は細い金属
薄膜（例えばMo薄膜等）によつて作ることも可
能であり、この場合、この上の絶縁層２４１を充
分厚く積めば、表面近くは充分な単結晶となすこ
とができ、さらにこの上に所定伝導形濃度の単結
晶層３１を成長させることが出来る。

層１１及び層３１に作られた回路の相互配置
が、寸法等の関係で不適当な配置にならざるを得
ない場合があり、層３１内の回路を伝播する信号
と層１１内のそれが相互干渉を起し、誤動作や、
雑音の原因となる場合がある。この様な場合は、
絶縁層の内部に層間シールドのために低抵抗のｐ
型層又はｎ型層を第７図の２１３の様に作り、こ
れに固定電位（接地電位とするのが良い。）を与
える様にすれば良い。層間接続部は２１９の様に
低抵抗層２１３に穴を開けておけば良く、これは
公知の選択拡散で作ることができる。

以上で一つの層内に素子を作りつけ、この層に
対し絶縁層をはさんで素子配列をもした別の層を
重ね、しかもこれを２層以上について行ない、か
つ一つの層内の素子間及び層と層の間の結線を行
いかつ、層間シールド等立体的回路構成が全てで
きる事が判る。第８図はこれを総合してMTL構
成によるNOR／NANDを従続接続した、第９図
に示す回路を構成する本発明実施例の半導体集積
回路を示し、Ａで示されるNOR／NANDの出力
がＢで示されるNOR／NANDの入力端の１つ１
０３に入る場合である。第８図の半導体集積回路
において層１１，３１内に形成されたインバータ
ー用トランジスタ１２１，１２３，１２８，１２
６のエミツタは全て共通電位で接地されるので、
層１１，３１は導電路２３によつて接続されてい
る。Ａ側の入力１０１は第８図でも１０１で示さ
れ、NOR／NANDの演算は層１１に作られた回
路で行なわれ、その出力は２２を通つて第９図の
回路におけるＢ側に相当する層３１の入力端３８
に加えられる。この入力端３８は、第９図の１０
３に相当する。層３１の結線は全く同じであるの
で省略してある。

以上は１つの層内に１つの回路機能を持つ場合
について説明したが、１つの層内の幾つかの素子
と世の層内の幾つかの素子により立体的に基本回
路を構成しても良い。

これらの例から、信号の伝播が最も効率よく行
なわれる様な配置をとれば良く、これによつて規
模拡大に伴う伝播時間の遅れを生ずることもな
く、又、長い配線による損失等を防ぐことにより
消費電力の低減が可能となる。更に２層にすれば
単層の場合の1/2に、３層にすれば1/3にチツプサ
イズを小さくする事が出来る上に、従来の平面方
向による高密度集積化技術の進歩はそのまま本発
明の３次元集積化方式に取入れることが出来る。
又、以上GaAsの場合についての例を説明して来
たが、Siについても全く同様に考えて良い事は明
白である。

更に層間絶縁としてほぼ完全な絶縁層を考えた
が、十分比抵抗の高いものであれば、実用上問題
の生じない様にすることの可なる事も明白である
し、又、場合によつてはPN接合の逆バイアス状
態を絶縁体として用いることも可能である。後者
の場合は通常の平面形集積回路で常用されている
分離拡散で作られたポケツトの取扱いと全く同じ
であるので、説明は省略する。又、層間接続の際
に単に低抵抗導伝路の側のみ述べたが、構成によ
つては層間絶縁層内にpn接合を形成して、これ
により層間を接続し、レベルシフト、ダイオード
ロジツク等の機能を持たせることが可能であり、
又トランジスタの一部を構成せしめることも勿論
可能である。又、導電路部等について拡散等につ
いて使用する場合の例を述べたが、絶縁層が層間
絶縁に主として使用されている場合は、この層の
厚さに対する誤差は比較的ゆるくなる。従つて、
公知の選択エピタキシアル成長を用い、低比抵抗
の導電路を形成することも可能である。この場
合、絶縁層表面の配線パターン部が凹凸になる事
があるが、これは機械的ポリシング、機械化学的
ポリシング、化学的ポリシング等で平面、鏡面を
作れば良い。

【図面の簡単な説明】

第１図及び第２図は夫々従来の半導体集積回路
の一部断面図及び平面図、第３図は第１図及び第
２図に示す半導体集積回路の等価回路、第４図及
び第６図乃至第８図は本発明実施例の半導体集積
回路を示す断面図、第５図は第４図に示す半導体
集積回路の等価回路、第９図は第８図に示す半導
体集積回路の等価回路である。図面において１１及び３１は回路素子が作りつ
けられる半導体層、２１，２１１及び２４１は絶
縁性半導体単結晶層、２２，２３，２１２，２１
５，２１６，２１７，２１８及び２１９は導電路
である。

Claims

【特許請求の範囲】１第１の半導体単結晶層１１と、第２の半導体
単結晶層３１との間に実質的に絶縁性の半導体単
結晶層２１を介在させて積層した半導体多層エピ
タキシヤル層１１，２１，３１を含み、該第１、第２の半導体単結晶層内にはそれぞれ
複数の能動素子１２１，１２２，１２７，１２８
が形成されており、前記実質的に絶縁性の半導体単結晶層２１内部
には前記第１、第２の半導体単結晶層内に形成さ
れた能動素子間を接続する導電路２１９、及び前
記実質的に絶縁性の半導体単結晶層２１自体によ
つて形成された能動素子２２，２４が作り付けら
れており、前記第１、第２の半導体単結晶層、及び実質的
に絶縁性の半導体単結晶層内の能動素子が三次元
的に配置、接続されて回路が形成されていること
を特徴とする半導体集積回路。