JPH07130759A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07130759A JPH07130759A JP29274593A JP29274593A JPH07130759A JP H07130759 A JPH07130759 A JP H07130759A JP 29274593 A JP29274593 A JP 29274593A JP 29274593 A JP29274593 A JP 29274593A JP H07130759 A JPH07130759 A JP H07130759A
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- emitter
- metal wiring
- wiring
- integrated circuit
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Abstract
(57)【要約】
【目的】本発明は、従来に比して一段と高速に動作する
半導体集積回路装置を実現する。 【構成】エミツタ電流を流す配線層を２層とし、膜厚を
厚く形成することができる上層の金属配線へ多くのエミ
ツタ電流を流す。これにより第１層目の金属配線の許容
電流密度を低くすることができ、線幅を従来に比して狭
くすることができる。この結果、バイポーラトランジス
タの平面的なレイアウトを最小にしつつエミツタ電流を
大きく設定することができる。これにより高速動作する
半導体集積回路装置を実現することができる。
半導体集積回路装置を実現する。 【構成】エミツタ電流を流す配線層を２層とし、膜厚を
厚く形成することができる上層の金属配線へ多くのエミ
ツタ電流を流す。これにより第１層目の金属配線の許容
電流密度を低くすることができ、線幅を従来に比して狭
くすることができる。この結果、バイポーラトランジス
タの平面的なレイアウトを最小にしつつエミツタ電流を
大きく設定することができる。これにより高速動作する
半導体集積回路装置を実現することができる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図３及び図４） 発明が解決しようとする課題（図５及び図６） 課題を解決するための手段（図１及び図２） 作用 実施例（図１及び図２） 発明の効果
【０００２】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にバイポーラトランジスタの高集積化が要求され
る半導体集積回路装置に適用して好適なものである。
し、特にバイポーラトランジスタの高集積化が要求され
る半導体集積回路装置に適用して好適なものである。
【０００３】
【従来の技術】近年、大規模集積回路（ＬＳＩ）の高集
積化と共にデバイスの高速化が積極的に進められてい
る。特に、バイポーラ集積回路やバイポーラＣＭＯＳ集
積回路では一層の高速性を実現するためデバイスや回路
に様々な工夫がなされてきた。これら集積回路で重要な
基本素子となるのがｎｐｎトランジスタである。このｎ
ｐｎトランジスタの構造としてはポリシリコンエミツタ
を用いたプレーナ型のトランジスタが近年まで主流であ
つた。
積化と共にデバイスの高速化が積極的に進められてい
る。特に、バイポーラ集積回路やバイポーラＣＭＯＳ集
積回路では一層の高速性を実現するためデバイスや回路
に様々な工夫がなされてきた。これら集積回路で重要な
基本素子となるのがｎｐｎトランジスタである。このｎ
ｐｎトランジスタの構造としてはポリシリコンエミツタ
を用いたプレーナ型のトランジスタが近年まで主流であ
つた。
【０００４】図３にこの構造を有するバイポーラトラン
ジスタ１Ａを示す。２はシリコン基板を示し、その表面
にコレクタ埋込層３とエピタキシヤル層４とが順に形成
されている。エピタキシヤル層４の表面には素子間分離
用の酸化膜５が選択的に形成されており、これら酸化膜
５が形成されていない領域が素子形成領域となる。この
一部に表面からコレクタ埋込層３に達するコレクタ引出
用の拡散層６が形成される。また残る領域の表面部分に
真性ベース７及びグラフトベース８となる拡散層が形成
され、このうち真性ベース７の領域中にエミツタ９が形
成される。そして各拡散領域の全面を覆う絶縁膜１０に
設けられたコンタクト孔からコレクタ電極１１、ベース
電極１２及びエミツタ電極１３が引き出される。
ジスタ１Ａを示す。２はシリコン基板を示し、その表面
にコレクタ埋込層３とエピタキシヤル層４とが順に形成
されている。エピタキシヤル層４の表面には素子間分離
用の酸化膜５が選択的に形成されており、これら酸化膜
５が形成されていない領域が素子形成領域となる。この
一部に表面からコレクタ埋込層３に達するコレクタ引出
用の拡散層６が形成される。また残る領域の表面部分に
真性ベース７及びグラフトベース８となる拡散層が形成
され、このうち真性ベース７の領域中にエミツタ９が形
成される。そして各拡散領域の全面を覆う絶縁膜１０に
設けられたコンタクト孔からコレクタ電極１１、ベース
電極１２及びエミツタ電極１３が引き出される。
【０００５】この構造は図から分かるように単純である
が、自己整合（セルフアライメント）技術を用いて加工
できないためデバイスサイズの専有面積が大きくなる欠
点がある。特にベースとコレクタとの接合面積Ｓ１が複
数のマスクのアライメント精度及び各層の寸法精度で決
まるためベースコレクタ間容量ＣBCを低減することがで
きず、素子の動作速度を高速化できないという問題があ
つた。
が、自己整合（セルフアライメント）技術を用いて加工
できないためデバイスサイズの専有面積が大きくなる欠
点がある。特にベースとコレクタとの接合面積Ｓ１が複
数のマスクのアライメント精度及び各層の寸法精度で決
まるためベースコレクタ間容量ＣBCを低減することがで
きず、素子の動作速度を高速化できないという問題があ
つた。
【０００６】そこで最近では２層ポリシリコンセルフア
ライン型（T.Sakai and M.Suzuki,"Super Self-Aligned
Bipolar Technology," Symp.VLSI Technol.,Dig.Tech.
Pap.,16(1983))のトランジスタが主流になつてきてい
る。このトランジスタの構造を図３との対応部分に同一
符号を付して示す図４に示す。
ライン型（T.Sakai and M.Suzuki,"Super Self-Aligned
Bipolar Technology," Symp.VLSI Technol.,Dig.Tech.
Pap.,16(1983))のトランジスタが主流になつてきてい
る。このトランジスタの構造を図３との対応部分に同一
符号を付して示す図４に示す。
【０００７】この構造の利点は、ベースとメタル配線と
のコンタクト部分を図のようにベースポリシリコン１４
によつてベースコレクタ接合部の外側に配置することが
できる点である。このようにするとベースとコレクタと
の接合部分をメタル配線のピツチに左右されずに形成で
きるため、接合面積Ｓ２をかなり小さくすることができ
る。またエミツタとベース間の距離もサイドウオールス
ペーサの幅で決定することができるため寄生容量が小さ
くかつ遮断周波数ｆT の高いバイポーラトランジスタが
実現できる。
のコンタクト部分を図のようにベースポリシリコン１４
によつてベースコレクタ接合部の外側に配置することが
できる点である。このようにするとベースとコレクタと
の接合部分をメタル配線のピツチに左右されずに形成で
きるため、接合面積Ｓ２をかなり小さくすることができ
る。またエミツタとベース間の距離もサイドウオールス
ペーサの幅で決定することができるため寄生容量が小さ
くかつ遮断周波数ｆT の高いバイポーラトランジスタが
実現できる。
【０００８】
【発明が解決しようとする課題】ところでこのトランジ
スタ構造を採用することによつてデバイスサイズを最小
にできるのはエミツタ電極をベースとコレクタとの間に
配置する場合であり、次のような場合には構造上の利点
を有効に発揮することができなかつた。これはバイポー
ラトランジスタを高性能化するため電流駆動能力を向上
させる必要がある場合である。
スタ構造を採用することによつてデバイスサイズを最小
にできるのはエミツタ電極をベースとコレクタとの間に
配置する場合であり、次のような場合には構造上の利点
を有効に発揮することができなかつた。これはバイポー
ラトランジスタを高性能化するため電流駆動能力を向上
させる必要がある場合である。
【０００９】この場合、エミツタ電流が増大することに
なるため対エレクトロマイグレーシヨン（Electromigra
tion）耐性を向上させる必要が生じる。対エレクトロマ
イグレーシヨン耐性を向上させるにはメタル配線幅を広
くとるがある。従つてベースとコレクタとの接合面積Ｓ
２は小さくすることができてもデバイスサイズ自体は大
きくせざるを得なかつた。例えば図５に示すバイポーラ
トランジスタの場合、接合部の長さは 1.3〔μｍ〕であ
るのに対し、エミツタ電極１２の幅としては 4.0〔μ
ｍ〕必要となり、その分デバイスサイズを大きく形成し
なければならない。
なるため対エレクトロマイグレーシヨン（Electromigra
tion）耐性を向上させる必要が生じる。対エレクトロマ
イグレーシヨン耐性を向上させるにはメタル配線幅を広
くとるがある。従つてベースとコレクタとの接合面積Ｓ
２は小さくすることができてもデバイスサイズ自体は大
きくせざるを得なかつた。例えば図５に示すバイポーラ
トランジスタの場合、接合部の長さは 1.3〔μｍ〕であ
るのに対し、エミツタ電極１２の幅としては 4.0〔μ
ｍ〕必要となり、その分デバイスサイズを大きく形成し
なければならない。
【００１０】これは高速デバイスでは素子自体の発熱量
も大きく、配線温度が上昇するにつれて平均故障時間が
短くなるためである。対エレクトロマイグレーシヨンの
影響による配線の平均故障寿命（ＭＴＦ：mean time to
faliure）は、次式
も大きく、配線温度が上昇するにつれて平均故障時間が
短くなるためである。対エレクトロマイグレーシヨンの
影響による配線の平均故障寿命（ＭＴＦ：mean time to
faliure）は、次式
【数１】 で表すことができる（安食 恒雄編：「半導体デバイス
の信頼性技術」、日科技連、1988）。ここでＡは定数、
Ｊは電流密度、ｎは定数（２〜３）をそれぞれ表し、ま
たｋはボルツマン定数、Ｔは配線の絶対温度、ΔＥは活
性化エネルギー（0.5〜0.8 〔ｅＶ〕）を表す。
の信頼性技術」、日科技連、1988）。ここでＡは定数、
Ｊは電流密度、ｎは定数（２〜３）をそれぞれ表し、ま
たｋはボルツマン定数、Ｔは配線の絶対温度、ΔＥは活
性化エネルギー（0.5〜0.8 〔ｅＶ〕）を表す。
【００１１】この寿命の一例を図６に示す（P.B.Gate:"
Electromigration-induced failures in VLSI intercon
nects," Solid State Tech.,(3)4475,1980) 。例えばｎ
の値を２、また活性化エネルギーΔＥの値を0.55〔ｅ
Ｖ〕と仮定すると、配線温度が175〔℃〕となるバイポ
ーラトランジスタの平均故障寿命として１５年を保証す
るためには、使用材料により多少の差異はあるが許容電
流密度を１×１０5 〔Ａ／cm2 〕以下しなければならな
い。
Electromigration-induced failures in VLSI intercon
nects," Solid State Tech.,(3)4475,1980) 。例えばｎ
の値を２、また活性化エネルギーΔＥの値を0.55〔ｅ
Ｖ〕と仮定すると、配線温度が175〔℃〕となるバイポ
ーラトランジスタの平均故障寿命として１５年を保証す
るためには、使用材料により多少の差異はあるが許容電
流密度を１×１０5 〔Ａ／cm2 〕以下しなければならな
い。
【００１２】この条件は、例えばメタル膜厚を 500〔n
m〕とするとき、１〔μｍ〕の配線幅当たりエミツタ電
流を 0.5〔mA〕以下に抑えることに相当する。従つてエ
ミツタ電流を多く流すにはその分、配線幅を広くしなけ
ればならない。このように高周波帯域で駆動されるバイ
ポーラ回路の平面サイズは配線ピツチによつて決定され
ることになり、配線領域の寄生抵抗や寄生容量を低減で
きないという問題があつた。
m〕とするとき、１〔μｍ〕の配線幅当たりエミツタ電
流を 0.5〔mA〕以下に抑えることに相当する。従つてエ
ミツタ電流を多く流すにはその分、配線幅を広くしなけ
ればならない。このように高周波帯域で駆動されるバイ
ポーラ回路の平面サイズは配線ピツチによつて決定され
ることになり、配線領域の寄生抵抗や寄生容量を低減で
きないという問題があつた。
【００１３】本発明は以上の点を考慮してなされたもの
で、従来に比して平面サイズが小さくかつエミツタ電流
として大電流を流すことができるバイポーラトランジス
タを含む半導体集積回路装置を提案しようとするもので
ある。
で、従来に比して平面サイズが小さくかつエミツタ電流
として大電流を流すことができるバイポーラトランジス
タを含む半導体集積回路装置を提案しようとするもので
ある。
【００１４】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、バイポーラトランジスタのエミツ
タ９と第１層目の金属配線３０とを接続する第１のコン
タクトホール２７の直上に、第１層目の金属配線３０と
第２層目の金属配線３４とを接続する第２のコンタクト
ホール３２を設けるようにする。
め本発明においては、バイポーラトランジスタのエミツ
タ９と第１層目の金属配線３０とを接続する第１のコン
タクトホール２７の直上に、第１層目の金属配線３０と
第２層目の金属配線３４とを接続する第２のコンタクト
ホール３２を設けるようにする。
【００１５】
【作用】バイポーラトランジスタのエミツタ９に流れる
ミツタ電流を第１層目の金属配線３０から第２層目の金
属配線３４へ流す。ここで第２層目の金属配線３４の許
容電流密度は第１層目の許容電流密度に比して大きくで
きるため、平面的にみた実効的なメタル配線の許容電流
密度は第１層目の金属配線３０を用いる場合に比して大
きくとることができる。この結果、バイポーラトランジ
スタの平面的なレイアウトを最小にしつつエミツタに高
電流を流すことができ、高速なバイポーラトランジスタ
を実現することができる。
ミツタ電流を第１層目の金属配線３０から第２層目の金
属配線３４へ流す。ここで第２層目の金属配線３４の許
容電流密度は第１層目の許容電流密度に比して大きくで
きるため、平面的にみた実効的なメタル配線の許容電流
密度は第１層目の金属配線３０を用いる場合に比して大
きくとることができる。この結果、バイポーラトランジ
スタの平面的なレイアウトを最小にしつつエミツタに高
電流を流すことができ、高速なバイポーラトランジスタ
を実現することができる。
【００１６】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１７】図４との対応部分に同一符号を付して示す
図１において、２１は全体としてバイポーラトランジス
タを示している。このバイポーラトランジスタ２１はエ
ミツタコンタクトの直上に設けられるアルミニウム配線
層を２層とすることを特徴とする。そしてエミツタ電流
を１層目のアルミニウム配線層から２層目のアルミニウ
ム配線層へと流すことにより実質的な許容電流密度を向
上させるものである。
図１において、２１は全体としてバイポーラトランジス
タを示している。このバイポーラトランジスタ２１はエ
ミツタコンタクトの直上に設けられるアルミニウム配線
層を２層とすることを特徴とする。そしてエミツタ電流
を１層目のアルミニウム配線層から２層目のアルミニウ
ム配線層へと流すことにより実質的な許容電流密度を向
上させるものである。
【００１８】以下このバイポーラトランジスタ２１の断
面構造及び平面配置を図１及び図２を用いて説明する。
因に図１は図２に示すＡ−Ａに沿つた断面図である。ｐ
型シリコン基板２にはサブコレクタとなるｎ+ 埋め込み
層３が形成され、その上にｎ型のエピタキシヤルシリコ
ン層４が形成されている。ここで５は素子分離用酸化膜
であり、６はｎ+ 型のコレクタ電極引き出し層である。
面構造及び平面配置を図１及び図２を用いて説明する。
因に図１は図２に示すＡ−Ａに沿つた断面図である。ｐ
型シリコン基板２にはサブコレクタとなるｎ+ 埋め込み
層３が形成され、その上にｎ型のエピタキシヤルシリコ
ン層４が形成されている。ここで５は素子分離用酸化膜
であり、６はｎ+ 型のコレクタ電極引き出し層である。
【００１９】これら素子分離用酸化膜５によつて囲まれ
た素子形成領域に真性ベース７、グラフトベース８が形
成される。このうちグラフトベース８はベース引き出し
電極１４を形成するポリシリコンから拡散されるｐ型不
純物によつて形成される。また真性ベース７中にはエミ
ツタ９が形成される。このエミツタ９はエミツタポリシ
リコン２２からｎ型不純物を拡散することによつて形成
される。エミツタポリシリコン２２とエミツタ９との接
触部分がエミツタコンタクト２３である。またベース引
き出し電極であるベースポリシリコン１４とエミツタコ
ンタクト２３との間はスペーサ２４によつて電気的に分
離されている。
た素子形成領域に真性ベース７、グラフトベース８が形
成される。このうちグラフトベース８はベース引き出し
電極１４を形成するポリシリコンから拡散されるｐ型不
純物によつて形成される。また真性ベース７中にはエミ
ツタ９が形成される。このエミツタ９はエミツタポリシ
リコン２２からｎ型不純物を拡散することによつて形成
される。エミツタポリシリコン２２とエミツタ９との接
触部分がエミツタコンタクト２３である。またベース引
き出し電極であるベースポリシリコン１４とエミツタコ
ンタクト２３との間はスペーサ２４によつて電気的に分
離されている。
【００２０】このバイポーラトランジスタ２１の表面は
絶縁膜２５によつて覆われており、各電極取り出し用の
コンタクトホール２６、２７、２８が開口されている。
各コンタクトホール２６、２７、２８にはタングステン
でなるプラグ２９が埋め込まれている。このプラグ２９
は 0.5〔μｍ〕の膜厚を有する１層目のアルミニウム配
線３０に接続されている。この実施例ではこの配線層の
上にさらに層間絶縁膜３１が形成され、エミツタコンタ
クトの直上部分にコンタクトホール３２が形成されてい
る。このコンタクトホール３２にはタングステンでなる
プラグ３３が埋め込まれており、１〔μｍ〕の膜厚を有
する２層目のアルミニウム配線３４に接続されている。
絶縁膜２５によつて覆われており、各電極取り出し用の
コンタクトホール２６、２７、２８が開口されている。
各コンタクトホール２６、２７、２８にはタングステン
でなるプラグ２９が埋め込まれている。このプラグ２９
は 0.5〔μｍ〕の膜厚を有する１層目のアルミニウム配
線３０に接続されている。この実施例ではこの配線層の
上にさらに層間絶縁膜３１が形成され、エミツタコンタ
クトの直上部分にコンタクトホール３２が形成されてい
る。このコンタクトホール３２にはタングステンでなる
プラグ３３が埋め込まれており、１〔μｍ〕の膜厚を有
する２層目のアルミニウム配線３４に接続されている。
【００２１】このプラグ３３を介すことによりエミツタ
電流が１層目のアルミニウム配線３０から２層目のアル
ミニウム配線３４へ流すことができる。この実施例の場
合、２層目のアルミニウム配線３４の膜厚（１〔μ
ｍ〕）は１層目のアルミニウム配線３０の膜厚（ 0.5
〔μｍ〕）に対して２倍であるため平面的にみた配線の
許容電流密度は２倍に上げることができる。
電流が１層目のアルミニウム配線３０から２層目のアル
ミニウム配線３４へ流すことができる。この実施例の場
合、２層目のアルミニウム配線３４の膜厚（１〔μ
ｍ〕）は１層目のアルミニウム配線３０の膜厚（ 0.5
〔μｍ〕）に対して２倍であるため平面的にみた配線の
許容電流密度は２倍に上げることができる。
【００２２】従つて、１層目のアルミニウム配線３０の
配線幅は 1.1〔μｍ〕あれば良く、従来の配線幅（ 4.0
〔μｍ〕）に比して一段と縮小することができる。この
ように１層目のアルミニウム配線３０の許容電流密度は
２層目のアルミニウム配線３４の存在によつて小さくて
済むため、その線幅は自由に設定することができる。こ
れにより配線ピツチ（線幅＋間隔）の制約を少なくで
き、レイアウトの自由度を一段と上げることができる。
配線幅は 1.1〔μｍ〕あれば良く、従来の配線幅（ 4.0
〔μｍ〕）に比して一段と縮小することができる。この
ように１層目のアルミニウム配線３０の許容電流密度は
２層目のアルミニウム配線３４の存在によつて小さくて
済むため、その線幅は自由に設定することができる。こ
れにより配線ピツチ（線幅＋間隔）の制約を少なくで
き、レイアウトの自由度を一段と上げることができる。
【００２３】またベースとコレクタの各引き出しは１層
目のアルミニウム配線３０であるのに対し、エミツタ引
き出しは２層目のアルミニウム配線３４となるためエミ
ツタ配線とベース配線間の容量及びエミツタ配線とコレ
クタ配線間の容量も低減できる。
目のアルミニウム配線３０であるのに対し、エミツタ引
き出しは２層目のアルミニウム配線３４となるためエミ
ツタ配線とベース配線間の容量及びエミツタ配線とコレ
クタ配線間の容量も低減できる。
【００２４】以上の構成によれば、エミツタ電流が流れ
る配線層を２層としたことにより下層配線の電流許容密
度を低減することができ、１層目のアルミニウム配線３
０の線幅を配線ピツチの制約を受けることなく狭く設定
することができる。これによりエミツタ電流を多く流し
ながらデバイスサイズを小さくすることができ、高性能
のバイポーラトランジスタを容易に実現することができ
る。
る配線層を２層としたことにより下層配線の電流許容密
度を低減することができ、１層目のアルミニウム配線３
０の線幅を配線ピツチの制約を受けることなく狭く設定
することができる。これによりエミツタ電流を多く流し
ながらデバイスサイズを小さくすることができ、高性能
のバイポーラトランジスタを容易に実現することができ
る。
【００２５】なお上述の実施例においては、ベースポリ
シリコン１４をポリシリコンとする場合について述べた
が、本発明はこれに限らず、ポリサイドのような下地が
ポリシリコンでなる積層配線を用いても良い。
シリコン１４をポリシリコンとする場合について述べた
が、本発明はこれに限らず、ポリサイドのような下地が
ポリシリコンでなる積層配線を用いても良い。
【００２６】また上述の実施例においては、プラグ２９
及び３３をタングステンとする場合について述べたが、
本発明はこれに限らず、ポリシリコン等、他の導電性材
料でも良い。
及び３３をタングステンとする場合について述べたが、
本発明はこれに限らず、ポリシリコン等、他の導電性材
料でも良い。
【００２７】さらに上述の実施例においては、配線材料
としてアルミニウムを用いる場合について述べたが、本
発明はこれに限らず、他の金属を用いても良い。
としてアルミニウムを用いる場合について述べたが、本
発明はこれに限らず、他の金属を用いても良い。
【００２８】また上述の実施例においては、エミツタを
ポリシリコンエミツタと拡散層によつて形成する場合に
ついて述べたが、本発明はこれに限らず、拡散層だけで
形成される場合にも適用し得、また高融点金属、下層ポ
リシリコン及び拡散層の３層によつて形成される場合に
も適用し得る。同様にエミツタをポリサイド、下層ポリ
シリコン及び拡散層の３層によつて形成する場合にも適
用し得る。
ポリシリコンエミツタと拡散層によつて形成する場合に
ついて述べたが、本発明はこれに限らず、拡散層だけで
形成される場合にも適用し得、また高融点金属、下層ポ
リシリコン及び拡散層の３層によつて形成される場合に
も適用し得る。同様にエミツタをポリサイド、下層ポリ
シリコン及び拡散層の３層によつて形成する場合にも適
用し得る。
【００２９】さらに上述の実施例においては、配線層を
２層とする場合について述べたが、本発明はこれに限ら
ず、３層以上の場合にも広く適用し得る。
２層とする場合について述べたが、本発明はこれに限ら
ず、３層以上の場合にも広く適用し得る。
【００３０】
【発明の効果】上述のように本発明によれば、エミツタ
電流を流す配線層を２層とし、許容電流密度を高くする
ことができる第２層目の金属配線へ多くのエミツタ電流
を流すようにしたことにより、第１層目の金属配線の線
幅を従来に比して狭くすることができる。この結果、バ
イポーラトランジスタの平面的なレイアウトを最小にし
つつエミツタ電流を大きく設定することができる。これ
により高速動作する半導体集積回路装置を容易に実現す
ることができる。
電流を流す配線層を２層とし、許容電流密度を高くする
ことができる第２層目の金属配線へ多くのエミツタ電流
を流すようにしたことにより、第１層目の金属配線の線
幅を従来に比して狭くすることができる。この結果、バ
イポーラトランジスタの平面的なレイアウトを最小にし
つつエミツタ電流を大きく設定することができる。これ
により高速動作する半導体集積回路装置を容易に実現す
ることができる。
【図１】本発明による半導体集積回路装置に含まれるバ
イポーラトランジスタの断面構造を示す略線図である。
イポーラトランジスタの断面構造を示す略線図である。
【図２】各電極の配置を示す平面図である。
【図３】プレーナ型トランジスタの説明に供する断面図
である。
である。
【図４】セルフアライメント型トランジスタの説明に供
する断面図である。
する断面図である。
【図５】従来用いられているバイポーラトランジスタの
デバイスサイズの説明に供する断面図である。
デバイスサイズの説明に供する断面図である。
【図６】エレクトロマイグレーシヨン特性を示す特性曲
線図である。
線図である。
１Ａ、２Ａ、２１……バイポーラトランジスタ、２……
シリコン基板、３……コレクタ埋込層、４……エピタキ
シヤル層、５……酸化膜、６……拡散層、７……真性ベ
ース、８……グラフトベース、９……エミツタ、１０、
２５……絶縁膜、１１……コレクタ電極、１２……ベー
ス電極、１３……エミツタ電極、１４……ベースポリシ
リコン、２２……エミツタポリシリコン、２３……エミ
ツタコンタクト、２４……スペーサ、２６、２７、２
８、３２……コンタクトホール、２９、３３……プラ
グ、３０、３４……アルミニウム配線、３１……層間絶
縁膜。
シリコン基板、３……コレクタ埋込層、４……エピタキ
シヤル層、５……酸化膜、６……拡散層、７……真性ベ
ース、８……グラフトベース、９……エミツタ、１０、
２５……絶縁膜、１１……コレクタ電極、１２……ベー
ス電極、１３……エミツタ電極、１４……ベースポリシ
リコン、２２……エミツタポリシリコン、２３……エミ
ツタコンタクト、２４……スペーサ、２６、２７、２
８、３２……コンタクトホール、２９、３３……プラ
グ、３０、３４……アルミニウム配線、３１……層間絶
縁膜。
Claims (10)
- 【請求項１】バイポーラトランジスタのエミツタと第１
層目の金属配線とを接続する第１のコンタクトホールの
直上に、上記第１層目の金属配線と第２層目の金属配線
とを接続する第２のコンタクトホールを具えることを特
徴とする半導体集積回路装置。 - 【請求項２】上記バイポーラトランジスタのエミツタは
拡散層からなることを特徴とする請求項１に記載の半導
体集積回路装置。 - 【請求項３】上記第１層目の金属配線と上記拡散層との
接続にタングステンプラグを用いることを特徴とする請
求項２に記載の半導体集積回路装置。 - 【請求項４】上記第１層目の金属配線と上記拡散層との
接続にポリシリコンプラグを用いることを特徴とする請
求項２に記載の半導体集積回路装置。 - 【請求項５】上記バイポーラトランジスタのエミツタは
ポリシリコン及びポリシリコンと電気的に接触している
拡散層からなることを特徴とする請求項１に記載の半導
体集積回路装置。 - 【請求項６】上記第１層目の金属配線と上記ポリシリコ
ンとの接続にタングステンプラグを用いることを特徴と
する請求項５に記載の半導体集積回路装置。 - 【請求項７】上記第１層目の金属配線と上記ポリシリコ
ンとの接続にポリシリコンプラグを用いることを特徴と
する請求項５に記載の半導体集積回路装置。 - 【請求項８】上記バイポーラトランジスタのエミツタは
ポリサイド及び下層ポリシリコンと電気的に接触してい
る拡散層からなることを特徴とする請求項１に記載の半
導体集積回路装置。 - 【請求項９】上記第１層目の金属配線と上記ポリサイド
との接続にタングステンプラグを用いることを特徴とす
る請求項８に記載の半導体集積回路装置。 - 【請求項１０】上記第１層目の金属配線と上記ポリサイ
ドとの接続にポリシリコンプラグを用いることを特徴と
する請求項８に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29274593A JPH07130759A (ja) | 1993-10-28 | 1993-10-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29274593A JPH07130759A (ja) | 1993-10-28 | 1993-10-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130759A true JPH07130759A (ja) | 1995-05-19 |
Family
ID=17785788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29274593A Pending JPH07130759A (ja) | 1993-10-28 | 1993-10-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130759A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7642569B2 (en) | 2004-02-27 | 2010-01-05 | International Business Machines Corporation | Transistor structure with minimized parasitics and method of fabricating the same |
-
1993
- 1993-10-28 JP JP29274593A patent/JPH07130759A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7642569B2 (en) | 2004-02-27 | 2010-01-05 | International Business Machines Corporation | Transistor structure with minimized parasitics and method of fabricating the same |
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