JPS6225258B2 - - Google Patents
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- Publication number
- JPS6225258B2 JPS6225258B2 JP55124878A JP12487880A JPS6225258B2 JP S6225258 B2 JPS6225258 B2 JP S6225258B2 JP 55124878 A JP55124878 A JP 55124878A JP 12487880 A JP12487880 A JP 12487880A JP S6225258 B2 JPS6225258 B2 JP S6225258B2
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- JP
- Japan
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- layer
- type
- buried layer
- semiconductor
- semiconductor layer
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 28
- 238000002955 isolation Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 238000009413 insulation Methods 0.000 claims description 7
- 239000012535 impurity Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置にかかり、とくに
酸化膜絶縁分離方式のバイポーラICに関する。
酸化膜絶縁分離方式のバイポーラICに関する。
従来より実用化されている酸化膜絶縁分離のバ
イポーラICを第１図に示す。すなわちＰ型半導
体基体１上に低濃度のＮ型エピタキシヤル層５を
設け、この層５と基体１との間に高濃度のＮ型埋
込み層２が形成されている。チヤンネルストツパ
ー１０を底部、側部に隣接させた厚い酸化膜６に
より囲まれたＮ型エピタキシヤル層５内にＰ型ベ
ース領域７、Ｎ型エミツタ領域８、Ｎ型コンタク
ト領域８′が形成され、これら領域にはアルミニ
ウム（Al）配線９が薄い酸化膜６′の開孔を通し
て接続されている。このような従来技術の装置に
おいては、埋込層２の不純物濃度を適当に下げ埋
込層のせり上りを防止する事に依つて薄いエピタ
キシヤル５を実現し、酸化膜絶縁分離を行つてい
る。この為に、トランジスタのコレクターエミツ
タ間抵抗等が増大し、このためにトランジスタの
特性に重大な影響を与える。特にTTL系の製品
に与える影響は大きい。この為一般の酸化膜絶縁
分離方式のTTLでは現在のところ最小トランジ
スタ巾が15μｍ程度でフオトレジスト技術でパタ
ーンニング可能な大きさよりも数倍大きなものと
なつている。これは前記の様に埋込層の濃度を犠
牲にし、必要なトランジスタ直列抵抗を満足させ
た結果である。
イポーラICを第１図に示す。すなわちＰ型半導
体基体１上に低濃度のＮ型エピタキシヤル層５を
設け、この層５と基体１との間に高濃度のＮ型埋
込み層２が形成されている。チヤンネルストツパ
ー１０を底部、側部に隣接させた厚い酸化膜６に
より囲まれたＮ型エピタキシヤル層５内にＰ型ベ
ース領域７、Ｎ型エミツタ領域８、Ｎ型コンタク
ト領域８′が形成され、これら領域にはアルミニ
ウム（Al）配線９が薄い酸化膜６′の開孔を通し
て接続されている。このような従来技術の装置に
おいては、埋込層２の不純物濃度を適当に下げ埋
込層のせり上りを防止する事に依つて薄いエピタ
キシヤル５を実現し、酸化膜絶縁分離を行つてい
る。この為に、トランジスタのコレクターエミツ
タ間抵抗等が増大し、このためにトランジスタの
特性に重大な影響を与える。特にTTL系の製品
に与える影響は大きい。この為一般の酸化膜絶縁
分離方式のTTLでは現在のところ最小トランジ
スタ巾が15μｍ程度でフオトレジスト技術でパタ
ーンニング可能な大きさよりも数倍大きなものと
なつている。これは前記の様に埋込層の濃度を犠
牲にし、必要なトランジスタ直列抵抗を満足させ
た結果である。
これを解消する為に即ち埋込の層抵抗を下げて
すなわち不純物濃度を高めて微細トランジスタを
実現する為に、減圧エピ成長等研究されているが
実使用上種々の問題がある。
すなわち不純物濃度を高めて微細トランジスタを
実現する為に、減圧エピ成長等研究されているが
実使用上種々の問題がある。
本発明の目的は従来のエピタキシヤル成長技術
で、よ確実に薄いエピを実現し酸化膜絶縁分離方
式ICのより一層の高集積化高性能化を実現する
事にある。
で、よ確実に薄いエピを実現し酸化膜絶縁分離方
式ICのより一層の高集積化高性能化を実現する
事にある。
前記目的を達成する為の本発明の基本的構成は
製造工程順に説明すると、第１の導電型の半導体
基体表面に部分的に高不純物濃度の第２導電型の
第１の埋込層を形成し、これに半導体基体と同じ
第１導電型の第１の半導体層を形成する。この第
１の半導体層に前記第１の埋込層に接触する様に
第２導電型の第２の埋込層を形成する。又、この
第２の半導体層に第１の半導体層に達する絶縁分
離用の酸化膜を選択的に形成する。この第２埋込
層の濃度は前記第１の埋込層の濃度より低い。次
に第１の半導体層上に第２導電型の第２の半導体
層を形成する。この第２の半導体層にベース、エ
ミツタ、抵抗等を形成しICを実現する。
製造工程順に説明すると、第１の導電型の半導体
基体表面に部分的に高不純物濃度の第２導電型の
第１の埋込層を形成し、これに半導体基体と同じ
第１導電型の第１の半導体層を形成する。この第
１の半導体層に前記第１の埋込層に接触する様に
第２導電型の第２の埋込層を形成する。又、この
第２の半導体層に第１の半導体層に達する絶縁分
離用の酸化膜を選択的に形成する。この第２埋込
層の濃度は前記第１の埋込層の濃度より低い。次
に第１の半導体層上に第２導電型の第２の半導体
層を形成する。この第２の半導体層にベース、エ
ミツタ、抵抗等を形成しICを実現する。
以下本発明を実施例により説明する。まず第２
図ａの様に、10〜20Ω−cmのＰ型半導体基体１表
面部に選択的にn+型埋込層２を形成する。しか
る後に第２図ｂの様に、Ｐ型の第１のエピタキシ
ヤル層３を形成する。しかる後に第２図ｃに示す
様にＮ型領域４を形成する。このＮ型領域の濃度
は前記埋込層２の濃度より相対的に低いものであ
る。次に第２図ｄに示す様に半導体層３の上に
N-型半導体層５を形成する。そして第３図に示
す様に酸化膜絶縁分離を行い。ベース、エミツタ
等を形成してICを完成する。尚、第３図におい
て第１図と同じ機能のところは同一の符号で示し
ている。この時いわゆるベースのガードリングを
使用してもしなくても良い。
図ａの様に、10〜20Ω−cmのＰ型半導体基体１表
面部に選択的にn+型埋込層２を形成する。しか
る後に第２図ｂの様に、Ｐ型の第１のエピタキシ
ヤル層３を形成する。しかる後に第２図ｃに示す
様にＮ型領域４を形成する。このＮ型領域の濃度
は前記埋込層２の濃度より相対的に低いものであ
る。次に第２図ｄに示す様に半導体層３の上に
N-型半導体層５を形成する。そして第３図に示
す様に酸化膜絶縁分離を行い。ベース、エミツタ
等を形成してICを完成する。尚、第３図におい
て第１図と同じ機能のところは同一の符号で示し
ている。この時いわゆるベースのガードリングを
使用してもしなくても良い。
以下に本発明に依る効果を示す。
一般にエピタキシヤル層への埋込み層からのせ
り上りは埋込み層の濃度が高い程大きい。従つて
上記の様に比較的低濃度の埋込層４をサンドイツ
チにする事に依つてその下の埋込層２の濃度を充
分上げてもN-型エピタキシヤル領域５へのせり
上りは充分少くする事が出来る。従つて前記第２
の半導体層５を薄くコントロールできる為に酸化
膜絶縁分離の半導体集積回路等に非常に有利とな
る。また前記第１の半導体層すなわちＰ型のエピ
タキシヤル層３の濃度を適当に高くすればチヤン
ネルリークを防止できグランド配線を容易にな
る。さらに前記第の半導体層の濃度を適当に低く
してガードリング兼チヤンネルストツパーを形成
してアイソプレーナを形成する事も出来る。
り上りは埋込み層の濃度が高い程大きい。従つて
上記の様に比較的低濃度の埋込層４をサンドイツ
チにする事に依つてその下の埋込層２の濃度を充
分上げてもN-型エピタキシヤル領域５へのせり
上りは充分少くする事が出来る。従つて前記第２
の半導体層５を薄くコントロールできる為に酸化
膜絶縁分離の半導体集積回路等に非常に有利とな
る。また前記第１の半導体層すなわちＰ型のエピ
タキシヤル層３の濃度を適当に高くすればチヤン
ネルリークを防止できグランド配線を容易にな
る。さらに前記第の半導体層の濃度を適当に低く
してガードリング兼チヤンネルストツパーを形成
してアイソプレーナを形成する事も出来る。
第１図は従来技術による酸化膜絶縁分離ICを
示す断面図であり、第２図ａ乃至第２図ｄは本発
明の実施例の製造を工程順に示す断面図であり、
第３図は本発明の実施例を示す断面図である。 尚、図において、１……Ｐ型半導体基体、２…
…Ｎ型埋込み層、３……Ｐ型エピタキシヤル層、
４……Ｎ型埋込み層、５……Ｎ型エピタキシヤル
層、６……酸化膜あるいは誘電体、７……Ｐ型ベ
ース領域、８……Ｎ型エミツタコンタクト領域、
９……Al配線、１０……チヤンネルストツパー
及びベースのガードリング、である。
示す断面図であり、第２図ａ乃至第２図ｄは本発
明の実施例の製造を工程順に示す断面図であり、
第３図は本発明の実施例を示す断面図である。 尚、図において、１……Ｐ型半導体基体、２…
…Ｎ型埋込み層、３……Ｐ型エピタキシヤル層、
４……Ｎ型埋込み層、５……Ｎ型エピタキシヤル
層、６……酸化膜あるいは誘電体、７……Ｐ型ベ
ース領域、８……Ｎ型エミツタコンタクト領域、
９……Al配線、１０……チヤンネルストツパー
及びベースのガードリング、である。
Claims (1)
- １ 第１導電型半導体基体に選択的に形成された
高濃度の第２導電型の第１の埋込層と、該半導体
基体上に形成された第１導電型の第１の半導体層
と該第１の埋込層に接触する様に該第１の半導体
層に選択的に形成された第２導電型の第２の埋込
層と、該第１の半導体層の該第２の埋込層が形成
された部分上に設けられた上第２導電型の第２の
半導体層と、該第２の半導体層に選択的に形成さ
れ該第１の半導体層に達する絶縁分離用の酸化膜
とを有する事を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12487880A JPS5749249A (en) | 1980-09-09 | 1980-09-09 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12487880A JPS5749249A (en) | 1980-09-09 | 1980-09-09 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5749249A JPS5749249A (en) | 1982-03-23 |
| JPS6225258B2 true JPS6225258B2 (ja) | 1987-06-02 |
Family
ID=14896322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12487880A Granted JPS5749249A (en) | 1980-09-09 | 1980-09-09 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5749249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0455907B2 (ja) * | 1985-08-06 | 1992-09-04 | Honda Motor Co Ltd |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5150681A (en) * | 1974-10-30 | 1976-05-04 | Hitachi Ltd | Handotaisochino seizohoho |
-
1980
- 1980-09-09 JP JP12487880A patent/JPS5749249A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5150681A (en) * | 1974-10-30 | 1976-05-04 | Hitachi Ltd | Handotaisochino seizohoho |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0455907B2 (ja) * | 1985-08-06 | 1992-09-04 | Honda Motor Co Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5749249A (en) | 1982-03-23 |
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