JP2700487B2 - バイポーラ集積回路及びその製造方法 - Google Patents
バイポーラ集積回路及びその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【発明の詳細な説明】 〔発明の背景〕 本発明は一般的にいうと半導体集積回路及びその製造
方法に関するものであり、特に高電圧バイポーラトラン
ジスタ集積回路及びその製造方法に関する。
方法に関するものであり、特に高電圧バイポーラトラン
ジスタ集積回路及びその製造方法に関する。
高電圧（20ボルトから150ボルトの間の）で使用する
バイポーラトランジスタを製造するための現在の技術
は、低濃度にドープされた厚いシリコンエピタキシヤル
層を使用する。この厚いシリコンエピタキシヤル層のた
めにいくつかの望ましくない制約が生じる。その１例を
挙げると、トランジスタのための分離領域を形成するた
めに、高温での長いドライブイン時間がドーパンドをド
ライブイン（drive in）して分離層を形成するのに必
要である。この結果、その分離領域の横方向（ラテラ
ル）拡散がトランジスタのサイズを増大させる。またそ
のような熱サイクルは埋め込み層の上方向への拡散を増
し、従つてバイポーラトランジスタのベース層の下の活
性（active）シリコン層を縮小する。この種のプロセス
では、ベース領域の下の実効活性層を確保するためにエ
ピタキシヤル層を厚くしなければならない。そのような
デバイスの１例は、1976年９月28日付でEdelらに発行さ
れた米国特許第3,982,974号明細書において見出すこと
ができる。
バイポーラトランジスタを製造するための現在の技術
は、低濃度にドープされた厚いシリコンエピタキシヤル
層を使用する。この厚いシリコンエピタキシヤル層のた
めにいくつかの望ましくない制約が生じる。その１例を
挙げると、トランジスタのための分離領域を形成するた
めに、高温での長いドライブイン時間がドーパンドをド
ライブイン（drive in）して分離層を形成するのに必
要である。この結果、その分離領域の横方向（ラテラ
ル）拡散がトランジスタのサイズを増大させる。またそ
のような熱サイクルは埋め込み層の上方向への拡散を増
し、従つてバイポーラトランジスタのベース層の下の活
性（active）シリコン層を縮小する。この種のプロセス
では、ベース領域の下の実効活性層を確保するためにエ
ピタキシヤル層を厚くしなければならない。そのような
デバイスの１例は、1976年９月28日付でEdelらに発行さ
れた米国特許第3,982,974号明細書において見出すこと
ができる。
より高電圧で動作するバイポーラトランジスタに必要
な低いドーパント密度は、ベース領域と分離領域との間
の空乏層の広がりの膨張が増大することを可能にする。
この結果、これらの領域の間には空乏層が増大されるべ
き間隔が必要となる。またこれらのデバイスはシリコン
エピタキシヤル層とそれを覆つている酸化膜層との間の
インタフエースにおける表面効果に極めて敏感である。
この表面近くで起きる寄生効果を除去するためにガード
リングを必要とすることがしばしばある。従つて、集積
回路密度を高め、またはシリコン領域の単位面積当たり
の回路数を増やすために、厚いエピタキシヤル層のもつ
ネガテイブな効果の一部を取り除くことが望ましいと思
われる。
な低いドーパント密度は、ベース領域と分離領域との間
の空乏層の広がりの膨張が増大することを可能にする。
この結果、これらの領域の間には空乏層が増大されるべ
き間隔が必要となる。またこれらのデバイスはシリコン
エピタキシヤル層とそれを覆つている酸化膜層との間の
インタフエースにおける表面効果に極めて敏感である。
この表面近くで起きる寄生効果を除去するためにガード
リングを必要とすることがしばしばある。従つて、集積
回路密度を高め、またはシリコン領域の単位面積当たり
の回路数を増やすために、厚いエピタキシヤル層のもつ
ネガテイブな効果の一部を取り除くことが望ましいと思
われる。
本発明の目的は改良されたバイポーラ集積回路及びそ
の製造方法を提供することである。
の製造方法を提供することである。
従つて、もう１つの本発明の目的は、サイズを減少さ
れた高電圧バイポーラ集積回路を提供することである。
れた高電圧バイポーラ集積回路を提供することである。
本発明のもう１つの目的は、高密度，低価格の高電圧
バイポーラ集積回路のための自己整合分離を伴う３層の
エピタキシヤル層の製造方法（プロセス）を提供するこ
とである。
バイポーラ集積回路のための自己整合分離を伴う３層の
エピタキシヤル層の製造方法（プロセス）を提供するこ
とである。
本発明の更にもう１つの目的は、高電圧を扱うことが
でき、しかもシリコン領域を節約できるバイポーラ集積
回路を提供することである。
でき、しかもシリコン領域を節約できるバイポーラ集積
回路を提供することである。
本発明の上記の、およびその他の目的および利点は基
板の上に３層のエピタキシヤル成長層を使用することに
よつて達成される。第１に、埋め込み層を基板内に作
る。次に、基板全体を基板と同じ導電型のエピタキシヤ
ル層で覆う。この第１のエピタキシヤル層は、埋め込み
層上方の基板に付加的な高さを与える。第２のエピタキ
シヤル層は第１のエピタキシヤル層の上に作られ、反対
の導電型のものである。反対の導電型の第３のエピタキ
シヤル層は第２のエピタキシヤル層の上に作られ、第２
のエピタキシヤル層のドーパント密度より高いドーパン
ト密度を有する。より高いドーパント密度の第３のエピ
タキシヤル層を有することにより、表面効果は減少す
る。
板の上に３層のエピタキシヤル成長層を使用することに
よつて達成される。第１に、埋め込み層を基板内に作
る。次に、基板全体を基板と同じ導電型のエピタキシヤ
ル層で覆う。この第１のエピタキシヤル層は、埋め込み
層上方の基板に付加的な高さを与える。第２のエピタキ
シヤル層は第１のエピタキシヤル層の上に作られ、反対
の導電型のものである。反対の導電型の第３のエピタキ
シヤル層は第２のエピタキシヤル層の上に作られ、第２
のエピタキシヤル層のドーパント密度より高いドーパン
ト密度を有する。より高いドーパント密度の第３のエピ
タキシヤル層を有することにより、表面効果は減少す
る。
分離領域を作るためのドーパントは第３のエピタキシ
ヤル層内に加えられる。分離領域のためのこのドーパン
トは基板の導電型と同じ導電型である。導電型が反対の
ドーパントもまた第３のエピタキシヤル層内に与えられ
る。総てのドーパントは拡散するので、分離領域は第３
のエピタキシヤル層の表面から下方の第１エピタキシヤ
ル層に達し、導電型が反対のドーパントは第３のエピタ
キシヤル層の表面から下方の埋め込み層に達する。拡散
期間中に、埋め込み層はまた上方へ拡散し導電型が反対
のドーパント導電型と出会う。次に、ベース領域が埋め
込み層の上に形成され、次にエミツタ領域がベース領域
の内側に形成される。
ヤル層内に加えられる。分離領域のためのこのドーパン
トは基板の導電型と同じ導電型である。導電型が反対の
ドーパントもまた第３のエピタキシヤル層内に与えられ
る。総てのドーパントは拡散するので、分離領域は第３
のエピタキシヤル層の表面から下方の第１エピタキシヤ
ル層に達し、導電型が反対のドーパントは第３のエピタ
キシヤル層の表面から下方の埋め込み層に達する。拡散
期間中に、埋め込み層はまた上方へ拡散し導電型が反対
のドーパント導電型と出会う。次に、ベース領域が埋め
込み層の上に形成され、次にエミツタ領域がベース領域
の内側に形成される。
本発明は、基板の一番表面上に３層のエピタキシヤル
成長を用いることによつて、シリコン領域を節約するバ
イポーラ集積回路が提供されている。第１のエピタキシ
ヤル層は基板と同じ導電型であり、埋め込み層を取り巻
く基板に対して付加的な高さを与えている。その埋め込
み層はコレクタとしての役目をし、分離領域によつて取
り囲まれている。上方の２つのエピタキシヤル層は基板
の導電型とは反対の導電型であり、一番上のエピタキシ
ヤル層のドーパント密度は中間の（真ん中の）エピタキ
シヤル層のドーパント密度より高い。分離領域、埋め込
み層と接触しているコレクタプラグおよびベース領域と
の間の自己整合を行うためにマスターマスクが用いられ
ている。
成長を用いることによつて、シリコン領域を節約するバ
イポーラ集積回路が提供されている。第１のエピタキシ
ヤル層は基板と同じ導電型であり、埋め込み層を取り巻
く基板に対して付加的な高さを与えている。その埋め込
み層はコレクタとしての役目をし、分離領域によつて取
り囲まれている。上方の２つのエピタキシヤル層は基板
の導電型とは反対の導電型であり、一番上のエピタキシ
ヤル層のドーパント密度は中間の（真ん中の）エピタキ
シヤル層のドーパント密度より高い。分離領域、埋め込
み層と接触しているコレクタプラグおよびベース領域と
の間の自己整合を行うためにマスターマスクが用いられ
ている。
バイポーラデバイスを含む集積回路の製造方法を図面
を参照して下記に述べる。図面に示してあるような単一
のバイポーラデバイスの製造の説明を通じて、本発明を
理解することができるが、集積回路は図示されたNPNト
ランジスタの有無に拘わらず、多数のそのようなデバイ
ス、またはPNPトランジスタ、ダイオード、コンデン
サ、抵抗などその他のデバイスを含むことは理解される
であろう。説明を簡単にするために、従来のプロセスス
テツプは極く簡単に述べるにとめておくが、プロセスの
新規な局面に関係するステツプについてはより詳細に説
明する。
を参照して下記に述べる。図面に示してあるような単一
のバイポーラデバイスの製造の説明を通じて、本発明を
理解することができるが、集積回路は図示されたNPNト
ランジスタの有無に拘わらず、多数のそのようなデバイ
ス、またはPNPトランジスタ、ダイオード、コンデン
サ、抵抗などその他のデバイスを含むことは理解される
であろう。説明を簡単にするために、従来のプロセスス
テツプは極く簡単に述べるにとめておくが、プロセスの
新規な局面に関係するステツプについてはより詳細に説
明する。
第１図は、ドーパントを拡散した領域11を有する半導
体基板10の小部分の断面図を示す。基板10はＰ導電型材
料でできており、その一番上の表面からはN+導電型ドー
パントが延びて埋め込み層11を形成している。
体基板10の小部分の断面図を示す。基板10はＰ導電型材
料でできており、その一番上の表面からはN+導電型ドー
パントが延びて埋め込み層11を形成している。
第２図は、基板10上で成長し埋め込み層11を覆つてい
るエピタキシヤル層12を示す。エピタキシヤル層12は低
密度にドープされたＰ導電型材料でできている。エピタ
キシヤル層12の抵抗率は基板10の抵抗率に近いであろ
う。エピタキシヤル層12は、その後の加工段階のステツ
プの期間中、オートドーピングを防止するためのキヤツ
ピング（capping）層としての役目をする。後で判るよ
うに、エピタキシヤル層12はまた埋め込み層11の周囲の
Ｐ導電型基板10の付加的な高さを与えている。
るエピタキシヤル層12を示す。エピタキシヤル層12は低
密度にドープされたＰ導電型材料でできている。エピタ
キシヤル層12の抵抗率は基板10の抵抗率に近いであろ
う。エピタキシヤル層12は、その後の加工段階のステツ
プの期間中、オートドーピングを防止するためのキヤツ
ピング（capping）層としての役目をする。後で判るよ
うに、エピタキシヤル層12はまた埋め込み層11の周囲の
Ｐ導電型基板10の付加的な高さを与えている。
第３図は、第１のエピタキシヤル層12を覆つている２
つの付加的なエピタキシヤル層を図示している。第２の
エピタキシヤル層13はエピタキシヤル層12のすぐ上にあ
り、低密度でドープされたＮ導電型材料でできている。
第３のエピタキシヤル層14はエピタキシヤル層13を覆つ
ており、これもまたエピタキシヤル層13よりドーパント
密度が高いＮ導電型材料でできている。これら２ステツ
プのＮ導電型エピタキシヤル層から生じるいくつかの利
点があり、それらの利点は下記において明らかになるで
あろう。１例として示すだけであつて本発明を限定する
ものとして示すものではないが、１実施例においては埋
め込み層11のドーパント密度は５×1018〔atoms/cm3〕
であり、エピタキシヤル層12のドーパント密度は１×10
15〔atoms/cm3〕であり、エピタキシヤル層13のドーパ
ント密度は１×1015〔atoms/cm3〕であり、エピタキシ
ヤル層14のドーパント密度は２×1015〔atoms/cm3〕で
あつた。一般的には、エピタキシヤル層14のドーパント
密度は、エピタキシヤル層13のドーパント密度の２倍で
ある。エピタキシヤル層14のドーパント密度は、結果と
してできるトランジスタの所望する降伏電圧に応じて１
×1015〔atoms/cm3〕から５×1015〔atoms/cm3〕までの
範囲とすることができる。ドーパント密度が高ければ高
いほどそれだけ降伏電圧は低くなる。１例を挙げると、
エピタキシヤル層14のドーパント密度を１×1015〔atom
s/cm3〕とするとその結果できるトランジスタは120Vの
耐圧のトランジスタであり、一方５×1015〔atoms/c
m3〕のドーパント密度とすると、その結果でｋるトラン
ジスタは適当なエピタキシヤル成長の厚さをもつた25V
耐圧のトランジスタとなる。
つの付加的なエピタキシヤル層を図示している。第２の
エピタキシヤル層13はエピタキシヤル層12のすぐ上にあ
り、低密度でドープされたＮ導電型材料でできている。
第３のエピタキシヤル層14はエピタキシヤル層13を覆つ
ており、これもまたエピタキシヤル層13よりドーパント
密度が高いＮ導電型材料でできている。これら２ステツ
プのＮ導電型エピタキシヤル層から生じるいくつかの利
点があり、それらの利点は下記において明らかになるで
あろう。１例として示すだけであつて本発明を限定する
ものとして示すものではないが、１実施例においては埋
め込み層11のドーパント密度は５×1018〔atoms/cm3〕
であり、エピタキシヤル層12のドーパント密度は１×10
15〔atoms/cm3〕であり、エピタキシヤル層13のドーパ
ント密度は１×1015〔atoms/cm3〕であり、エピタキシ
ヤル層14のドーパント密度は２×1015〔atoms/cm3〕で
あつた。一般的には、エピタキシヤル層14のドーパント
密度は、エピタキシヤル層13のドーパント密度の２倍で
ある。エピタキシヤル層14のドーパント密度は、結果と
してできるトランジスタの所望する降伏電圧に応じて１
×1015〔atoms/cm3〕から５×1015〔atoms/cm3〕までの
範囲とすることができる。ドーパント密度が高ければ高
いほどそれだけ降伏電圧は低くなる。１例を挙げると、
エピタキシヤル層14のドーパント密度を１×1015〔atom
s/cm3〕とするとその結果できるトランジスタは120Vの
耐圧のトランジスタであり、一方５×1015〔atoms/c
m3〕のドーパント密度とすると、その結果でｋるトラン
ジスタは適当なエピタキシヤル成長の厚さをもつた25V
耐圧のトランジスタとなる。
第４図は、その後のプロセスに沿つた集積回路を示
す。酸化膜層16がエピタキシヤル層14の上に成長してい
る。誘電体層17が酸化膜層16の上に成長している。誘電
体層層17は窒化シリコンまたはその同等物のような任意
の適当な材料のものとすることができる。誘電体層17に
は周知の技術を用いて開口部18,19,21および22を作るこ
とによつてパターンが描かれている。開口部18および22
は分離領域に対する位置を定め、開口部19はコレクタプ
ラグの位置を定め、開口部21はベース領域の位置を定め
ている。誘電体層17はマスターマスクとして使用するこ
とによつて、分離領域、コレクタプラグおよびベース領
域との間に自己整合が生じる。マスターマスク技術は、
1980年５月27日付でHuntらに再発行された米国特許第3
0,282号明細書に記述されている。
す。酸化膜層16がエピタキシヤル層14の上に成長してい
る。誘電体層17が酸化膜層16の上に成長している。誘電
体層層17は窒化シリコンまたはその同等物のような任意
の適当な材料のものとすることができる。誘電体層17に
は周知の技術を用いて開口部18,19,21および22を作るこ
とによつてパターンが描かれている。開口部18および22
は分離領域に対する位置を定め、開口部19はコレクタプ
ラグの位置を定め、開口部21はベース領域の位置を定め
ている。誘電体層17はマスターマスクとして使用するこ
とによつて、分離領域、コレクタプラグおよびベース領
域との間に自己整合が生じる。マスターマスク技術は、
1980年５月27日付でHuntらに再発行された米国特許第3
0,282号明細書に記述されている。
第５図は、集積回路を覆つているホトレジスト23のパ
ターニングされた層を示す。開口部18および22の被覆を
防ぐためにホトレジスト23にはパターンが描かれてい
る。従来の技術を使用して、開口部18および22にある酸
化膜層16の部分は適当にエツチングされて除去され、エ
ピタキシヤル層14の一番上の表面が露出するようになつ
ている。このために開口部18および22を介してドーパン
トを加えて分離領域を作ることが可能になる。
ターニングされた層を示す。開口部18および22の被覆を
防ぐためにホトレジスト23にはパターンが描かれてい
る。従来の技術を使用して、開口部18および22にある酸
化膜層16の部分は適当にエツチングされて除去され、エ
ピタキシヤル層14の一番上の表面が露出するようになつ
ている。このために開口部18および22を介してドーパン
トを加えて分離領域を作ることが可能になる。
第６図は、領域24としてのこれらのドーパントを図示
している。更に、第６図はホトレジスト23が除去されて
いることを示す。分離領域24へのドーパントはこの時点
においては完全には拡散されておらず、結果としてでき
るバイポーラデバイスを完全に取り巻いている連続した
周囲を形成している点に注目されたい。
している。更に、第６図はホトレジスト23が除去されて
いることを示す。分離領域24へのドーパントはこの時点
においては完全には拡散されておらず、結果としてでき
るバイポーラデバイスを完全に取り巻いている連続した
周囲を形成している点に注目されたい。
第７図は、パターニングされたホトレジスト26の新し
い層を有する集積回路を示す。ホトレジスト26にはパタ
ーンが描かれていて開口部19を露出している。第７図に
おいては、付加的な酸化膜が成長し、第６図では露出さ
れていたエピタキシヤル層14の部分を覆つていることも
みることができる。同時に、付加的な酸化膜が開口部21
において成長している。付加的な酸化膜の成長後に、ホ
トレジスト26が適用され、次に開口部19を通じて存在し
た酸化膜16がエツチングにより除去され、開口部19を通
してエピタキシヤル層14が露出されている。次に、Ｎ型
ドーパントを開口部19を通してエピタキシヤル層14にド
ーピングしている。ひとたびこのドーパントがエピタキ
シヤル層14に導入されると、拡散プロセスステツプが実
行されてそのドーパントをＰ型分離領域24にドライブイ
ンする。
い層を有する集積回路を示す。ホトレジスト26にはパタ
ーンが描かれていて開口部19を露出している。第７図に
おいては、付加的な酸化膜が成長し、第６図では露出さ
れていたエピタキシヤル層14の部分を覆つていることも
みることができる。同時に、付加的な酸化膜が開口部21
において成長している。付加的な酸化膜の成長後に、ホ
トレジスト26が適用され、次に開口部19を通じて存在し
た酸化膜16がエツチングにより除去され、開口部19を通
してエピタキシヤル層14が露出されている。次に、Ｎ型
ドーパントを開口部19を通してエピタキシヤル層14にド
ーピングしている。ひとたびこのドーパントがエピタキ
シヤル層14に導入されると、拡散プロセスステツプが実
行されてそのドーパントをＰ型分離領域24にドライブイ
ンする。
この拡散プロセスステツプにより第８図に示す分離領
域24およびコレクタプラグ28が作られる。埋め込み層11
はエピタキシヤル層12を通して上方向へ拡散している点
にも注目されたい。エピタキシヤル層12は基板10に付加
的な高さを加えるので、分離領域24は先行技術のデバイ
スにおいて行われなければならなかつた程深く拡散する
必要はない。よく理解できるように、分離領域24のため
に加えられたドーパントは下方向へ拡散するだけではな
く、横方向へも拡散し、従つてそのドーパントが下方向
へ拡散しなければならない距離を短くすることによつ
て、発生する横方向拡散の量も減少させている。横方向
の拡散量が減少するので、バイポーラデバイスのために
用意された面積全体はまた、縮小することができる。本
発明を適用すると、その結果、必要なシリコン面積の量
が約50％縮少されることが見出されている。第８図はま
た、ホトレジスト層26が除去されており、開口部19を通
して露出されたエピタキシヤル層14の部分を覆うために
付加的な酸化膜が成長していることを示している。次
に、開口部21と一致する開口部を有するパターニングさ
れたホトレジスト27が適用されている。開口部21内にあ
る酸化膜層16の部分はエツチングして除去され、開口部
21の下にあるエピタキシヤル層14のその部分が露出され
ている。次に、Ｐ型ドーパントを開口部21を通じて加え
（第９図に示されている）ベース領域29を作る。ベース
ウエルまたは領域29の形成後に、ホトレジスト27,誘電
体層17および酸化膜層16の総てを除去する。
域24およびコレクタプラグ28が作られる。埋め込み層11
はエピタキシヤル層12を通して上方向へ拡散している点
にも注目されたい。エピタキシヤル層12は基板10に付加
的な高さを加えるので、分離領域24は先行技術のデバイ
スにおいて行われなければならなかつた程深く拡散する
必要はない。よく理解できるように、分離領域24のため
に加えられたドーパントは下方向へ拡散するだけではな
く、横方向へも拡散し、従つてそのドーパントが下方向
へ拡散しなければならない距離を短くすることによつ
て、発生する横方向拡散の量も減少させている。横方向
の拡散量が減少するので、バイポーラデバイスのために
用意された面積全体はまた、縮小することができる。本
発明を適用すると、その結果、必要なシリコン面積の量
が約50％縮少されることが見出されている。第８図はま
た、ホトレジスト層26が除去されており、開口部19を通
して露出されたエピタキシヤル層14の部分を覆うために
付加的な酸化膜が成長していることを示している。次
に、開口部21と一致する開口部を有するパターニングさ
れたホトレジスト27が適用されている。開口部21内にあ
る酸化膜層16の部分はエツチングして除去され、開口部
21の下にあるエピタキシヤル層14のその部分が露出され
ている。次に、Ｐ型ドーパントを開口部21を通じて加え
（第９図に示されている）ベース領域29を作る。ベース
ウエルまたは領域29の形成後に、ホトレジスト27,誘電
体層17および酸化膜層16の総てを除去する。
第９図に示すように、次に新たな酸化膜層32を集積回
路の上に成長させかつパターニングして金属接触領域を
作り、エミツタ領域31を作る。エミツタ領域31はＮ型ド
ーパントで作られている。酸化膜層32の開口部を介して
接触するために作つた金属層は図示していないが、これ
はこれらは当業者には周知であるからである。典型的な
集積回路においては、多層金属配線層が一般的には必要
となる。典型的なデバイスでは、ベースウエルまたは領
域29に加えられるドーパント密度は５×1018〔atoms/cm
3〕であつてＰ型であり、一方エミツタ領域31のドーパ
ント密度は１×1021〔atoms/cm3〕である。本発明の１
実施例においては、エピタキシヤル層12の厚さは約４μ
ｍであり、エピタキシヤル層13の厚さは約10μｍであ
り、エピタキシヤル層14の厚さは約５μｍである。分離
領域24のドーパント密度は２×1019〔atoms/cm3〕であ
る。コレクタプラグ28のドーパント密度は５×1019〔at
oms/cm3〕である。これらのパラメータは所望する降伏
電圧に応じて変化する。
路の上に成長させかつパターニングして金属接触領域を
作り、エミツタ領域31を作る。エミツタ領域31はＮ型ド
ーパントで作られている。酸化膜層32の開口部を介して
接触するために作つた金属層は図示していないが、これ
はこれらは当業者には周知であるからである。典型的な
集積回路においては、多層金属配線層が一般的には必要
となる。典型的なデバイスでは、ベースウエルまたは領
域29に加えられるドーパント密度は５×1018〔atoms/cm
3〕であつてＰ型であり、一方エミツタ領域31のドーパ
ント密度は１×1021〔atoms/cm3〕である。本発明の１
実施例においては、エピタキシヤル層12の厚さは約４μ
ｍであり、エピタキシヤル層13の厚さは約10μｍであ
り、エピタキシヤル層14の厚さは約５μｍである。分離
領域24のドーパント密度は２×1019〔atoms/cm3〕であ
る。コレクタプラグ28のドーパント密度は５×1019〔at
oms/cm3〕である。これらのパラメータは所望する降伏
電圧に応じて変化する。
埋め込み層11に使用する好ましいドーパントはアンチ
モンである。なぜならば、アンチモンは砒素またはリン
よりもオートドーピングの程度が低いからである。エピ
タキシヤル層13および14には砒素をドープする。エピタ
キシヤル層12にはボロンをドープする。
モンである。なぜならば、アンチモンは砒素またはリン
よりもオートドーピングの程度が低いからである。エピ
タキシヤル層13および14には砒素をドープする。エピタ
キシヤル層12にはボロンをドープする。
エピタキシヤル層14のドーパント密度をエピタキシヤ
ル層13のドーパント密度より高くすることによつていく
つかの利点が得られている。第１の表面効果が減少す
る。１例を挙げると、ベース領域29と分離領域24との間
のMOS電界効果トランジスタの動作は低下するが、それ
はより高密度でドープされた表面層がこの寄生MOS電界
効果トランジスタのしきい値電圧をさらに上昇させるか
らである。高密度でドープされた表面エピタキシヤル層
14もまた酸化膜層32中の電荷を中和するのを助長してい
る。第３に、高密度にドープされたエピタキシヤル層14
は間隔規則（spacing rules）を縮小することができ
る。何故ならば、ベース領域29は高密度でドープされた
エピタキシヤル層14を介して横方向へ遠くまで拡がらな
いからである。二重（デユアル）エピタキシヤル層13お
よび14によつて得られる第４の利点は、エピタキシヤル
層13のドーパント密度が低いためにバイポーラトランジ
スタの降伏電圧が上昇することである。
ル層13のドーパント密度より高くすることによつていく
つかの利点が得られている。第１の表面効果が減少す
る。１例を挙げると、ベース領域29と分離領域24との間
のMOS電界効果トランジスタの動作は低下するが、それ
はより高密度でドープされた表面層がこの寄生MOS電界
効果トランジスタのしきい値電圧をさらに上昇させるか
らである。高密度でドープされた表面エピタキシヤル層
14もまた酸化膜層32中の電荷を中和するのを助長してい
る。第３に、高密度にドープされたエピタキシヤル層14
は間隔規則（spacing rules）を縮小することができ
る。何故ならば、ベース領域29は高密度でドープされた
エピタキシヤル層14を介して横方向へ遠くまで拡がらな
いからである。二重（デユアル）エピタキシヤル層13お
よび14によつて得られる第４の利点は、エピタキシヤル
層13のドーパント密度が低いためにバイポーラトランジ
スタの降伏電圧が上昇することである。
これまでの説明により、シリコン領域を節約する、よ
り小さい新たな改良されたバイポーラ集積回路が提供さ
れていることが理解されるはずである。集積回路を製造
する場合の重要なプロセスステツプ数がマスターマスク
の使用により減少するという利点もある。
り小さい新たな改良されたバイポーラ集積回路が提供さ
れていることが理解されるはずである。集積回路を製造
する場合の重要なプロセスステツプ数がマスターマスク
の使用により減少するという利点もある。
第１図乃至第８図は本発明を実施する製造プロセスステ
ツプの連続的な進行ステツプを概略的な形で示してい
る。 第９図はこのプロセスの継続であり、完成段階に近いバ
イポーラトランジスタ１個を備えた集積回路の一部を断
面図で示している。 10……Ｐ型基板、11……N+埋め込み層、12……P-型エピ
タキシヤル層、13……N-型エピタキシヤル層、14……Ｎ
型エピタキシヤル層、16,32……酸化膜層、17……誘電
体層、18,19,21,22,……開口部、23,26,27……ホトレジ
スト、24……Ｐ型分離領域、28……N+型コレクタプラ
グ、29……Ｐ型ベース領域、31……Ｎ型エミツタ領域
ツプの連続的な進行ステツプを概略的な形で示してい
る。 第９図はこのプロセスの継続であり、完成段階に近いバ
イポーラトランジスタ１個を備えた集積回路の一部を断
面図で示している。 10……Ｐ型基板、11……N+埋め込み層、12……P-型エピ
タキシヤル層、13……N-型エピタキシヤル層、14……Ｎ
型エピタキシヤル層、16,32……酸化膜層、17……誘電
体層、18,19,21,22,……開口部、23,26,27……ホトレジ
スト、24……Ｐ型分離領域、28……N+型コレクタプラ
グ、29……Ｐ型ベース領域、31……Ｎ型エミツタ領域
Claims (3)
- 【請求項１】第１の表面を有する第１の導電型の基板を
作ることと、 基板内に第２導電型の埋め込み層を選択的に形成し第１
の表面から延ばすことと、 第１の表面上に第１の導電型の第１のエピタキシヤル層
を作ることと、 第１のエピタキシヤル層の上に第２の導電型の第２のエ
ピタキシヤル層を作ることと、 第２のエピタキシヤル層の上に第２の導電型の、第２の
エピタキシヤル層よりドーパント密度の高い第３のエピ
タキシヤル層を作ることと、 第３エピタキシヤル層に第１導電型のドーパントを、埋
め込み層を取り巻くように、加えることと、第３のエピ
タキシヤル層において第２の導電型のドーパントを選択
的に加え、かつ埋め込み層の一部分の上に置くことと、
そして 第３のエピタキシヤル層内に選択的に加えられたドーパ
ントをドライブインするための拡散を実行し、かつ同時
に埋め込み層を上方向へ拡散させることを含む、バイポ
ーラ集積回路の製造方法。 - 【請求項２】埋め込み層の一部の上の第３のエピタキシ
ヤル層に第１導電型のベースウエルを選択的に作り、ベ
ースウエール内にエミツタ領域を作ることを更に含むこ
とを特徴とする前に請求項１記載のバイポーラ集積回路
の製造方法。 - 【請求項３】第１の導電型の基板と、 基板を覆う第１の導電型の第１のエピタキシヤル層と、 第１のエピタキシヤル層を覆つている第２の導電型の第
２のエピタキシヤル層と、 第２のエピタキシヤル層を覆つていて、第２のエピタキ
シヤル層のドーパント密度より高いドーパント密度の第
２の導電型を有する第３のエピタキシヤル層と、 第１エピタキシヤル層を通つて基板から第２のエピタキ
シヤル層内に延びている埋め込み層と、 埋め込み層を取り巻いており、かつ第３および第２のエ
ピタキシヤル層を通つて少なくとも第１のエピタキシヤ
ル層内に延びている分離領域と、 第３および第２のエピタキシヤル層から延びていて埋め
込み層と接触している接触プラグと、 埋め込み層の上の第３のエピタキシヤル層内に配置され
たベース領域と、そして ベース領域内に位置するエミツタ領域とを含むことを特
徴とするバイポーラ集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US191461 | 1988-05-09 | ||
| US07/191,461 US4902633A (en) | 1988-05-09 | 1988-05-09 | Process for making a bipolar integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0217646A JPH0217646A (ja) | 1990-01-22 |
| JP2700487B2 true JP2700487B2 (ja) | 1998-01-21 |
Family
ID=22705591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1099914A Expired - Fee Related JP2700487B2 (ja) | 1988-05-09 | 1989-04-19 | バイポーラ集積回路及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4902633A (ja) |
| EP (1) | EP0341461B1 (ja) |
| JP (1) | JP2700487B2 (ja) |
| DE (1) | DE68923730T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06101540B2 (ja) * | 1989-05-19 | 1994-12-12 | 三洋電機株式会社 | 半導体集積回路の製造方法 |
| US5139961A (en) * | 1990-04-02 | 1992-08-18 | National Semiconductor Corporation | Reducing base resistance of a bjt by forming a self aligned silicide in the single crystal region of the extrinsic base |
| US5200347A (en) * | 1991-02-14 | 1993-04-06 | Linear Technology Corporation | Method for improving the radiation hardness of an integrated circuit bipolar transistor |
| US6043555A (en) * | 1995-04-13 | 2000-03-28 | Telefonaktiebolget Lm Ericsson | Bipolar silicon-on-insulator transistor with increased breakdown voltage |
| SE515867C2 (sv) * | 1995-04-13 | 2001-10-22 | Ericsson Telefon Ab L M | Bipolär SOI-transistor |
| US5702959A (en) * | 1995-05-31 | 1997-12-30 | Texas Instruments Incorporated | Method for making an isolated vertical transistor |
| TW200733244A (en) * | 2005-10-06 | 2007-09-01 | Nxp Bv | Semiconductor device |
| JP2007158188A (ja) * | 2005-12-07 | 2007-06-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2007165370A (ja) * | 2005-12-09 | 2007-06-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP5261640B2 (ja) * | 2005-12-09 | 2013-08-14 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置の製造方法 |
| FR2978614B1 (fr) * | 2011-07-25 | 2014-09-05 | Altis Semiconductor Snc | Substrat semi-conducteur comprenant des zones dopees formant une jonction p-n |
| CN102664161B (zh) * | 2012-05-25 | 2016-11-16 | 杭州士兰集成电路有限公司 | 高压bcd工艺中高压器件的隔离结构及其制造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US30282A (en) * | 1860-10-09 | Quartz crusher and amalgamator | ||
| US3473977A (en) * | 1967-02-02 | 1969-10-21 | Westinghouse Electric Corp | Semiconductor fabrication technique permitting examination of epitaxially grown layers |
| US3544863A (en) * | 1968-10-29 | 1970-12-01 | Motorola Inc | Monolithic integrated circuit substructure with epitaxial decoupling capacitance |
| FR2041710B1 (ja) * | 1969-05-08 | 1974-06-14 | Radiotechnique Compelec | |
| DE2031831A1 (de) * | 1969-06-27 | 1972-03-02 | Hitachi Ltd | Halbleiterdiode und Verfahren zu ihrer Herstellung |
| US3622842A (en) * | 1969-12-29 | 1971-11-23 | Ibm | Semiconductor device having high-switching speed and method of making |
| US3982974A (en) * | 1971-11-22 | 1976-09-28 | International Business Machines Corporation | Compensation of autodoping in the manufacture of integrated circuits |
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| DE3136364A1 (de) * | 1980-12-05 | 1982-11-18 | VEB Halbleiterwerk Frankfurt/Oder Leitbetrieb im VEB Kombinat Mikroelektronik, DDR 1200 Frankfurt | Verfahren zur herstellung integrierter schaltkreise |
| JPS58210659A (ja) * | 1982-06-01 | 1983-12-07 | Nec Corp | 半導体装置およびその製造方法 |
| US4593457A (en) * | 1984-12-17 | 1986-06-10 | Motorola, Inc. | Method for making gallium arsenide NPN transistor with self-aligned base enhancement to emitter region and metal contact |
| US4717681A (en) * | 1986-05-19 | 1988-01-05 | Texas Instruments Incorporated | Method of making a heterojunction bipolar transistor with SIPOS |
| JPS6318673A (ja) * | 1986-07-11 | 1988-01-26 | Yamaha Corp | 半導体装置の製法 |
| IT1215024B (it) * | 1986-10-01 | 1990-01-31 | Sgs Microelettronica Spa | Processo per la formazione di un dispositivo monolitico a semiconduttore di alta tensione |
-
1988
- 1988-05-09 US US07/191,461 patent/US4902633A/en not_active Expired - Lifetime
-
1989
- 1989-04-19 JP JP1099914A patent/JP2700487B2/ja not_active Expired - Fee Related
- 1989-04-20 DE DE68923730T patent/DE68923730T2/de not_active Expired - Fee Related
- 1989-04-20 EP EP89107083A patent/EP0341461B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4902633A (en) | 1990-02-20 |
| JPH0217646A (ja) | 1990-01-22 |
| DE68923730T2 (de) | 1996-04-04 |
| EP0341461A3 (en) | 1990-05-16 |
| EP0341461A2 (en) | 1989-11-15 |
| DE68923730D1 (de) | 1995-09-14 |
| EP0341461B1 (en) | 1995-08-09 |
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