DE68923730T2 - Verfahren zur Herstellung einer bipolaren integrierten Schaltung. - Google Patents

Verfahren zur Herstellung einer bipolaren integrierten Schaltung.

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Description

    Hintergrund der Erfindung
  • Diese Erfindung betrifft ein Verfahren zur Herstellung von integrierten Halbleiterschaltungen im allgemeinen und im besonderen einen Prozeß zur Herstellung einer bipolaren integrierten Hochspannungs-Transistorschaltung.
  • Das gegenwärtige Verfahren zur Herstellung bipolarer Hochspannungstransistoren (zwischen 20 und 150 Volt) verwendet eine niedrig dotierte, dicke Silizium-Epitaxieschicht. Diese dicke Silizium-Epitaxieschicht verursacht einige unerwünschte Einschränkungen. Um z.B. einen Isolierungsbereich für einen Transistor zu erzeugen, sind lange Eintriebszeiten bei hohen Temperaturen erforderlich, um die Dotierstoffe zum Erzeugen eines Isolierungsbereiches einzutreiben. Als Folge erhöht die seitliche Diffusion des Isolierungsbereiches die Minimalgröße des Transistors. Solche thermischen Zyklen erhöhen ferner die Aufwärtsdiffusion der vergrabenen Schicht, wodurch die aktive Siliziumschicht unter das Basis des bipolaren Transistors verringert wird. Bei dieser Art von Prozeß muß die Epitaxieschicht dick sein, um eine wirksame Aktivschicht unter der Basiszone sicherzustellen. Ein Beispiel eines solchen Bauteils kann in US-A-3 982 974, erteilt am 28.9.1976 an Edel et al., gefunden werden.
  • Der für die Bipolartransistoren höherer Spannung erforderliche niedrige Dotierungsgrad erlaubt eine Zunahme in der Ausdehnung der zwischen der Basiszone und der Isolierungszone verteilten Verarmung. Dies hat zur Folge, daß die Abstände zwischen diesen Zonen vergrößert werden müssen. Auch sind die Bauteile äußerst empfindlich für die Oberflächeneffekte an der Grenzfläche zwischen der Silizium-Epitaxieschicht und einer abdeckenden Oxidschicht. Oft werden Schutzringe benötigt, um die nahe der Oberfläche auftretenden parasitischen Effekte zu beseitigen. Daher wäre es wünschenswert, einige der negativen Auswirkungen der dicken Epitaxieschicht zu beseitigen, um die Schaltkreisdichte oder die Anzahl von Schaltkreisen pro Silizium-Flächeneinheit zu vergrößern
  • Das Dokument FR-A-2 445 022 zeigt ein Verfahren zur Herstellung von integrierten Halbleiterbauteilen, das zwei auf einem Substrat gebildete Epitaxieschichten verwendet. Die erste Epitaxieschicht weist den gleichen Leitfähigkeitstyp wie das Substrat auf, und die zweite Epitaxieschicht weist einen entgegengesetzten Leitfähigkeitstyp auf. Die Deutsche Patentanmeldung DE-A-3 136 364 offenbart ein ähnliches Verfahren.
  • Es ist folglich eine Aufgabe der vorliegenden Erfindung, eine verbesserte bipolare integrierte Schaltung zur Verfügung zu stellen.
  • Eine andere Aufgabe der vorliegenden Erfindung ist, eine integrierte Hochspannungs-Bipolarschaltung mit einer verminderten Größe zur Verfügung zu stellen.
  • Noch eine andere Aufgabe der vorliegenden Erfindung ist, einen Dreischicht-Epitaxieprozeß mit selbstjustierender Isolierung für hochdichte, billige integrierte Hochspannungs-Bipolarschaltungen zur Verfügung zu stellen.
  • Noch eine weitere Aufgabe der vorliegenden Erfindung ist, eine integrierte Bipolarschaltung zur Verfügung zu stellen, die imstande ist, eine höhere Spannung zu handhaben und dennoch weniger Siliziumfläche verbraucht.
    • Zusammenfassung der Erfindung
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer bipolaren integrierten Schaltung zur Vergung gestellt, des umfaßt: Bereitstellen eines Substrats eines ersten Leitfähigkeitstyps und mit einer ersten Hauptoberfläche; selektiv Bilden einer vergrabenen Schicht eines zweiten Leitfähigkeitstyps in dem Substrat und sich von der ersten Oberfläche ausdehnend; Bilden einer ersten Epitaxieschicht des ersten Leitfähigkeitstyps über der ersten Oberfäche; Bilden einer zweiten Epitaxieschicht des zweiten Leitfähigkeitstyps über der ersten Epitaxieschicht; Bilden einer dritten Epitaxieschicht des zweiten Leitfähigkeitstyps über der zweiten Epitaxieschicht und mit einem höheren Dotierungsgrad als die zweite Epitaxieschicht; selektiv Bereitstellen eines Dotierstoffes des ersten Leitfähigkeitstyps in der dritten Epitaxieschicht in einer Weise, um die vergrabene Schicht zu umgeben; selektiv Bereitstellen eines Dotierstoffes des zweiten Leitfähigkeitstyps in der dritten Epitaxieschicht und gelegen über einem ersten Teil der vergrabenen Schicht; Durchführen einer Diffusion, um die in der dritten Epitaxieschicht selektiv bereitgestellten Dotierstoffe einzutreiben und gleichzeitig Veranlassen der vergrabenen Schicht, aufwärts durch die erste Epitaxieschicht in die zweite Epitaxieschicht zu diffundieren, wobei sich der selektiv bereitgestellte Dotierstoff des ersten Leitfähigkeitstyps zu der ersten Epitaxieschicht ausdehnt, um eine Isolierungszone zu bilden, und sich der selektiv bereitgestellte Dotierstoff des zweiten Leitfähigkeitstyps zu der vergrabenen Schicht ausdehnt, um einen Kollektoranschluß zu bilden; selektiv Bilden einer Basiszone des ersten Leitfähigkeitstyps in der dritten Epitaxieschicht über einem zweiten Teil der vergrabenen Schicht und Bilden einer Emitterzone des zweiten Leiltfähigkeitstyps in der Basiszone.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird eine bipolare integrierte Schaltung zur Verfügung gestellt, die umfaßt: ein Substrat eines ersten Leitfähigkeitstyps; eine erste Epitaxieschicht des ersten Leitfähigkeitstyps, die das Substrat bedeckt; eine zweite Epitaxieschicht eines zweiten Leitfähigkeitstyps, die die erste Epitaxieschicht bedeckt, eine dritte Epitaxieschicht des zweiten Leitfähigkeitstyps, die die zweite Epitaxieschicht bedeckt und mit einer Dotierungsdichte, die höher als die der zweiten Epitaxieschicht ist; eine vergrabene Schicht des zweiten Leitfähigkeitstyps, die sich von dem Substrat durch die erste Epitaxieschicht und in die zweite Epitaxieschicht erstreckt; eine Isolierungszone des ersten Leitfähigkeitstyps, die die vergrabene Schicht umgibt und sich durch die dritte und zweite Epitaxieschicht und mindestens in die erste Epitaxieschicht erstreckt; einen Kollektoranschluß des zweiten Leitfähigkeitstyps, der sich durch die dritte und zweite Epitaxieschicht erstreckt und Kontakt mit einem ersten Teil der vergrabenen Schicht herstellt; eine Basiszone des ersten Leitfähigkeitstyps, die in der dritten Epitaxieschicht über einem zweiten Teil der vergrabenen Schicht gelegen ist, und eine Emitterzone des zweiten Leitfähigkeitstyps, die in der Basiszone gelegen ist.
    • Kurzbeschreibung der Zeichnungen
  • Fig. 1-8 veranschaulichen in Umrißform fortlaufende Schritte in dem Verfahren zur praktischen Ausführung der vorliegenden Erfindung und Fig. 9 ist eine Fortsetzung des Prozesses und zeigt in Schnittansicht einen Teil einer integrierten Schaltung mit einem Bipolartransistor nahe seiner Vollendungsstufe.
    • Ausführliche Beschreibung der Erfindung
  • Ein Verfahren zur Herstellung einer integrierten Schaltung, die bipolare Elemente enthält, wird nun in Verbindung mit den Zeichungen beschrieben. Ein Verständnis der vorliegenden Erfindung kann durch die Erklärung der Herstellung eines einzigen Bipolarelementes, wie in den Zeichnungen dargestellt, erlangt werden. Es versteht sich jedoch, daß eine integrierte Schaltung viele derartige Elemente und andere Elemente, wie PNP-Transistoren, Dioden, Kondensatoren, Widerstände usw., mit oder ohne den gezeigten NPN-Transistor enthält. Um die Erklärung zu vereinfachen, werden herkömmliche Prozeßschritte nur kurz beschrieben, während die Schritte, die die neuartigen Aspekte des Prozesses betreffen, ausführlicher beschrieben werden.
  • Fig. 1 zeigt eine Schnittansicht eines kleinen Teils eines Halbleitersubstrats 10 mit diffundierten Dotierstoffen 11. Das Substrat 10 ist Material des P Leitfähigkeitstyps mit einer oberen Oberfläche, von der sich ein Dotierstoff des N+ Leitfähigkeitstyps ausdehnt, um eine vergrabene Schicht 11 zu bilden.
  • Fig. 2 zeigt eine Epitaxieschicht 12, die über dem Substrat 10 aufgewachsen ist und die vergrabene Schicht 11 bedeckt. Die Epitaxieschicht 12 besteht aus leicht dotiertem Material des P Leitfähigkeitstyps. Der Leitwert der Epitaxieschicht 12 wird nahe dem des Substrats 10 sein. Die Epitaxieschicht 12 dient als eine Abdeckschicht, um während nachfolgender Bearbeitungsschritte eine Selbstdotierung zu verhindern. Wie im Folgenden zu sehen sein wird, stellt die Epitaxieschicht 12 auch eine zusätzliche Höhe von P leitfähigem Substrat 10 um die vergrabene Schicht 11 herum zur Verfügung.
  • Fig. 3 zeigt zwei weitere Epitaxieschichten, die die erste Epitaxieschicht 12 bedecken. Die zweite Epitaxieschicht 13 liegt direkt auf der Epitaxieschicht 12 und umfaßt ein leicht dotiertes N leitfähiges Material. Die dritte Epitaxieschicht 14 bedeckt die Epitaxieschicht 13 und umfaßt ebenfalls Material des N Leitfähigkeitstyps, das einen höheren Dotierungsgrad als die Epitaxieschicht 13 aufweist. Es gibt Vorteile, die aus den zwei N leitfähigen Epitaxieschichten hervorgehen, die im Folgenden deutlicher werden. Als Beispiel und nicht als Einschränkung beträgt bei einer Ausführung die Dotierungsdichte der vergrabenen Schicht 11 5x10¹&sup8; Atome pro Kubikzentimeter, die Dotierungsdichte der Epitaxieschicht 12 beträgt 1x10¹&sup5; Atome pro Kubikzenzimeter, die Dotierungsdichte der Epitaxieschicht 13 beträgt 1x10¹&sup5; Atome pro Kubikzentimeter, und die Dotierungsdichte der Epitaxieschicht 14 beträgt 2x10¹&sup5; Atome pro Kubikzentimeter. Typischerweise beträgt die Dotierungsdichte der Epitaxieschicht 14 das Doppelte der Dotierungsdichte der Epitaxieschicht 13. Abhängig von den gewünschten Durchbruchspannungseigenschaften des sich ergebenden Transistors kann die Dotierungsdichte der Epitaxieschicht 14 Bereich von 1x10¹&sup5; bis 5x10¹&sup5; Atomen pro Kubikzentimeter liegen. Je höher die Dotierungsdichte, desto niedriger die Spannung. Zum Beispiel wird bei einer Dotierungsdichte von 1x10¹&sup5; für die Epitaxieschicht 14 das sich ergebende Bauteil ein 120 Volt Transistor sein, und für eine Dotierungsdichte von 5x10¹&sup5; wird das sich ergebende Bauteil ein 25 Volt Transistor mit der geeigneten Epitaxiedicke sein.
  • Fig. 4 zeigt die integrierte Schaltung weiter entlang ihres Prozesses. Eine Oxidschicht 16 wurde über der Epitaxieschicht 14 aufgewachsen. Eine dielektrische Schicht 17 wurde über der Oxidschicht 16 aufgewachsen. Die dielektrische Schicht 17 kann irgendein geeignetes Material, z.B. Siliziumnitrid oder dergleichen, sein. Die dielektrische Schicht 17 wurde mit Hilfe bekannter Verfahren mit Mustern versehen, um die Öffnungen 18, 19, 21 und 22 zu bilden. Die Öffnungen 18 und 22 definieren die Stelle für eine Isolierungszone, die Öffnung 19 definiert die Stelle für einen Kollektoranschluß, und die Öffnung 21 definiert die Stelle für eine Basiszone. Indem die dielektrische Schicht 17 als eine Mastermaske benutzt wird, ergibt sich eine Selbstjustierung zwischen der Isolierungszone, dem Kollektoranschluß und der Basiszone. Ein Mastermaskenverfahren wird in US-Abänderungspatent Re. 30,282, neu erteilt am 27.5.1980 an Hunt et al., beschrieben.
  • Fig. 5 zeigt eine gemusterte Photoresistschicht 23, die die integrierte Schaltung bedeckt. Das Photoresist 23 ist gemustert, um eine Abdekkung der Öffnungen 18 und 22 zu verhindern. Mit herkömmlichen Verfahren ist der in den Öffnungen 18 und 22 vorhandene Teil der Oxidschicht 16 geeignet weggeätzt worden, um die obere Oberfläche der Epitaxieschicht 14 freizulegen. Dies erlaubt die Plazierung von Dotierstoffen durch die Öffnungen 18 und 22, um eine Isolierungszone zu bilden.
  • Fig. 6 zeigt diese Dotierstoffe als Zonen 24. Fig. 6 zeigt außerdem, daß das Photoresist 23 entfernt worden ist. Man beachte, daß zu diesem Zeitpunkt die Dotierstoffe 24 nicht vollständig diffundiert sind und eine durchgehende Begrenzung bilden, die das sich ergebende bipolare Element vollständig umgibt.
  • Fig. 7 zeigt die integrierte Schaltung mit einer neuen Schicht aus gemustertem Photoresist 26. Das Photoresist ist gemustert worden, um die Öffnung 19 freizulegen. Fig. 7 zeigt ebenfalls, daß weiteres Oxid aufgewachsen wurde und die Teile der Epitaxieschicht 14 bedeckt, die in Fig. 6 freigelegt waren. Gleichzeitig wurde weiteres Oxid in der Öffnung 21 aufgewachsen. Nach dem Aufwachsen des weiteren Oxids wird das Photoresist 26 aufgetragen und dann das Oxid 16, das durch die Öffnung 19 bestand, weggeätzt, um die Epitaxieschicht 14 durch die Öffnung 19 freizulegen. Ein N Dotierstoff wird durch die Öffnung 19 in die Epitaxieschicht 14 eingeführt. Wenn einmal dieser Dotierstoff in die Epitaxieschicht 14 eingeführt ist, wird ein Diffusionsschritt durchgeführt, um diesen Dotierstoff zusammen mit den Dotierstoffen 24 einzutreiben.
  • Dieser Diffusionsschritt wird die Isolierungszonen 24 und den Kollektoranschluß 28, gezelgt in Fig. 8, erzeugen. Man beachte ferner, daß die vergrabene Schicht 11 aufwärts durch die Epitaxieschicht 12 diffundiert ist. Da die Epitaxieschicht 12 dem Substrat 10 eine zusätzliche Höhe zur Verfügung gestellt hat, braucht die Isolierungszone 24 nicht so tief wie bei den Elementen des Standes der Technik zu diffundieren. Wie man einsehen wird, diffundiert der für die Isolierungszone 24 bereitgestellte Dotierstoff nicht nur abwärts, sondern er diffundiert auch seitwärts und durch Verkürzen der Strecke, die die Dotierstoffe abwärts diffundieren müssen, vermindert dies daher auch den Betrag der auftretenden seitlichen Diffusion. Da der Betrag der seitlichen Diffusion vermindert wird, kann auch die für das bipolare Element bereitgestellte Gesamtfläche reduziert werden. Es wurde herausgefunden, daß sich bei Verwendung der vorliegenden Erfindung eine Verminderung von etwa 50% in der Menge der benötigten Siliziumfläche ergibt. Fig. 8 zeigt auch, daß die Photoresistschicht 26 entfernt und weiteres Oxid aufgewachsen worden ist, um den durch die Öffnung 19 freigelegten Teil der Epitaxieschicht 14 zu bedecken. Dann wird eine gemusterte Schicht von Photoresist 27 aufgetragen, die eine Öffnung besitzt, die mit der Öffnung 21 zusammenfällt. Der in der Öffnung 21 vorhandene Teil der Oxidschicht 16 wird weggeätzt, um den Teil der Epitaxieschicht 14 freizulegen, der unter der Öffnung 21 vorhanden ist. Ein P Dotierstoff wird dann durch die Öffnung 21 hinzugefügt, um die Basiszone 29 bereitzustellen (gezeigt in Fig. 9). Nachdem die Basiswanne oder -zone 29 gebildet ist, werden das Photoresist 27, die dielektrische Schicht 17 und die Oxidschicht 16 alle entfernt.
  • Wie in Fig. 9 gezeigt, wird dann eine neue Schicht von Oxid 32 über der integrierten Schaltung aufgewachsen und gemustert, um Metallkontaktzonen und die Emitterzone 31 berelitzustellen. Die Emitterzone 31 wird aus Dotierstoffen den N-Typs gebildet. Die Metallschicht, die bereitgestellt wird, um durch die Öffnungen in der Oxidschicht 32 Kontakt herzustellen, ist nicht dargestellt, da dies den Fachleuten bekannt ist. Bei einer typischen Integrierten Schaltung werden im allgemeinen mehrfache Metallschichten benötigt. In einem typischen Bauteil betragen die in der Basiswanne oder -zone 29 bereitgestellten Dotierungsdichten 5x10¹&sup8; Atome pro Kubikzentimeter und sind vom Typ P, während die Dotierungsdichte in der Emitterzone 31 1x10²¹ Atome pro Kubikzentimeter beträgt. Bei einer Ausführung der vorliegenden Erfindung beträgt die Dicke der Epitaxieschicht 12 etwa 4 um, die Dicke der Epitaxieschicht 13 beträgt etwa 10 um, und die Dicke der Epitaxieschicht 14 beträgt etwa 5 um Die Dotierungsdichte der Isolierungszone 24 beträgt 2x10¹&sup9; Atome pro Kubikzentimeter, und die Dotierungsdichte des Kollektoranschlusses 28 beträgt 5x10¹&sup9; Atome pro Kubikzentimeter. Diese Parameter werden abhängig von der gewünschten Durchbruchspannung variieren.
  • Der bevorzugte Dotierstoff zur Verwendung in der vergrabenen Schicht 11 ist Antimon, weil es eine weniger starke Selbstdotierung als Arsen oder Phosphor aufweist. Die Epitaxieschichten 13 und 14 werden mit Arsen dotiert. Die Epitaxieschicht 12 wird mit Bor dotiert.
  • Durch die höhere Dotierung der Epitaxieschicht 14 gegenüber der Epitaxieschicht 13 werden mehrere Vorteile erzielt. Erstens werden die Oberflächeneffekte vermindert. Als ein Beispiel wird die MOS-Feldeffekttransistorwirkung zwischen der Basiszone 29 und Isolierungszone 24 vermindert, da die höher dotierte Oberflächenschicht bewirkt, daß die Schwellenspannung dieses parasitischen MOS-Feldeffekttransistors höher ist. Die hoch dotierte Oberflächen-Epitaxieschicht 14 hilft ferner, die Ladung in der Oxidschicht 32 zu neutralisieren. Drittens erlaubt die hoch dotierte Oberflächen-Epitaxieschicht 14 eine Schrumpfung der Beabstandungsregeln, weil sich die Basiszone 29 nicht so weit in der seitlichen Richtung durch die hoch dotierte Epitaxieschicht 14 ausbreitet. Ein vierter Vorteil, der durch die doppelten Epitaxieschichten 13 und 14 erzielt wird, ist, daß die Durchbruchspannung des Bipolartransistors wegen der geringeren Dotierung der Epitaxieschicht 13 zunimmt.
  • Mittlerweile sollte man anerkennen, daß eine neue und verbesserte bipolare integrierte Schaltung zur Verfügung gestellt worden ist, die eine geringere Siliziumfläche benötigt. Die Zahl der kritischen Prozeßschritte beim Herstellen der integrierten Schaltung wird durch die Verwendung einer Mastermaske verringert.

Claims (7)

1. Verfahren zur Herstellung einer bipolaren integrierten Schaltung, des umfaßt:
Bereitstellen eines Substrats (10) eines ersten Leitfähigkeitstyps und mit einer ersten Hauptoberfläche; selektiv Bilden einer vergrabenen Schicht (11) eines zweiten Leitfähigkeitstyps in dem Substrat und sich von der ersten Oberfläche ausdehnend; Bilden einer ersten Epitaxieschicht (12) des ersten Leitfähigkeitstyps über der ersten Oberfäche; Bilden einer zweiten Epitaxieschicht (13) des zweiten Leitfähigkeitstyps über der ersten Epitaxieschicht; Bilden einer dritten Epitaxieschicht (14) des zweiten Leitfähigkeitstyps über der zweiten Epitaxieschicht (13) und mit einem höheren Dotierungsgrad als die zweite Epitaxieschicht (13); selektiv Bereitstellen eines Dotierstoffes des ersten Leitfähigkeitstyps in der dritten Epitaxieschicht (14) in einer Weise, um die vergrabene Schicht (11) zu umgeben; selektiv Bereitstellen eines Dotierstoffes des zweiten Leitfähigkeitstyps in der dritten Epitaxieschicht (14) und gelegen über einem ersten Teil der vergrabenen Schicht (11); Durchführen einer Diffusion, um die in der dritten Epitaxieschicht (14) selektiv bereitgestellten Dotierstoffe einzutreiben, und gleichzeitig Veranlassen der vergrabenen Schicht (11), aufwärts durch die erste Epitaxieschicht (12) in die zweite Epitaxieschicht (13) zu diffundieren, wobei sich der selektiv bereitgestellte Dotierstoff des ersten Leitfähigkeitstyps zu der ersten Epitaxieschicht (12) ausdehnt, um eine Isolierungszone (24) zu bilden, und sich der selektiv bereitgestellte Dotierstoff des zweiten Leitfähigkeitstyps zu der vergrabenen Schicht ausdehnt (11), um einen Kollektoranschluß (28) zu bilden; selektiv Bilden einer Basiszone (29) des ersten Leitfähig keitstyps in der dritten Epitaxieschicht (14) über einem zweiten Teil der vergrabenen Schicht (11) und Bilden einer Emitterzone (31) des zweiten Leitfähigkeitstyps in der Basiszone (29).
2. Verfahren nach Anspruch 1, bei dem der Dotierungsgrad in der dritten Epitaxieschicht (14) etwa das Zweifache des Dotierungsgrades in der zweiten Epitaxieschicht (13) beträgt.
3. Verfahren nach Anspruch 1 oder 2, das weiter die Schritte umfaßt:
Bilden einer Schicht aus Oxid (16) über der dritten Epitaxieschicht (14) nach dem Bilden der dritten Epitaxieschicht (14), Bilden einer dielektrischen Schicht (17) über Schicht aus Oxid (16) und Verwenden einer Mastermaske, um in der dielektrischen Schicht (17) selektiv Öffnungen (18, 22) für die Isolierungszone (24), den Kollektoranschluß (19) und die Basiszone (21) bereitzustellen,
und worin das selektive Bereitstellen des Dotierstoffes des ersten Leitfähigkeitstyps in der dritten Epitaxieschicht (14) das Durchätzen des Oxids in der für die Isolierungszone (24) bereitgestellten Öffnung und das Bereitstellen eines Dotierstoffes der ersten Leitfähigkeit in der für die Isolierungszone (24) bereitgestellten Öffnung umfaßt,
und worin das selektive Bereitstellen des Dotierstoffes des zweiten Leitfähigkeitstyps in der dritten Epitaxieschicht (14) das Maskieren aller Öffnungen außer der Öffnung für den Kollektoranschluß (19), das Durchätzen des Oxids in der Kollektoranschlußöffnung (19) und das Bereitstellen eines Dotierstoffes des zweiten Leitfähigkeitstyps in der Kollektoranschlußöffnung (19) umfaßt,
und worin das Durchführen der Diffusion das Diffundieren der Dotierstoffe in der Isolierungszone (24), in der Kollektoranschlußöffnung (19) und der vergrabenen Schicht (11) umfaßt,
und worin das selektive Bilden der Basiszone (29) das Maskieren aller Öffnungen außer für die Basiszonenöffnung (21) und das Bilden der Basiszone (29) des ersten Leitfähigkeitstyps durch die Basiszonenöffnung (21) umfaßt.
4. Verfahren nach Anspruch 3, bei dem das Dielektrikum (17) Siliziumnitrid ist.
5. Verfahren nach Anspruch 3 oder 4, bei dem das Bilden der Basiszone (29) das Durchätzen des Oxids in der Basiszonenöffnung (21) und das Implantieren von Dotierstoffen und das Diffundieren der Dotierstoffe in der Basiszone (29) umfaßt.
6. Verfahren nach einem der vorangehenden Ansprüche, bei dem die Dotierungsdichte der vergrabenen Schicht (11) etwa 5x10¹&sup8; Atome pro Kubikzentimeter, die Dotierungsdichte der dritten Epitaxieschicht (14) fast das Zweifache der Dotierungsdichte der zweiten Epitaxieschicht (13), die Dotierstoffdichte der Isolierungszone (24) etwa 2x10¹&sup9; Atome pro Kubikzentimeter, die Dotierungsdichte der Basiszone (29) etwa 5x10¹&sup8; Atome pro Kubikzentimeter und worin die Dotierungsdichte des Kollektoranschlusses (28) etwa 5x10¹&sup9; Atome pro Kubikzentimeter beträgt.
7. Bipolare integrierte Schaltung, die umfaßt:
ein Substrat (10) eines ersten Leitfähigkeitstyps; eine erste Epitaxieschicht (12) des ersten Leitfähigkeitstyps, die das Substrat bedeckt; eine zweite Epitaxieschicht (13) eines zweiten Leitfähigkeitstyps, die die erste Epitaxieschicht (12) bedeckt, eine dritte Epitaxieschicht (14) des zweiten Leitfähigkeitstyps, die die zweite Epitaxieschicht (13) bedeckt und mit einer Dotierungsdichte, die höher als die der zweiten Epitaxieschicht ist; eine vergrabene Schicht (11) des zweiten Leitfähigkeitstyps, die sich von dem Substrat durch die erste Epitaxieschicht (12) und in die zweite Epitaxieschicht (13) erstreckt; eine Isolierungszone (24) des ersten Leitfähigkeitstyps, die die vergrabene Schicht (11) umgibt und sich durch die dritte (14) und die zweite (13) Epitaxieschicht und mindestens in die erste Epitaxieschicht (12) erstreckt; einen Kollektoranschluß (28) des zweiten Leitfähigkeitstyps, der sich durch die dritte (14) und die zweite (13) Epitaxieschicht erstreckt und Kontakt mit einem ersten Teil der vergrabenen Schicht (11) herstellt; eine Basiszone (29) des ersten Leitfähigkeitstyps, die in der dritten Epitaxieschicht (14) über einem zweiten Teil der vergrabenen Schicht (11) gelegen ist, und eine Emitterzone (31) des zweiten Leitfähigkeitstyps, die in der Basiszone (29) gelegen ist.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06101540B2 (ja) * 1989-05-19 1994-12-12 三洋電機株式会社 半導体集積回路の製造方法
US5139961A (en) * 1990-04-02 1992-08-18 National Semiconductor Corporation Reducing base resistance of a bjt by forming a self aligned silicide in the single crystal region of the extrinsic base
US5200347A (en) * 1991-02-14 1993-04-06 Linear Technology Corporation Method for improving the radiation hardness of an integrated circuit bipolar transistor
US6043555A (en) * 1995-04-13 2000-03-28 Telefonaktiebolget Lm Ericsson Bipolar silicon-on-insulator transistor with increased breakdown voltage
SE515867C2 (sv) * 1995-04-13 2001-10-22 Ericsson Telefon Ab L M Bipolär SOI-transistor
US5702959A (en) * 1995-05-31 1997-12-30 Texas Instruments Incorporated Method for making an isolated vertical transistor
TW200733244A (en) * 2005-10-06 2007-09-01 Nxp Bv Semiconductor device
JP2007158188A (ja) * 2005-12-07 2007-06-21 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2007165370A (ja) * 2005-12-09 2007-06-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5261640B2 (ja) * 2005-12-09 2013-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置の製造方法
FR2978614B1 (fr) * 2011-07-25 2014-09-05 Altis Semiconductor Snc Substrat semi-conducteur comprenant des zones dopees formant une jonction p-n
CN102664161B (zh) 2012-05-25 2016-11-16 杭州士兰集成电路有限公司 高压bcd工艺中高压器件的隔离结构及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US30282A (en) * 1860-10-09 Quartz crusher and amalgamator
US3473977A (en) * 1967-02-02 1969-10-21 Westinghouse Electric Corp Semiconductor fabrication technique permitting examination of epitaxially grown layers
US3544863A (en) * 1968-10-29 1970-12-01 Motorola Inc Monolithic integrated circuit substructure with epitaxial decoupling capacitance
FR2041710B1 (de) * 1969-05-08 1974-06-14 Radiotechnique Compelec
DE2031831A1 (de) * 1969-06-27 1972-03-02 Hitachi Ltd Halbleiterdiode und Verfahren zu ihrer Herstellung
US3622842A (en) * 1969-12-29 1971-11-23 Ibm Semiconductor device having high-switching speed and method of making
US3982974A (en) * 1971-11-22 1976-09-28 International Business Machines Corporation Compensation of autodoping in the manufacture of integrated circuits
JPS5942463B2 (ja) * 1972-09-22 1984-10-15 ソニー株式会社 半導体集積回路装置
USRE30282E (en) * 1976-06-28 1980-05-27 Motorola, Inc. Double master mask process for integrated circuit manufacture
US4111720A (en) * 1977-03-31 1978-09-05 International Business Machines Corporation Method for forming a non-epitaxial bipolar integrated circuit
IT1101096B (it) * 1978-12-22 1985-09-28 Ates Componenti Elettron Perfezionamento al procedimento per produrre dispositivi integrati a semiconduttore e prodotto risultante
DE3136364A1 (de) * 1980-12-05 1982-11-18 VEB Halbleiterwerk Frankfurt/Oder Leitbetrieb im VEB Kombinat Mikroelektronik, DDR 1200 Frankfurt Verfahren zur herstellung integrierter schaltkreise
JPS58210659A (ja) * 1982-06-01 1983-12-07 Nec Corp 半導体装置およびその製造方法
US4593457A (en) * 1984-12-17 1986-06-10 Motorola, Inc. Method for making gallium arsenide NPN transistor with self-aligned base enhancement to emitter region and metal contact
US4717681A (en) * 1986-05-19 1988-01-05 Texas Instruments Incorporated Method of making a heterojunction bipolar transistor with SIPOS
JPS6318673A (ja) * 1986-07-11 1988-01-26 Yamaha Corp 半導体装置の製法
IT1215024B (it) * 1986-10-01 1990-01-31 Sgs Microelettronica Spa Processo per la formazione di un dispositivo monolitico a semiconduttore di alta tensione

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