JPH0217646A - バイポーラ集積回路及びその製造方法 - Google Patents
バイポーラ集積回路及びその製造方法Info
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Abstract
め要約のデータは記録されません。
Description
法に関するものであり、特に高電圧バイポーラトランジ
スタ集積回路及びその製造方法に関する。
るバイポーラトランジスタを製造するための現在の技術
は、低濃度にドープされた厚いシリコンエピタキシャル
層を使用する。この厚いシリコンエピタキシャル層のた
めにいくつかの望ましくない制約が生じる。その1例を
挙げると、トランジスタのための分離領域を形成するた
めに、高温での長いドライブイン時間がドーパントをド
ライブイン(drive in)して分離層を形成す
るのに必要である。この結果、その分離領域の横方向(
ラテラル)拡散がトランジスタのサイズを増大させる。
散を増し、従ってバイポーラトランジスタのベース層の
下の活性(active)シリコン層を縮小する。この
種のプロセスでは、ベース領域の下の実効活性層を確保
するためにエピタキシャル層を厚くしなければならない
。そのようなデバイスの1例は、1976年9月28日
付でEdelらに発行された米国特許第3.982.9
74号明細書において見出すことができる。
低いドーパント密度は、ベース領域と分M領域との間の
空乏層の広がりの膨張が増大することを可能にする。こ
の結果、これらの領域の間には空乏層が増大されるべき
間隔が必要となる。
れを覆っている酸化膜層との間のインタフェースにおけ
る表面効果に極めて敏感である。この表面近くで起きる
寄生効果を除去するためにガードリングを必要とするこ
とがしばしばある。従って、集積回路密度を高め、また
はシリコン領域の単位面積当たりの回路数を増やすため
に、厚いエピタキシャル層のもつネガティブな効果の一
部を取り除くことが望ましいと思われる。
製造方法を提供することである。
た高電圧バイポーラ集積回路を提供することである。
イポーラ集積回路のための自己整合分離を伴う3層のエ
ピタキシャル層の製造方法(プロセス)を提供すること
である。
き、しかもシリコン領域を節約できるバイポーラ集積回
路を提供することである。
の上に3層のエピタキシャル成長層を使用することによ
って達成される。第1に、埋め込み層を基板内に作る。
で覆う。この第1のエピタキシャル層は、埋め込み層上
力の基板に付加的な高さを与える。第2のエピタキシャ
ル層は第1のエピタキシャル層の上に作られ、反対の導
電型のものである。反対の導電型の第3のエピタキシャ
ル層は第2エピタキシャル層の上に作られ、第2のエピ
タキシャル層のドーパント密度より高いドーパント密度
を有する。より高いドーパント密度の第3のエピタキシ
ャル層を有することによリ、表面効果は減少する。
ル層内に加えられる。分離領域のためのこのドーパント
は基板の導電型と同じ導電型である。導電型が反対のド
ーパントもまた第3のエピタキシャル層内に与えられる
。総てのドーパントは拡散するので、分離領域ば第3の
エピタキシャル層の表面から下方の第1エピタキシャル
層に達し、導電型が反対のドーパントは第3のエピタキ
シャル層の表面から下方の埋め込み層に達する。
反対のドーパント導電型と出会う。次に、ベース領域が
埋め込み層の上に形成され、次にエミッタ領域がベース
領域の内側に形成される。
長を用いることによって、シリコン領域を節約するバイ
ポーラ集積回路が提供されている。
め込み層を取り巻く基板に対して付加的な高さを与えて
いる。その埋め込み層はコレクタとしての役目をし、分
離領域によって取り囲まれている。上方の2つのエピタ
キシャル層は基板の導電型とは反対の導電型であり、一
番上のエピタキシャル層のドーパント密度は中間の(真
ん中の)エピタキシャル層のドーパント密度より高い。
よびベース領域との間の自己整合を行うためにマスター
マスクが用いられている。
参照して下記に述べる。図面に示しであるような単一の
バイポーラデバイスの製造の説明を通じて、本発明を理
解することができるが、集積回路は図示されたNPN)
ランジスタの有無に拘わらず、多数のそのようなデバイ
ス、またはPNPトランジスタ、ダイオード、コンデン
サ、抵抗などその他のデバイスを含むことは理解される
であろう。説明を簡単にするために、従来のプロセスス
テップは極(簡単に述べるにとめておくが、プロセスの
新規な局面に関係するステップについてはより詳細に説
明する。
体基板10の小部分の断面図を示す。基板10はP導電
型材料でできており、その一番上の表面からはN′導電
型ドーパントが延びて埋め込み層11を形成している。
覆っているエピタキシャルJi12を示す。エピタキシ
ャル層12は低密度にドープされたPg導電型材料でき
ている。エピタキシャル層12の抵抗率は基板10の抵
抗率に近いであろう。エビタング(capping)層
としての役目をする。
層11の周囲のP導電型基板10の付加的な高さを与え
ている。
つの付加的なエピタキシャル層を図示している。第2の
エピタキシャル7113はエピタキシャル層12のすぐ
上にあり、低密度でドープされたNi電型材料でできて
いる。第3のエピタキシャル層14はエピタキシャル層
13を覆っており、これもまたエピタキシャル7113
よりドーパント密度が高いN導電型材料でできている。
るいくつかの利点があり、それらの利点は下記において
明らかになるであろう。1例として示すだけであって本
発明を限定するものとして示すものではないが、1実施
例においては埋め込みN11のドーパント密度は5X1
0”(atoms/cm3)であり、エピタキシャル層
12のドーパント密度はI X 10” (a t o
ms/cm’ )であり、エピタキシャル層13のドー
パント密度はI Xl 0” (a t oms/cm
’ ) であり、エピタキシャル層14のドーパント密
度は2X10”(a t oms/cm’ )であった
。−船釣には、エピタキシャル層14のドーパント密度
は、エピタキシャル層13のドーパント密度の2倍であ
る。
できるトランジスタの所望する降伏電圧に応じてI X
10” (a t oms/cm″) カラ5x l
O” (a t oms/cm” )まテノ範囲とす
ることができる。ドーパント密度が高ければ高いほどそ
れだけ降伏電圧は低くなる。1例を挙げると、エピタキ
シャル層14のドーパント密度を1XIO”(atom
s/cm”−)とするとその結果できるトランジスタは
120Vの耐圧のトランジスタであり、一方5 X 1
01S(a t oms 7cm3)のドーパント密度
とすると、その結果でkるトランジスタは適当なエピタ
キシャル成長の厚さをもった25V耐圧のトランジスタ
となる。
酸化膜層16がエピタキシャル層14の上に成長してい
る。誘電体層17が酸化膜層16の上に成長している。
な任意の適当な材料のものとすることができる。誘電体
層17には周知の技術を用いて開口部18.19.21
および22を作ることによってパターンが描かれている
。
開口部19はコレクタプラグの位置を定め、開口部21
はベース領域の位置を定めている。誘電体層17をマス
ターマスクとして使用することによって、分離領域、コ
レクタプラグおよびペース領域との間に自己整合が生じ
る。マスターマスク技術は、1980年5月27日付で
Huntらに再発行された米国特許節30,282号明
細書に記述されている。
ターニングされた層を示す。開口部18および22の被
覆を防ぐためにホトレジスト23にはパターンが描かれ
ている。従来の技術を使用して、開口部18および22
にある酸化膜層16の部分は適当にエツチングされて除
去され、エピタキシャル層14の一番上の表面が露出す
るようになっている。このために開口部18および22
を介してドーパントを加えて分離領域を作ることが可能
になる。
している。更に、第6図はホトレジスト23が除去され
ていることを示す。分離領域24へのドーパントはこの
時点においては完全には拡散されておらず、結果として
できるバイポーラデバイスを完全に取り巻いている連続
した周囲を形成している点に注目されたい。
い層を有する集積回路を示す。ホトレジスト26にはパ
ターンが描かれていて開口部19を露出している。第7
図においては、付加的な酸化膜が成長し、第6図では露
出されていたエピタキシャル層14の部分を覆っている
こともみることができる。同時に、付加的な酸化膜が開
口部21において成長している。付加的な酸化膜の成長
後に、ホトレジスト26が適用され、次に開口部19を
通じて存在した酸化膜16がエツチングにより除去され
、開口部19を通してエピタキシャル層14が露出され
ている。次に、N型ドーパントを開口部19を通してエ
ピタキシャル層14に1′−ピングしている。ひとたび
このドーパントがエピタキシャル層14に導入されると
、拡散プロセスステップが実行されてそのドーパントを
P型分離領域24にドライブインする。
BM域24およびコレクタプラグ28が作られる。埋め
込み層11はエピタキシャル層12を通して上方向へ拡
散している点にも注目されたい。
るので、分離領域24は先行技術のデバイスにおいて行
われなければならなかった程深く拡散する必要はない。
たドーパントは下方向へ拡散するだけではなく、横方向
へも拡散し、従ってそのドーパントが下方向へ拡散しな
ければならない距離を短くすることによって、発生する
横方向拡散の量も減少させている。横方向の拡散量が減
少するので、バイポーラデバイスのために用意された面
積全体はまた、縮小することができる。
量が約50%縮少されることが見出されている。第8図
はまた、ホトレジスト層26が除去されており、開口部
19を通して露出されたエピタキシャル層14の部分を
覆うために付加的な酸化膜が成長していることを示して
いる。次に、開口部21と一致する開口部を有するパタ
ーニングされたホトレジスト27が適用されている。開
口部21内にある酸化膜層16の部分はエツチングして
除去され、開口部21の下にあるエピタキシャル層14
のその部分が露出されている。次に、P型ドーパントを
開口部21を通じて加え(第9図に示されている)ベー
ス領域29を作る。ベースウェルまたは領域29の形成
後に、ホトレジスト27.誘電体層17および酸化膜層
16の総てを除去する。
路の上に成長させかつパターニングして金属接触領域を
作り、エミッタ領域31を作る。
化膜層32の開口部を介して接触するために作った金属
層は図示していないが、これはこれらは当業者には周知
であるからである。典型的な集積回路においては、多層
金属配線層が一般的には必要となる。典型的なデバイス
では、ベースウェルまたは領域29に加えられるドーパ
ント密度は5X10” (a toms/cm’ )で
あってP型であり、一方エミッタ領域31のドーパント
密度はlx 10” (a t oms/cm’ )
である。
厚さは約4μmであり、エピタキシャル層13の厚さは
約10μmであり、エピタキシャル層14の厚さは約5
μmである。分離領域24のドーパント密度は−jIi
IP2x 1019(a t oms/cm″〕である
。コレクタプラグ28のドーパント密度は5 X 10
′9(a t oms /cm’ ) テあるこれらの
パラメータは所望する降伏電圧に応じて変化する。
モンである。なぜならば、アンチモンは砒素またはリン
よりもオートドーピングの程度が低いからである。エピ
タキシャル層13および14には砒素をドープする。エ
ピタキシャル層12にはボロンをドープする。
ル層13のドーパント密度より高(することによってい
くつかの利点が得られている。第1に表面効果が減少す
る。1例を挙げると、ベース領域29と分離領域24と
の間のMO3電界効果トランジスタの動作は低下するが
、それはより高密度でドープされた表面層がこの寄生M
O3電界効果トランジスタのしきい値電圧をさらに上昇
させるからである。高密度でドープされた表面エピタキ
シャル層14もまた酸化膜N32中の電荷を中和するの
を助長している。第3に、高密度にドープされたエピタ
キシャル層14は間隔規則(spacing ruA
’es)を縮小することができる。何故ならば、ベース
領域29は高密度でドープされたエピタキシャル層14
を介して横方向へ遠くまで拡がらないからである。二重
(デユア/l/)エピタキシャル層13および14によ
って得られる第4の利点は、エピタキシャル層13のド
ーパ・ント密度が低いためにバイポーラトランジスタの
降伏電圧が上昇することである。
小さい新たな改良されたバイポーラ集積回路が提供され
ていることが理解されるはずである。集積回路を製造す
る場合の重要なプロセスステップ数がマスターマスクの
使用により減少するという利点もある。
ップの連続的な進行ステップを概略的な形で示している
。 第9図はこのプロセスの継続であり、完成段階に近いバ
イポーラトランジスタ1個を備えた集積回路の一部を断
面図で示している。 10・・・P型基板、11・・・N゛埋・め込み層、1
2・・・P−型エピタキシャル層、13・・・N−型エ
ピタキシャル層、14・・・N型エピタキシャル層、1
6゜32・・・酸化膜層、17・・・誘電体層、18,
19゜フタプラグ、29・・・P型ベース領域、31・
・・N型エミッタ領域 特許出願人 モトローラ・インコーポレーテツド代理人
弁理士 玉 蟲 久 五 部F’lG。
Claims (1)
- 【特許請求の範囲】 1、第1の表面を有する第1の導電型の基板を作ること
と、 基板内に第2導電型の埋め込み層を選択的に形成し第1
の表面から延ばすことと、 第1の表面上に第1の導電型の第1のエピタキシャル層
を作ることと、 第1のエピタキシャル層の上に第2の導電型の第2のエ
ピタキシャル層を作ることと、 第2のエピタキシャル層の上に第2の導電型の、第2の
エピタキシャル層よりドーパント密度の高い第3のエピ
タキシャル層を作ることと、 第3エピタキシャル層に第1導電型のドーパントを、埋
め込み層を取り巻くように、加えることと、第3のエピ
タキシャル層において第2の導電型のドーパントを選択
的に加え、かつ埋め込み層の一部分の上に置くことと、
そして 第3のエピタキシャル層内に選択的に加えられたドーパ
ントをドライブインするための拡散を実行し、かつ同時
に埋め込み層を上方向へ拡散させることを含む、バイポ
ーラ集積回路の製造方法。 2、埋め込み層の一部の上の第3のエピタキシャル層に
第1導電型のベースウェルを選択的に作り、ベースウェ
ール内にエミッタ領域を作ることを更に含むことを特徴
とする前に請求項1記載のバイポーラ集積回路の製造方
法。 3、第1の導電型の基板と、 基板を覆う第1の導電型の第1のエピタキシャル層と、 第1のエピタキシャル層を覆つている第2の導電型の第
2のエピタキシャル層と、 第2のエピタキシャル層を覆つていて、第2のエピタキ
シャル層のドーパント密度より高いドーパント密度の第
2の導電型を有する第3のエピタキシャル層と、 第1エピタキシャル層を通って基板から第2のエピタキ
シャル層内に延びている埋め込み層と、埋め込み層を取
り巻いており、かつ第3および第2のエピタキシャル層
を通って少なくとも第1のエピタキシャル層内に延びて
いる分離領域と、第3および第2のエピタキシャル層か
ら延びていて埋め込み層と接触している接触プラグと、
埋め込み層の上の第3のエピタキシャル層内に配置され
たベース領域と、そして ベース領域内に位置するエミッタ領域とを含むことを特
徴とするバイポーラ集積回路。
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