JPH0217646A - バイポーラ集積回路及びその製造方法 - Google Patents
バイポーラ集積回路及びその製造方法Info
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- JPH0217646A JPH0217646A JP1099914A JP9991489A JPH0217646A JP H0217646 A JPH0217646 A JP H0217646A JP 1099914 A JP1099914 A JP 1099914A JP 9991489 A JP9991489 A JP 9991489A JP H0217646 A JPH0217646 A JP H0217646A
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の背景〕
本発明は一般的にいうと半導体集積回路及びその製造方
法に関するものであり、特に高電圧バイポーラトランジ
スタ集積回路及びその製造方法に関する。
法に関するものであり、特に高電圧バイポーラトランジ
スタ集積回路及びその製造方法に関する。
高電圧（２０ボルトから１５０ボルトの間の）で使用す
るバイポーラトランジスタを製造するための現在の技術
は、低濃度にドープされた厚いシリコンエピタキシャル
層を使用する。この厚いシリコンエピタキシャル層のた
めにいくつかの望ましくない制約が生じる。その１例を
挙げると、トランジスタのための分離領域を形成するた
めに、高温での長いドライブイン時間がドーパントをド
ライブイン（ｄｒｉｖｅ ｉｎ）して分離層を形成す
るのに必要である。この結果、その分離領域の横方向（
ラテラル）拡散がトランジスタのサイズを増大させる。
るバイポーラトランジスタを製造するための現在の技術
は、低濃度にドープされた厚いシリコンエピタキシャル
層を使用する。この厚いシリコンエピタキシャル層のた
めにいくつかの望ましくない制約が生じる。その１例を
挙げると、トランジスタのための分離領域を形成するた
めに、高温での長いドライブイン時間がドーパントをド
ライブイン（ｄｒｉｖｅ ｉｎ）して分離層を形成す
るのに必要である。この結果、その分離領域の横方向（
ラテラル）拡散がトランジスタのサイズを増大させる。
またそのような熱サイクルは埋め込み層の上方向への拡
散を増し、従ってバイポーラトランジスタのベース層の
下の活性（ａｃｔｉｖｅ）シリコン層を縮小する。この
種のプロセスでは、ベース領域の下の実効活性層を確保
するためにエピタキシャル層を厚くしなければならない
。そのようなデバイスの１例は、１９７６年９月２８日
付でＥｄｅｌらに発行された米国特許第３．９８２．９
７４号明細書において見出すことができる。
散を増し、従ってバイポーラトランジスタのベース層の
下の活性（ａｃｔｉｖｅ）シリコン層を縮小する。この
種のプロセスでは、ベース領域の下の実効活性層を確保
するためにエピタキシャル層を厚くしなければならない
。そのようなデバイスの１例は、１９７６年９月２８日
付でＥｄｅｌらに発行された米国特許第３．９８２．９
７４号明細書において見出すことができる。
より高電圧で動作するバイポーラトランジスタに必要な
低いドーパント密度は、ベース領域と分Ｍ領域との間の
空乏層の広がりの膨張が増大することを可能にする。こ
の結果、これらの領域の間には空乏層が増大されるべき
間隔が必要となる。
低いドーパント密度は、ベース領域と分Ｍ領域との間の
空乏層の広がりの膨張が増大することを可能にする。こ
の結果、これらの領域の間には空乏層が増大されるべき
間隔が必要となる。
またこれらのデバイスはシリコンエピタキシャル層とそ
れを覆っている酸化膜層との間のインタフェースにおけ
る表面効果に極めて敏感である。この表面近くで起きる
寄生効果を除去するためにガードリングを必要とするこ
とがしばしばある。従って、集積回路密度を高め、また
はシリコン領域の単位面積当たりの回路数を増やすため
に、厚いエピタキシャル層のもつネガティブな効果の一
部を取り除くことが望ましいと思われる。
れを覆っている酸化膜層との間のインタフェースにおけ
る表面効果に極めて敏感である。この表面近くで起きる
寄生効果を除去するためにガードリングを必要とするこ
とがしばしばある。従って、集積回路密度を高め、また
はシリコン領域の単位面積当たりの回路数を増やすため
に、厚いエピタキシャル層のもつネガティブな効果の一
部を取り除くことが望ましいと思われる。
本発明の目的は改良されたバイポーラ集積回路及びその
製造方法を提供することである。
製造方法を提供することである。
従って、もう１つの本発明の目的は、サイズを減少され
た高電圧バイポーラ集積回路を提供することである。
た高電圧バイポーラ集積回路を提供することである。
本発明のもう１つの目的は、高密度、低価格の高電圧バ
イポーラ集積回路のための自己整合分離を伴う３層のエ
ピタキシャル層の製造方法（プロセス）を提供すること
である。
イポーラ集積回路のための自己整合分離を伴う３層のエ
ピタキシャル層の製造方法（プロセス）を提供すること
である。
本発明の更にもう１つの目的は、高電圧を扱うことがで
き、しかもシリコン領域を節約できるバイポーラ集積回
路を提供することである。
き、しかもシリコン領域を節約できるバイポーラ集積回
路を提供することである。
本発明の上記の、およびその他の目的および利点は基板
の上に３層のエピタキシャル成長層を使用することによ
って達成される。第１に、埋め込み層を基板内に作る。
の上に３層のエピタキシャル成長層を使用することによ
って達成される。第１に、埋め込み層を基板内に作る。
次に、基板全体を基板と同じ導電型のエピタキシャル層
で覆う。この第１のエピタキシャル層は、埋め込み層上
力の基板に付加的な高さを与える。第２のエピタキシャ
ル層は第１のエピタキシャル層の上に作られ、反対の導
電型のものである。反対の導電型の第３のエピタキシャ
ル層は第２エピタキシャル層の上に作られ、第２のエピ
タキシャル層のドーパント密度より高いドーパント密度
を有する。より高いドーパント密度の第３のエピタキシ
ャル層を有することによリ、表面効果は減少する。
で覆う。この第１のエピタキシャル層は、埋め込み層上
力の基板に付加的な高さを与える。第２のエピタキシャ
ル層は第１のエピタキシャル層の上に作られ、反対の導
電型のものである。反対の導電型の第３のエピタキシャ
ル層は第２エピタキシャル層の上に作られ、第２のエピ
タキシャル層のドーパント密度より高いドーパント密度
を有する。より高いドーパント密度の第３のエピタキシ
ャル層を有することによリ、表面効果は減少する。
分離領域を作るためのドーパントは第３のエピタキシャ
ル層内に加えられる。分離領域のためのこのドーパント
は基板の導電型と同じ導電型である。導電型が反対のド
ーパントもまた第３のエピタキシャル層内に与えられる
。総てのドーパントは拡散するので、分離領域ば第３の
エピタキシャル層の表面から下方の第１エピタキシャル
層に達し、導電型が反対のドーパントは第３のエピタキ
シャル層の表面から下方の埋め込み層に達する。
ル層内に加えられる。分離領域のためのこのドーパント
は基板の導電型と同じ導電型である。導電型が反対のド
ーパントもまた第３のエピタキシャル層内に与えられる
。総てのドーパントは拡散するので、分離領域ば第３の
エピタキシャル層の表面から下方の第１エピタキシャル
層に達し、導電型が反対のドーパントは第３のエピタキ
シャル層の表面から下方の埋め込み層に達する。
拡散期間中に、埋め込み層はまた上方へ拡散し導電型が
反対のドーパント導電型と出会う。次に、ベース領域が
埋め込み層の上に形成され、次にエミッタ領域がベース
領域の内側に形成される。
反対のドーパント導電型と出会う。次に、ベース領域が
埋め込み層の上に形成され、次にエミッタ領域がベース
領域の内側に形成される。
本発明は、基板の一番表面上に３Ｎのエピタキシャル成
長を用いることによって、シリコン領域を節約するバイ
ポーラ集積回路が提供されている。
長を用いることによって、シリコン領域を節約するバイ
ポーラ集積回路が提供されている。
第１のエピタキシャル層は基板と同じ導電型であり、埋
め込み層を取り巻く基板に対して付加的な高さを与えて
いる。その埋め込み層はコレクタとしての役目をし、分
離領域によって取り囲まれている。上方の２つのエピタ
キシャル層は基板の導電型とは反対の導電型であり、一
番上のエピタキシャル層のドーパント密度は中間の（真
ん中の）エピタキシャル層のドーパント密度より高い。
め込み層を取り巻く基板に対して付加的な高さを与えて
いる。その埋め込み層はコレクタとしての役目をし、分
離領域によって取り囲まれている。上方の２つのエピタ
キシャル層は基板の導電型とは反対の導電型であり、一
番上のエピタキシャル層のドーパント密度は中間の（真
ん中の）エピタキシャル層のドーパント密度より高い。
分離領域、埋め込み層と接触しているコレクタプラグお
よびベース領域との間の自己整合を行うためにマスター
マスクが用いられている。
よびベース領域との間の自己整合を行うためにマスター
マスクが用いられている。
バイポーラデバイスを含む集積回路の製造方法を図面を
参照して下記に述べる。図面に示しであるような単一の
バイポーラデバイスの製造の説明を通じて、本発明を理
解することができるが、集積回路は図示されたＮＰＮ）
ランジスタの有無に拘わらず、多数のそのようなデバイ
ス、またはＰＮＰトランジスタ、ダイオード、コンデン
サ、抵抗などその他のデバイスを含むことは理解される
であろう。説明を簡単にするために、従来のプロセスス
テップは極（簡単に述べるにとめておくが、プロセスの
新規な局面に関係するステップについてはより詳細に説
明する。
参照して下記に述べる。図面に示しであるような単一の
バイポーラデバイスの製造の説明を通じて、本発明を理
解することができるが、集積回路は図示されたＮＰＮ）
ランジスタの有無に拘わらず、多数のそのようなデバイ
ス、またはＰＮＰトランジスタ、ダイオード、コンデン
サ、抵抗などその他のデバイスを含むことは理解される
であろう。説明を簡単にするために、従来のプロセスス
テップは極（簡単に述べるにとめておくが、プロセスの
新規な局面に関係するステップについてはより詳細に説
明する。
第１図は、ドーパントを拡散した領域１１を有する半導
体基板１０の小部分の断面図を示す。基板１０はＰ導電
型材料でできており、その一番上の表面からはＮ′導電
型ドーパントが延びて埋め込み層１１を形成している。
体基板１０の小部分の断面図を示す。基板１０はＰ導電
型材料でできており、その一番上の表面からはＮ′導電
型ドーパントが延びて埋め込み層１１を形成している。
第２図は、基ｔ７ｉＥ１０上で成長し埋め込み層１１を
覆っているエピタキシャルＪｉ１２を示す。エピタキシ
ャル層１２は低密度にドープされたＰｇ導電型材料でき
ている。エピタキシャル層１２の抵抗率は基板１０の抵
抗率に近いであろう。エビタング（ｃａｐｐｉｎｇ）層
としての役目をする。
覆っているエピタキシャルＪｉ１２を示す。エピタキシ
ャル層１２は低密度にドープされたＰｇ導電型材料でき
ている。エピタキシャル層１２の抵抗率は基板１０の抵
抗率に近いであろう。エビタング（ｃａｐｐｉｎｇ）層
としての役目をする。
後で判るように、エピタキシャル層１２はまた埋め込み
層１１の周囲のＰ導電型基板１０の付加的な高さを与え
ている。
層１１の周囲のＰ導電型基板１０の付加的な高さを与え
ている。
第３図は、第１のエピタキシャル層１２を覆っている２
つの付加的なエピタキシャル層を図示している。第２の
エピタキシャル７１１３はエピタキシャル層１２のすぐ
上にあり、低密度でドープされたＮｉ電型材料でできて
いる。第３のエピタキシャル層１４はエピタキシャル層
１３を覆っており、これもまたエピタキシャル７１１３
よりドーパント密度が高いＮ導電型材料でできている。
つの付加的なエピタキシャル層を図示している。第２の
エピタキシャル７１１３はエピタキシャル層１２のすぐ
上にあり、低密度でドープされたＮｉ電型材料でできて
いる。第３のエピタキシャル層１４はエピタキシャル層
１３を覆っており、これもまたエピタキシャル７１１３
よりドーパント密度が高いＮ導電型材料でできている。
これら２ステツプのＮ導電型エピタキシャル層から生じ
るいくつかの利点があり、それらの利点は下記において
明らかになるであろう。１例として示すだけであって本
発明を限定するものとして示すものではないが、１実施
例においては埋め込みＮ１１のドーパント密度は５Ｘ１
０”（ａｔｏｍｓ／ｃｍ３）であり、エピタキシャル層
１２のドーパント密度はＩ Ｘ １０” （ａ ｔ ｏ
ｍｓ／ｃｍ’ ）であり、エピタキシャル層１３のドー
パント密度はＩ Ｘｌ ０” （ａ ｔ ｏｍｓ／ｃｍ
’ ） であり、エピタキシャル層１４のドーパント密
度は２Ｘ１０”（ａ ｔ ｏｍｓ／ｃｍ’ ）であった
。−船釣には、エピタキシャル層１４のドーパント密度
は、エピタキシャル層１３のドーパント密度の２倍であ
る。
るいくつかの利点があり、それらの利点は下記において
明らかになるであろう。１例として示すだけであって本
発明を限定するものとして示すものではないが、１実施
例においては埋め込みＮ１１のドーパント密度は５Ｘ１
０”（ａｔｏｍｓ／ｃｍ３）であり、エピタキシャル層
１２のドーパント密度はＩ Ｘ １０” （ａ ｔ ｏ
ｍｓ／ｃｍ’ ）であり、エピタキシャル層１３のドー
パント密度はＩ Ｘｌ ０” （ａ ｔ ｏｍｓ／ｃｍ
’ ） であり、エピタキシャル層１４のドーパント密
度は２Ｘ１０”（ａ ｔ ｏｍｓ／ｃｍ’ ）であった
。−船釣には、エピタキシャル層１４のドーパント密度
は、エピタキシャル層１３のドーパント密度の２倍であ
る。
エピタキシャル層１４のドーパント密度は、結果として
できるトランジスタの所望する降伏電圧に応じてＩ Ｘ
１０” （ａ ｔ ｏｍｓ／ｃｍ″） カラ５ｘ ｌ
Ｏ” （ａ ｔ ｏｍｓ／ｃｍ” ）まテノ範囲とす
ることができる。ドーパント密度が高ければ高いほどそ
れだけ降伏電圧は低くなる。１例を挙げると、エピタキ
シャル層１４のドーパント密度を１ＸＩＯ”（ａｔｏｍ
ｓ／ｃｍ”−）とするとその結果できるトランジスタは
１２０Ｖの耐圧のトランジスタであり、一方５ Ｘ １
０１Ｓ（ａ ｔ ｏｍｓ ７ｃｍ３）のドーパント密度
とすると、その結果でｋるトランジスタは適当なエピタ
キシャル成長の厚さをもった２５Ｖ耐圧のトランジスタ
となる。
できるトランジスタの所望する降伏電圧に応じてＩ Ｘ
１０” （ａ ｔ ｏｍｓ／ｃｍ″） カラ５ｘ ｌ
Ｏ” （ａ ｔ ｏｍｓ／ｃｍ” ）まテノ範囲とす
ることができる。ドーパント密度が高ければ高いほどそ
れだけ降伏電圧は低くなる。１例を挙げると、エピタキ
シャル層１４のドーパント密度を１ＸＩＯ”（ａｔｏｍ
ｓ／ｃｍ”−）とするとその結果できるトランジスタは
１２０Ｖの耐圧のトランジスタであり、一方５ Ｘ １
０１Ｓ（ａ ｔ ｏｍｓ ７ｃｍ３）のドーパント密度
とすると、その結果でｋるトランジスタは適当なエピタ
キシャル成長の厚さをもった２５Ｖ耐圧のトランジスタ
となる。
第４図は、その後のプロセスに沿った集積回路を示す、
酸化膜層１６がエピタキシャル層１４の上に成長してい
る。誘電体層１７が酸化膜層１６の上に成長している。
酸化膜層１６がエピタキシャル層１４の上に成長してい
る。誘電体層１７が酸化膜層１６の上に成長している。
誘電体層層１７は窒化シリコンまたはその同等物のよう
な任意の適当な材料のものとすることができる。誘電体
層１７には周知の技術を用いて開口部１８．１９．２１
および２２を作ることによってパターンが描かれている
。
な任意の適当な材料のものとすることができる。誘電体
層１７には周知の技術を用いて開口部１８．１９．２１
および２２を作ることによってパターンが描かれている
。
開口部１８および２２は分離領域に対する位置を定め、
開口部１９はコレクタプラグの位置を定め、開口部２１
はベース領域の位置を定めている。誘電体層１７をマス
ターマスクとして使用することによって、分離領域、コ
レクタプラグおよびペース領域との間に自己整合が生じ
る。マスターマスク技術は、１９８０年５月２７日付で
Ｈｕｎｔらに再発行された米国特許節３０，２８２号明
細書に記述されている。
開口部１９はコレクタプラグの位置を定め、開口部２１
はベース領域の位置を定めている。誘電体層１７をマス
ターマスクとして使用することによって、分離領域、コ
レクタプラグおよびペース領域との間に自己整合が生じ
る。マスターマスク技術は、１９８０年５月２７日付で
Ｈｕｎｔらに再発行された米国特許節３０，２８２号明
細書に記述されている。
第５図は、集積回路を覆っているホトレジスト２３のバ
ターニングされた層を示す。開口部１８および２２の被
覆を防ぐためにホトレジスト２３にはパターンが描かれ
ている。従来の技術を使用して、開口部１８および２２
にある酸化膜層１６の部分は適当にエツチングされて除
去され、エピタキシャル層１４の一番上の表面が露出す
るようになっている。このために開口部１８および２２
を介してドーパントを加えて分離領域を作ることが可能
になる。
ターニングされた層を示す。開口部１８および２２の被
覆を防ぐためにホトレジスト２３にはパターンが描かれ
ている。従来の技術を使用して、開口部１８および２２
にある酸化膜層１６の部分は適当にエツチングされて除
去され、エピタキシャル層１４の一番上の表面が露出す
るようになっている。このために開口部１８および２２
を介してドーパントを加えて分離領域を作ることが可能
になる。
第６図は、領域２４としてのこれらのドーパントを図示
している。更に、第６図はホトレジスト２３が除去され
ていることを示す。分離領域２４へのドーパントはこの
時点においては完全には拡散されておらず、結果として
できるバイポーラデバイスを完全に取り巻いている連続
した周囲を形成している点に注目されたい。
している。更に、第６図はホトレジスト２３が除去され
ていることを示す。分離領域２４へのドーパントはこの
時点においては完全には拡散されておらず、結果として
できるバイポーラデバイスを完全に取り巻いている連続
した周囲を形成している点に注目されたい。
第７図は、パターニングされたホトレジスト２６の新し
い層を有する集積回路を示す。ホトレジスト２６にはパ
ターンが描かれていて開口部１９を露出している。第７
図においては、付加的な酸化膜が成長し、第６図では露
出されていたエピタキシャル層１４の部分を覆っている
こともみることができる。同時に、付加的な酸化膜が開
口部２１において成長している。付加的な酸化膜の成長
後に、ホトレジスト２６が適用され、次に開口部１９を
通じて存在した酸化膜１６がエツチングにより除去され
、開口部１９を通してエピタキシャル層１４が露出され
ている。次に、Ｎ型ドーパントを開口部１９を通してエ
ピタキシャル層１４に１′−ピングしている。ひとたび
このドーパントがエピタキシャル層１４に導入されると
、拡散プロセスステップが実行されてそのドーパントを
Ｐ型分離領域２４にドライブインする。
い層を有する集積回路を示す。ホトレジスト２６にはパ
ターンが描かれていて開口部１９を露出している。第７
図においては、付加的な酸化膜が成長し、第６図では露
出されていたエピタキシャル層１４の部分を覆っている
こともみることができる。同時に、付加的な酸化膜が開
口部２１において成長している。付加的な酸化膜の成長
後に、ホトレジスト２６が適用され、次に開口部１９を
通じて存在した酸化膜１６がエツチングにより除去され
、開口部１９を通してエピタキシャル層１４が露出され
ている。次に、Ｎ型ドーパントを開口部１９を通してエ
ピタキシャル層１４に１′−ピングしている。ひとたび
このドーパントがエピタキシャル層１４に導入されると
、拡散プロセスステップが実行されてそのドーパントを
Ｐ型分離領域２４にドライブインする。
この拡散プロセスステップにより第８図に示す分Ｉｆ
ＢＭ域２４およびコレクタプラグ２８が作られる。埋め
込み層１１はエピタキシャル層１２を通して上方向へ拡
散している点にも注目されたい。
ＢＭ域２４およびコレクタプラグ２８が作られる。埋め
込み層１１はエピタキシャル層１２を通して上方向へ拡
散している点にも注目されたい。
エピタキシャル層１２は基板１０に付加的な高さを加え
るので、分離領域２４は先行技術のデバイスにおいて行
われなければならなかった程深く拡散する必要はない。
るので、分離領域２４は先行技術のデバイスにおいて行
われなければならなかった程深く拡散する必要はない。
よく理解できるように、分離領域２４のために加えられ
たドーパントは下方向へ拡散するだけではなく、横方向
へも拡散し、従ってそのドーパントが下方向へ拡散しな
ければならない距離を短くすることによって、発生する
横方向拡散の量も減少させている。横方向の拡散量が減
少するので、バイポーラデバイスのために用意された面
積全体はまた、縮小することができる。
たドーパントは下方向へ拡散するだけではなく、横方向
へも拡散し、従ってそのドーパントが下方向へ拡散しな
ければならない距離を短くすることによって、発生する
横方向拡散の量も減少させている。横方向の拡散量が減
少するので、バイポーラデバイスのために用意された面
積全体はまた、縮小することができる。
本発明を適用すると、その結果、必要なシリコン面積の
量が約５０％縮少されることが見出されている。第８図
はまた、ホトレジスト層２６が除去されており、開口部
１９を通して露出されたエピタキシャル層１４の部分を
覆うために付加的な酸化膜が成長していることを示して
いる。次に、開口部２１と一致する開口部を有するパタ
ーニングされたホトレジスト２７が適用されている。開
口部２１内にある酸化膜層１６の部分はエツチングして
除去され、開口部２１の下にあるエピタキシャル層１４
のその部分が露出されている。次に、Ｐ型ドーパントを
開口部２１を通じて加え（第９図に示されている）ベー
ス領域２９を作る。ベースウェルまたは領域２９の形成
後に、ホトレジスト２７．誘電体層１７および酸化膜層
１６の総てを除去する。
量が約５０％縮少されることが見出されている。第８図
はまた、ホトレジスト層２６が除去されており、開口部
１９を通して露出されたエピタキシャル層１４の部分を
覆うために付加的な酸化膜が成長していることを示して
いる。次に、開口部２１と一致する開口部を有するパタ
ーニングされたホトレジスト２７が適用されている。開
口部２１内にある酸化膜層１６の部分はエツチングして
除去され、開口部２１の下にあるエピタキシャル層１４
のその部分が露出されている。次に、Ｐ型ドーパントを
開口部２１を通じて加え（第９図に示されている）ベー
ス領域２９を作る。ベースウェルまたは領域２９の形成
後に、ホトレジスト２７．誘電体層１７および酸化膜層
１６の総てを除去する。
第９図に示すように、次に新たな酸化膜層３２を集積回
路の上に成長させかつパターニングして金属接触領域を
作り、エミッタ領域３１を作る。
路の上に成長させかつパターニングして金属接触領域を
作り、エミッタ領域３１を作る。
エミッタ領域３１はＮ型ドーパントで作られている。酸
化膜層３２の開口部を介して接触するために作った金属
層は図示していないが、これはこれらは当業者には周知
であるからである。典型的な集積回路においては、多層
金属配線層が一般的には必要となる。典型的なデバイス
では、ベースウェルまたは領域２９に加えられるドーパ
ント密度は５Ｘ１０” （ａ ｔｏｍｓ／ｃｍ’ ）で
あってＰ型であり、一方エミッタ領域３１のドーパント
密度はｌｘ １０” （ａ ｔ ｏｍｓ／ｃｍ’ ）
である。
化膜層３２の開口部を介して接触するために作った金属
層は図示していないが、これはこれらは当業者には周知
であるからである。典型的な集積回路においては、多層
金属配線層が一般的には必要となる。典型的なデバイス
では、ベースウェルまたは領域２９に加えられるドーパ
ント密度は５Ｘ１０” （ａ ｔｏｍｓ／ｃｍ’ ）で
あってＰ型であり、一方エミッタ領域３１のドーパント
密度はｌｘ １０” （ａ ｔ ｏｍｓ／ｃｍ’ ）
である。
本発明の１実施例においては、エピタキシャル層１２の
厚さは約４μｍであり、エピタキシャル層１３の厚さは
約１０μｍであり、エピタキシャル層１４の厚さは約５
μｍである。分離領域２４のドーパント密度は−ｊＩｉ
ＩＰ２ｘ １０１９（ａ ｔ ｏｍｓ／ｃｍ″〕である
。コレクタプラグ２８のドーパント密度は５ Ｘ １０
′９（ａ ｔ ｏｍｓ ／ｃｍ’ ） テあるこれらの
パラメータは所望する降伏電圧に応じて変化する。
厚さは約４μｍであり、エピタキシャル層１３の厚さは
約１０μｍであり、エピタキシャル層１４の厚さは約５
μｍである。分離領域２４のドーパント密度は−ｊＩｉ
ＩＰ２ｘ １０１９（ａ ｔ ｏｍｓ／ｃｍ″〕である
。コレクタプラグ２８のドーパント密度は５ Ｘ １０
′９（ａ ｔ ｏｍｓ ／ｃｍ’ ） テあるこれらの
パラメータは所望する降伏電圧に応じて変化する。
埋め込み層１１に使用する好ましいドーパントはアンチ
モンである。なぜならば、アンチモンは砒素またはリン
よりもオートドーピングの程度が低いからである。エピ
タキシャル層１３および１４には砒素をドープする。エ
ピタキシャル層１２にはボロンをドープする。
モンである。なぜならば、アンチモンは砒素またはリン
よりもオートドーピングの程度が低いからである。エピ
タキシャル層１３および１４には砒素をドープする。エ
ピタキシャル層１２にはボロンをドープする。
エピタキシャル層１４のドーパント密度をエピタキシャ
ル層１３のドーパント密度より高（することによってい
くつかの利点が得られている。第１に表面効果が減少す
る。１例を挙げると、ベース領域２９と分離領域２４と
の間のＭＯ３電界効果トランジスタの動作は低下するが
、それはより高密度でドープされた表面層がこの寄生Ｍ
Ｏ３電界効果トランジスタのしきい値電圧をさらに上昇
させるからである。高密度でドープされた表面エピタキ
シャル層１４もまた酸化膜Ｎ３２中の電荷を中和するの
を助長している。第３に、高密度にドープされたエピタ
キシャル層１４は間隔規則（ｓｐａｃｉｎｇ ｒｕＡ
’ｅｓ）を縮小することができる。何故ならば、ベース
領域２９は高密度でドープされたエピタキシャル層１４
を介して横方向へ遠くまで拡がらないからである。二重
（デユア／ｌ／）エピタキシャル層１３および１４によ
って得られる第４の利点は、エピタキシャル層１３のド
ーパ・ント密度が低いためにバイポーラトランジスタの
降伏電圧が上昇することである。
ル層１３のドーパント密度より高（することによってい
くつかの利点が得られている。第１に表面効果が減少す
る。１例を挙げると、ベース領域２９と分離領域２４と
の間のＭＯ３電界効果トランジスタの動作は低下するが
、それはより高密度でドープされた表面層がこの寄生Ｍ
Ｏ３電界効果トランジスタのしきい値電圧をさらに上昇
させるからである。高密度でドープされた表面エピタキ
シャル層１４もまた酸化膜Ｎ３２中の電荷を中和するの
を助長している。第３に、高密度にドープされたエピタ
キシャル層１４は間隔規則（ｓｐａｃｉｎｇ ｒｕＡ
’ｅｓ）を縮小することができる。何故ならば、ベース
領域２９は高密度でドープされたエピタキシャル層１４
を介して横方向へ遠くまで拡がらないからである。二重
（デユア／ｌ／）エピタキシャル層１３および１４によ
って得られる第４の利点は、エピタキシャル層１３のド
ーパ・ント密度が低いためにバイポーラトランジスタの
降伏電圧が上昇することである。
これまでの説明により、シリコン領域を節約する、より
小さい新たな改良されたバイポーラ集積回路が提供され
ていることが理解されるはずである。集積回路を製造す
る場合の重要なプロセスステップ数がマスターマスクの
使用により減少するという利点もある。
小さい新たな改良されたバイポーラ集積回路が提供され
ていることが理解されるはずである。集積回路を製造す
る場合の重要なプロセスステップ数がマスターマスクの
使用により減少するという利点もある。
第１図乃至第８図は本発明を実施する製造プロセスステ
ップの連続的な進行ステップを概略的な形で示している
。 第９図はこのプロセスの継続であり、完成段階に近いバ
イポーラトランジスタ１個を備えた集積回路の一部を断
面図で示している。 １０・・・Ｐ型基板、１１・・・Ｎ゛埋・め込み層、１
２・・・Ｐ−型エピタキシャル層、１３・・・Ｎ−型エ
ピタキシャル層、１４・・・Ｎ型エピタキシャル層、１
６゜３２・・・酸化膜層、１７・・・誘電体層、１８，
１９゜フタプラグ、２９・・・Ｐ型ベース領域、３１・
・・Ｎ型エミッタ領域 特許出願人 モトローラ・インコーポレーテツド代理人
弁理士 玉 蟲 久 五 部Ｆ’ｌＧ。
ップの連続的な進行ステップを概略的な形で示している
。 第９図はこのプロセスの継続であり、完成段階に近いバ
イポーラトランジスタ１個を備えた集積回路の一部を断
面図で示している。 １０・・・Ｐ型基板、１１・・・Ｎ゛埋・め込み層、１
２・・・Ｐ−型エピタキシャル層、１３・・・Ｎ−型エ
ピタキシャル層、１４・・・Ｎ型エピタキシャル層、１
６゜３２・・・酸化膜層、１７・・・誘電体層、１８，
１９゜フタプラグ、２９・・・Ｐ型ベース領域、３１・
・・Ｎ型エミッタ領域 特許出願人 モトローラ・インコーポレーテツド代理人
弁理士 玉 蟲 久 五 部Ｆ’ｌＧ。
Claims (1)
- 【特許請求の範囲】 １、第１の表面を有する第１の導電型の基板を作ること
と、 基板内に第２導電型の埋め込み層を選択的に形成し第１
の表面から延ばすことと、 第１の表面上に第１の導電型の第１のエピタキシャル層
を作ることと、 第１のエピタキシャル層の上に第２の導電型の第２のエ
ピタキシャル層を作ることと、 第２のエピタキシャル層の上に第２の導電型の、第２の
エピタキシャル層よりドーパント密度の高い第３のエピ
タキシャル層を作ることと、 第３エピタキシャル層に第１導電型のドーパントを、埋
め込み層を取り巻くように、加えることと、第３のエピ
タキシャル層において第２の導電型のドーパントを選択
的に加え、かつ埋め込み層の一部分の上に置くことと、
そして 第３のエピタキシャル層内に選択的に加えられたドーパ
ントをドライブインするための拡散を実行し、かつ同時
に埋め込み層を上方向へ拡散させることを含む、バイポ
ーラ集積回路の製造方法。 ２、埋め込み層の一部の上の第３のエピタキシャル層に
第１導電型のベースウェルを選択的に作り、ベースウェ
ール内にエミッタ領域を作ることを更に含むことを特徴
とする前に請求項１記載のバイポーラ集積回路の製造方
法。 ３、第１の導電型の基板と、 基板を覆う第１の導電型の第１のエピタキシャル層と、 第１のエピタキシャル層を覆つている第２の導電型の第
２のエピタキシャル層と、 第２のエピタキシャル層を覆つていて、第２のエピタキ
シャル層のドーパント密度より高いドーパント密度の第
２の導電型を有する第３のエピタキシャル層と、 第１エピタキシャル層を通って基板から第２のエピタキ
シャル層内に延びている埋め込み層と、埋め込み層を取
り巻いており、かつ第３および第２のエピタキシャル層
を通って少なくとも第１のエピタキシャル層内に延びて
いる分離領域と、第３および第２のエピタキシャル層か
ら延びていて埋め込み層と接触している接触プラグと、
埋め込み層の上の第３のエピタキシャル層内に配置され
たベース領域と、そして ベース領域内に位置するエミッタ領域とを含むことを特
徴とするバイポーラ集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US191461 | 1988-05-09 | ||
| US07/191,461 US4902633A (en) | 1988-05-09 | 1988-05-09 | Process for making a bipolar integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0217646A true JPH0217646A (ja) | 1990-01-22 |
| JP2700487B2 JP2700487B2 (ja) | 1998-01-21 |
Family
ID=22705591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1099914A Expired - Fee Related JP2700487B2 (ja) | 1988-05-09 | 1989-04-19 | バイポーラ集積回路及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4902633A (ja) |
| EP (1) | EP0341461B1 (ja) |
| JP (1) | JP2700487B2 (ja) |
| DE (1) | DE68923730T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165369A (ja) * | 2005-12-09 | 2007-06-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (11)
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|---|---|---|---|---|
| JPH06101540B2 (ja) * | 1989-05-19 | 1994-12-12 | 三洋電機株式会社 | 半導体集積回路の製造方法 |
| US5139961A (en) * | 1990-04-02 | 1992-08-18 | National Semiconductor Corporation | Reducing base resistance of a bjt by forming a self aligned silicide in the single crystal region of the extrinsic base |
| US5200347A (en) * | 1991-02-14 | 1993-04-06 | Linear Technology Corporation | Method for improving the radiation hardness of an integrated circuit bipolar transistor |
| US6043555A (en) * | 1995-04-13 | 2000-03-28 | Telefonaktiebolget Lm Ericsson | Bipolar silicon-on-insulator transistor with increased breakdown voltage |
| SE515867C2 (sv) * | 1995-04-13 | 2001-10-22 | Ericsson Telefon Ab L M | Bipolär SOI-transistor |
| US5702959A (en) * | 1995-05-31 | 1997-12-30 | Texas Instruments Incorporated | Method for making an isolated vertical transistor |
| TW200733244A (en) * | 2005-10-06 | 2007-09-01 | Nxp Bv | Semiconductor device |
| JP2007158188A (ja) * | 2005-12-07 | 2007-06-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2007165370A (ja) * | 2005-12-09 | 2007-06-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| FR2978614B1 (fr) * | 2011-07-25 | 2014-09-05 | Altis Semiconductor Snc | Substrat semi-conducteur comprenant des zones dopees formant une jonction p-n |
| CN102664161B (zh) * | 2012-05-25 | 2016-11-16 | 杭州士兰集成电路有限公司 | 高压bcd工艺中高压器件的隔离结构及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US30282A (en) * | 1860-10-09 | Quartz crusher and amalgamator | ||
| US3473977A (en) * | 1967-02-02 | 1969-10-21 | Westinghouse Electric Corp | Semiconductor fabrication technique permitting examination of epitaxially grown layers |
| US3544863A (en) * | 1968-10-29 | 1970-12-01 | Motorola Inc | Monolithic integrated circuit substructure with epitaxial decoupling capacitance |
| FR2041710B1 (ja) * | 1969-05-08 | 1974-06-14 | Radiotechnique Compelec | |
| DE2031831A1 (de) * | 1969-06-27 | 1972-03-02 | Hitachi Ltd | Halbleiterdiode und Verfahren zu ihrer Herstellung |
| US3622842A (en) * | 1969-12-29 | 1971-11-23 | Ibm | Semiconductor device having high-switching speed and method of making |
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| DE3136364A1 (de) * | 1980-12-05 | 1982-11-18 | VEB Halbleiterwerk Frankfurt/Oder Leitbetrieb im VEB Kombinat Mikroelektronik, DDR 1200 Frankfurt | Verfahren zur herstellung integrierter schaltkreise |
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| US4593457A (en) * | 1984-12-17 | 1986-06-10 | Motorola, Inc. | Method for making gallium arsenide NPN transistor with self-aligned base enhancement to emitter region and metal contact |
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| IT1215024B (it) * | 1986-10-01 | 1990-01-31 | Sgs Microelettronica Spa | Processo per la formazione di un dispositivo monolitico a semiconduttore di alta tensione |
-
1988
- 1988-05-09 US US07/191,461 patent/US4902633A/en not_active Expired - Lifetime
-
1989
- 1989-04-19 JP JP1099914A patent/JP2700487B2/ja not_active Expired - Fee Related
- 1989-04-20 EP EP89107083A patent/EP0341461B1/en not_active Expired - Lifetime
- 1989-04-20 DE DE68923730T patent/DE68923730T2/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165369A (ja) * | 2005-12-09 | 2007-06-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0341461A2 (en) | 1989-11-15 |
| DE68923730T2 (de) | 1996-04-04 |
| JP2700487B2 (ja) | 1998-01-21 |
| DE68923730D1 (de) | 1995-09-14 |
| EP0341461B1 (en) | 1995-08-09 |
| US4902633A (en) | 1990-02-20 |
| EP0341461A3 (en) | 1990-05-16 |
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