DE3136364A1 - Verfahren zur herstellung integrierter schaltkreise - Google Patents

Verfahren zur herstellung integrierter schaltkreise

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Roland Dipl.-Phys. DDR 1200 Frankfurt Kramski
Wolfgang Dipl.-Ing. Pfau
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Halbleiterwerk Frankfurt Oder VEB
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Halbleiterwerk Frankfurt Oder VEB
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Description

  • Die Erfindung kommt bei der Herstellung integrierter
  • Schaltkreise, die pnp-hateraltransistoren enthaltene zur Anwendung.
  • Die in integrierten Schaltkreisen enthaltenen pnp-Transistoren sind meist in Form von pnp-Lateraltransistoren realisiert, wobei die Emitter- und Kollektorgebiete dieser Transistoren gemeinsam mit den Basssgebleten der in den Schaltkreisen integrierten npn-Transistoren hergestellt werden.
  • Die Basisgebiete der pnp-Iateraltransistoren werden jeweils durch das zwischen Emitter und Kollektor verbliebene n Epitaxiegebiet gebildet.
  • Unter dem in der Epitaxieschicht angeordneten pnp-lateraltransistor wird im Substrat ein n+-begrabenes Gebiet vorgesehen, das sich bis in die Epitaxieschicht- erstreckt.
  • Bestehen hohe Anforderungen an die Stromverstärkung der pnphateraltransistoren, so ist es möglich, zumindest die Emittergebiete der pnp-Lateraltransistoren mit einer im Vergleich zu den Basisgebieten der npn-Transistoren höheren Dotierungskonzentration und größerer Eindringtiefe einzubringen.
  • Durch die höhere Dotierungskonzentration erhöht sich der Emitterwirkungsgrad.
  • Eine größere Eindringtiefe bewirkt eine Verringerung der vertikalen Injektion in die Epitaxieschicht und an die Halbleiteroberfläche, die vernachlässigbar klein wird, wenn der Emitter des pnp-Lateraltransistors das n+-begrabene Gebiet berührt, Verbunden mit der größeren Eindringtiefe des Emitters erhöht sich auch die laterale Diffusion dieses Gebietes, wodurch kleine Basisweiten für pnp-Lateraltransistoren möglich werden, ohne daß die Breite des Steges, der in der Maske die Basis definiert, verkleinert werden muß.
  • Es ist möglich, den Emitter von pnp-Lateraltransistoren in einem zusätzlichen DiSfusions- oder Implantationsschritt einzubringen, um so eine optimale Dotierungskonzentration und Eindringtiefe für den Emitter zu realisieren.
  • Der Nachteil dieses Verfahrens besteht in den zusätzlichen technologischen Schritten, ein fotolithografischer Schritt und eine Diffusion oder Implantation, die dazu erforderlich sind.
  • Eine weitere prinzipielle Möglichkeit zur technologischen Realisierung von pnp-Lateraltransistoren mit einem Emittergebiet, das gegenüber den Basisgebieten der npn-Transistoren eine höhere Dotierungskonzentration und eine größere Eindringtiefe aufweist, ist in der OS 1964979 beschrieben.
  • Das dort vorgeschlagene Verfahren beruht darauf, die Emittergebiete von pnp-Lateraltransistoren gemeinsam mit den p+-Isolationsgebieten herzustellen.
  • Dabei werden die Emittergebiete der pnp-Lateraltransistoren tiefer eingebracht als eigentlich notwendig.
  • Das erklärt sich aus der Differenz zwischen Epitaxieschichtdicke WEp und der Dicke des Epitaxieplateaus WEpw wobei unter Epitaxieplateau der homogen dotierte Teil der Epitaxieschicht über dem n+-begrabenen Gebiet verstanden werden soll.
  • Während für die Isolationegebiete gefordert wird, daß ihre Eindringtiefe XIG 7 W#p ist, ist fUr die Eindringtiefe der Emittergebiete der pnp-Lateraltransistoren XEpnp = WEp ausreichend, Da mit der großen Eindringtiefe der Emittergebiete der pnp-Lateraltransistoren besonders bei großen Epitaxieschichtdicken auch eine große laterale Diffusion dieser Gebiete verbunden ist, hat das Verfahren den Nachteil, daß der Flächenbedarf für die pnp-Lateral-Transistoren sehr groß ist.
  • Zum anderen sind, bedingt durch die große laterale Diffusion der Emittergebiete, im Vergleich zur Weite der Basis der pnp-Lateraltransistoren die Toleranzen der Basisweite sehr groß, was eine Erhöhung der Toleranzen der Stromverstärkung der pnp-Lateraltransistoren zur Folge hat.
  • Die Stromverstärkung absolut und deren Verlauf über einen großen Kollektorstrombereich von pnp-Lateraltransistoren kann zusätzlich dadurch erhöht werden, daß Ladungsträgerrekombination an der Epitaxieschichtoberfläche reduziert wird, indem oberflächlich, beispielsweise durch Ionenimplantation zwischen den Emitter- und Kollektorgebieten der pnp-Lateraltransistoren ein gegenUber dem Epitaxieplateau höher dotiertes n-leitendes Gebiet ausgebildet wird.
  • Ein solches Verfahren ist beispielsweise aus OS 1958992 bekannt.
  • Der Nachteil dieses Verfahrens besteht im erhöhten Aufwand, besonders bei gleichzeitig mit der Basisdiffusion hergestellten pnp-Transistoren, da ein zusätzlicher fotolithografischer Schritt und eine zusätzliche lonenimplantation erforderlich werden, weil die Eindringtiefe im Vergleich zur p+-Diffusion klein sein muß.
  • Die Erfindung soll die Herstellung integrierter Schaltkreise mit pnp-Iateraltransistoren hoher und homogener Stromverstärkung und geringem Platzbedarf bei geringem technologischen Aufwand ermöglichen, wobei die Eindringtiefe des Isolierrahmens und der pi-Emitterdiffusion der pnp-Lateraltransistoren soweit verringert werden soll, daß die eingangs geschilderten Nachteile vernachlässigbar sind, ohne daß sonstige Abstriche an den Transistorkenndaten entstehen.
  • Die Herstellung integrierter Schaltkreise mit pnp-Lateraltransistoren hoher Stromverst&rkung und geringem Platzbedarf ist bei geringem technologischen Aufwand dann möglich, wenn die Emittergebiete der pnp-Lateraltransistoren gemeinsam mit den Isolationsgebieten hergestellt werden, wobei die notwendige Eindringtiefe der Isolationsgebiete sich gegenüber herkömmlichen Verfahren unwesentlich von der Dicke des Epitaxieplateaus unterscheidet und somit eine flache Isolationsdiffusion darstellt.
  • Erfindungsgemäß wird nach dem Einbringen der begrabenen Gebiete der pnp-Lateraltransistoren in das Substrat die Epitaxieschicht in zwei Teilepitaxieschichten aufgebracht, von denen die erste, sich an das Substrat anschließende p-leitend und die zweite n-leitend ist, Die erste p-leitende Teilepitaxieschicht wird in ihrer Dicke so bemessen, daß die begrabenen Gebiete der pnp-Lateraltransistoren diese nach Abschluß des Herstellungsprozesses durchdringen.
  • Das Einbringen der Emittergebiete der pnp-Lateraltransistoren und der Isolationsgebiete erfolgt gemeinsam, wobei die Eindringtiefe dieser Gebiete so gewählt werden, daß die Isolationegebiete die zweite n-leitende Teilepitaxieschicht durchdringen und die erste p-leitende Teilepitaxieschicht berühren.
  • Die Kollektorgebiete der pnp-Lateraltransistoren werden entweder gemeinsam mit den Emittergebieten der pnp-Lateraltransistoren und den Isolationsgebieten oder aber gemeinsam mit den Pasisgebieten von npn-Transistoren realisiert.
  • Erfindungsgemäß kann in die Oberfläche des jeweils zwischen den Emitter- und Kollektorgebieten der pnp-Lateraltransistoren gelegenen Epitaxiegebietes vollständig oder teilweise gemeinsam mit der Diffusion der Emittergebiete der pnp-Transistoren eine n-Diffusion erfolgen, womit die Eigenschaften des pnp-Transistors weitgehend oberflächenunabhängig sind.
  • Ein bevorzugtes Ausfdhrungsbeispiel soll anhand der gemeinsamen Herstellung eines pnp-Lateraltransistors mit hoher Stromverstärkung und eines npn-XransiEtors, die durch ein Isolationsgebiet voneinander elektrisch getrennt sind, erläutert werden.
  • Fig. 1 bis fig. 4 demonstrieren einzelne Stadien des Herstellungsprozesses.
  • Wie Fig. 1 zeigt, werden in das gering dotierte p-leitende Substrat 1 lokal n-leitende begrabene Gebiete 2 und 3 des herzustellenden npn-Transistors bzw. des herzustellendes pnp-Lateraltransistors mittels Diffusion eingebracht.
  • Im Anschluß daran wird eine erste p-leitende Teilepitaxie schicht 4 auf dem Substrat abgeschieden, die hinsichtlich der Dotierungskonzentration mit dem Substrat vergleichbar ist.
  • Während des Epitaxieprozesses dringen die begrabenen Gebiete 2 und 3 in die Teilepitaxieschicht 4 ein.
  • Es folgt die Abscheidung einer zweiten gering dotierten n-leitenden Teilepitaxieschicht 5 auf der ersten Teilepitaxieschicht 4.
  • Wie in Fig. 2 dargestellt, wird im weiteren unter Verwendung einer Maske 6, die sowohl Fenster für das hersustellende Isolationsgebiet als auch für die herzustellenden Emitter- und Kollektorgebiete des pnp-Lateraltransistors aufweist, die gemeinsame Diffusion des Isolationsgebietes 7 und der Emitter- und Kollektorgebiete 8 und 9 des pnp-D&teraltransistors so vorgenommen, daß das Isolationsgebiet 7 die zweite Teilepitaxieschicht 5 durchdringt und die erste Teilepitaxieschicht 4 bewahrt.
  • Wie aus Fig. 3 zu entnehmen, wird dann unter Verwendung der Maske 10 die Basis 11 des npn-Transistors diffundiert.
  • Zum Abschluß werden unter Verwendung einer weiteren Maske der Emitter 12, das Kollektorkontaktgebiet 13 des npn-Transistors und das Basiskontaktgebiet 15 des pnp-Lateraltransistors eingebracht.
  • Nach der Herstellung einer neuen Maske 14, die die notwendigen Kontaktfenster aufweist, ergibt sich die in Fig. 4 gezeigte Struktur.
  • Die Dicke der ersten Teilepitaxieschicht 4 wird so bemessen, daß die begrabenen Gebiete 2 und 3 während der Abscheidung der ersten Teilepitaxieschicht 4 und aller weiteren Prozesse die erste Teilepitaxieschicht durchdringen aber im Vergleich zur Dicke der zweiten Teilepitaxieschicht 5 nur unwesentlich in die zweite Teilepitaxieschicht eindringen.
  • Soll zur Erhöhung der Spannungsfestigkeit des pnp-Lateraltransistors das Kollektorgebiet 9 gemeinsam mit der Basis 11 des npn-Transistors eingebracht werden, so ist eine Veränderung der Masken 6 und 10 erforderlich, wobei zur Vermeidung des Einflusses von Justiergenauigkeit auf die Basisweite und damit auf die Stromverstärkung der pnp-Lateraltransistoren die Maske 6 die Lage des Emittergebietes und des Kollektorgebietes des pnp-Lateraltransistors und vorteilhafterweise auch die Basis des npn-Transistors definiert.
  • In diesem Fall wird, wie in Abb. 5 gezeigt, nach der Erzeugung der Maske 6, die Fenster für das herzustellende Isolationsgebiet, für das herzustellende Emittergebiet und das herzustellende Kollektorgebiet des pnp-Lateraltransistors und Tür das herzustellende Basisgebiet des npn-Transistors enthält, die Maske 10 aufgebracht, die die Fenster fUr das herzustellende Isolationsgebiet und das herzustellende Emittergebiet des pnp-Lateraltransistors in der Maske 6 für die nachfolgende Diffusion oder Implantation des Isolationsgebietes 7 und des Emittergebietes 8 des pnp-Lateraltransistors freigibt.
  • Nach der Erzeugung des Isolationsgebietes 7 und des Emittergebietes 8 des pnp-Lateraltransistors erfolgt das Entfernen der Maske 10, ohne daß die Maske 6 entfernt wird.
  • Anschließend wird, wie in Abb. 6 dargestellt, durch die Maske 6 entsprechend den Anforderungen der Basis des npn-Transistors Dotierung eingebracht, so daß die Basis 11 des npn-Transistors und das Kollektorgebiet 9 des pnp- Lateraltransistors entstehen, gleichzeitig wird aber auch in das Isolationsgebiet 7 und in das Emittergebiet 8 des pnp-Lateraltransistors Dotierung eingebracht.
  • Eine weitere Modifizierung des Ausfllhrungsbeispiels besteht darin, daß die Maske, die das Emittergebiet .des npn-Transistors definiert, dahingehend verändert wird, daß in dieser Maske ein weiteres Fenster vorgesehen wird, das die Oberflache der Epitaxieschicht zwischen den Emitter-und Kollektorgebieten 8 und 9 vollständig oder teilweise öffnet.
  • Während der nachfolgenden Erzeugung des Emitters 12, des Kollektorkontaktgebietes 13, des npn-Transistors und des Basiskontaktes 15 des pnp-Lateraltransistors, entsteht somit gleichzeitig ein hochdotiertes n-leitendes Gebiet zwischen den Emitter- und Kollektorgebieten 8 und 9 des pnp-Lateraltransistors.
  • Entsprechend der Gestaltung der Maske, berührt dieses Gebiet die Emitter- und Kollektorgebiete 8 und 9 des Lateraltransistors, kann diese auch überlappen, bei erhöhten Anforderungen an die Spannungsfestigkeit des pnp-Lateraltransistors muß jedoch zwischen diesem Gebiet und dem Kollektorgebiet 9 ein ausreichend breites Epitaxiegebiet verbleiben.
  • Durch das Einbringen eines hochdotierten n-leitenden Gebietes in die Epitaxieschiohtoberfläche zwischen den Emitter- und Kollektorgebieten 8 und 9 des pnp-Lateral transistors kann eine wesentliche Reduzierung der Oberflächenrekombination von Ladungsträgern erreicht werden, was zu einer weiteren Erhöhung der Stromverstärkung des pnp-Lateraltransistors fUhrt.
  • Aufstellung der verwendeten Bezugszeichen 1 - Substrat 2 - begrabenes Gebiet eines npn-Transistors 3 - begrabenes Gebiet eines pnp-Lateraltransistors 4 - erste Teilepitaxieschicht 5 - zweite Teilepitaxieschicht 6 - Maske 7 - Isolationsgebiet 8 - Emittergebiet des pnp-Lateraltransistors 9 - Kollektorgebiet des pnp-Lateraltransistors 10 - Maske 11 - Basisgebiet des npn-Transistors 12 - Emittergebiet des npn-Transistors 13 - Kollektorkontaktgebiet des npn-Transistors 14 -- Maske 15 - Basiskontakt des pnp-Lateraltransistors

Claims (2)

  1. Patentanspruch Verfahren zur Herstellung integrierter Schaltkreise, die zumindest einen pnp-lateraltransistor mit hoher Stromverstärkung enthalten, deren einzelne Bauelemente in einer n-leitenden Teilepitaxieschicht angeordnet sind, wobei die Emittergebiete der pnp-Lateraltransistoren gemeinsam mit den p olationsgebieten realisiert werden, gekennzeichnet dadurch, daß - nach dem Einbringen des n+-begrabenen Gebietes (3) des pnp-Iateraltransistors in das p-leitende Substrat (1) die Epitaxieschicht in zwei Teilepitaxieschichten aufgebracht wird, von denen die sich an das Substrat (1) anschließende erste Teilepitaxieschicht (4) p-leitend und die zweite Teilepitaxieschicht (5) n-leitend ist, wobei die Dicke der ersten Teilepi taxieschicht (4) so bemessen wird, daß das n+-begrabene Gebiet (3) nach Abschluß der Hochtemperaturprozesse die zweite Teilepitaxieschicht (5) zumindest berührt und - das gemeinsame Einbringen des Isolationsgebietes (7) und des Emittergebietes (8) des pnp-Lateraltransistors so erfolgt, daß das Isolationsgebiet (7) die zweite Teilepitaxieschicht (4) zumindest berührt,
  2. 2. Verfahren nach Punkt 1, gekennzeichnet dadurch, daß zumindest teilweise zwischen den Emitter- und Kollektorgebieten (8) und (9) des pnp-Lateraltransistors in die Oberfläche der zweiten Teilepitaxieschicht (5) gemeinsam mit den Emittergebieten (12) von npn-Transistoren ein hochdotiertes n-leitendes Gebiet eingebracht wird.
DE19813136364 1980-12-05 1981-09-14 Verfahren zur herstellung integrierter schaltkreise Withdrawn DE3136364A1 (de)

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* Cited by examiner, † Cited by third party
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EP0341461A2 (de) * 1988-05-09 1989-11-15 Motorola, Inc. Verfahren zur Herstellung einer bipolaren integrierten Schaltung

Cited By (2)

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EP0341461A2 (de) * 1988-05-09 1989-11-15 Motorola, Inc. Verfahren zur Herstellung einer bipolaren integrierten Schaltung
EP0341461A3 (en) * 1988-05-09 1990-05-16 Motorola, Inc. Process for making a bipolar integrated circuit

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