DE2347745A1 - Integrierter halbleiterkreis und verfahren zu dessen herstellung - Google Patents

Integrierter halbleiterkreis und verfahren zu dessen herstellung

Info

Publication number
DE2347745A1
DE2347745A1 DE19732347745 DE2347745A DE2347745A1 DE 2347745 A1 DE2347745 A1 DE 2347745A1 DE 19732347745 DE19732347745 DE 19732347745 DE 2347745 A DE2347745 A DE 2347745A DE 2347745 A1 DE2347745 A1 DE 2347745A1
Authority
DE
Germany
Prior art keywords
layer
type
conductivity type
zones
zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19732347745
Other languages
English (en)
Inventor
Tadaharu Tsuyuki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of DE2347745A1 publication Critical patent/DE2347745A1/de
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/761PN junctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222Bipolar technology
    • H01L21/8228Complementary devices, e.g. complementary transistors
    • H01L21/82285Complementary vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H01L27/0826Combination of vertical complementary transistors
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/037Diffusion-deposition
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/085Isolated-integrated
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/098Layer conversion
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/145Shaped junctions
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/151Simultaneous diffusion

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)

Description

It 2612
SONY CORPORATION Tokyo / Japan
Integrierter Halbleiterkreis und Verfahren zu dessen Herstellung
Die Erfindung betrifft einen integrierten Halbleiterkreis und ein Verfahren zu dessen Herstellung, der elektrisch isolierte komplementäre Halbleitervorrichtungen, z.B. einen NPN- und einen PNP-Transistor enthält. Insbesondere sind beide Transistoren in der Art eines vertikalen Transistors ausgebildet, um eine gute HF-Charakteristik zu erhalten.
Bei der Konstruktion eines monolithischen integrierten Kreises müssen die Kollektor-Basis- und.Emitter-Kontakte auf der gleichen Seite eines Halbleiterplattchens liegen. Daher ergibt sich ein Pfad mit relativ großem Widerstand von den Kollektorzonen zu dem Kollektormetallkontakt auf dieser Seite. Eine sogenannte "versenkte Kollektorschicht" wird verwendet, die unter der Basiszone versenkt und hoch dotiert ist, um diesen Widerstand zu verringern.
409814/0965
Insbesondere der integrierte Kreis, der komplementäre Transistoren wie den PNP- und den NPN-Transistor enthält, erfordert wenigstens zwei verschiedene "versenkte Kollektorschichten1', d.h. eine hochdotierte Schicht vom P-Typ für den PNP-Transistor und eine hochdotierte Schicht vom N-Typ für einen NPN-Transistor. Auch ist es erforderlich, daß in der praktischen Fabrikation der Herstellungsprozeß einfach ist. Diese beiden Forderungen führen zu einem erheblichen Problem.
Eine versuchte Lösung ist in der US-PS 3 502 951 beschrieben, bei der der PNP-Transistor eine doppelte versenkte Schicht hat, nämlich eine vom P-Typ für den Kollektor und die andere vom N-Typ für eine elektrische Isolierung gegen den NPN-Transistor. Die zweite versenkte Schicht wird zugleich mit der versenkten Schicht des NPN-Transistors gebildet.
Bei der in Fig. 1 gezeigten bekannten Anordnung sind der NPN- und der PNP-Transistor auf einem gemeinsam Siliziumsubstrat 1 vom P-Typ gebildet. Der NPN-Transistor besteht aus einer hochdotierten versenkten Kollektorschicht 2 vom N-Typ, einer Kollektorzone 3 vom N-Typ, einer Basiszone 4 vom P-Typ und einer Emitterzone 5 vom N-Typ.
Der PNP-Transistor dagegen besteht aus einer versenkten Kollektorschicht 6 vom P-Typ, einer Basiszone 7 vom M-Typ und einer Emitterzone 8 vom P-Typ.
Die Kollektorzone 3, die durch eine Epitaxialtechnik gebildet wird, ist von einem Teil der Epitaxialschicht 10 vom N-Typ und von dem PNP-Transistor durch die diffundierte, hochdotierte Isolierzone 9 vom P-Typ elektrisch isoliert.
Eine versenkte Schicht 11 vom N -Typ ist durch Diffusion gleichzeitig mit der versenkten Kollektorschicht 2
4098U/0965
NPN-Transistors gebildet. Der Durchmesser der Schicht ist größer als der der versenkten Kollektorschicht 6 des PNP-Transistors, die an ihrem Rand mit der Epitaxialschicht 10 verbunden ist. Daher ist der PNP-Transistor völlig von der ringförmigen Epitaxialschicht 10 und der versenkten Isolierschicht 11 umgeben.
Diese bekannte, in Fig. 1 gezeigte Vorrichtung hat jedoch eine schwache Stelle, nämlich die versenkte Isolierschicht 11 ist hinsichtlich der Verunreinigungskonzentration· entsprechend der Verbindung mit der versenkten Kollektorschicht 6 des PNP-Transistors beschränkt. Aus diesem Grund kann die gleichzeitig diffundierte Kollektorschicht 2 keine ausreichend hohe Verunreinigungskonzentration haben, was zu einem hohen Kollektorsättigungswiderstand führt. Selbst wenn die Konzentration der versenkten Isolierschicht 11 groß gemacht wird, wird die Durchbruchspannung des PNP-Transistors niedrig, insbesondere zwischen der versenkten Kollektorschicht 6 und der versenkten Isolierschicht 11.
In Fig. 2 ist eine zweite bekannte Vorrichtungsart gezeigt, bei der ähnliche Probleme auftreten. Die versenkte Kollektorschicht 6 des PNP-Transistors ist in der ersten epitaxialen Schicht vom P-Typ gebildet und ist von der versenkten Isolierschicht 11 vom N-Typ umgeben. Die versenkte Isolierschicht 11 besteht aus einer Zone 12 vom N-Typ mit relativ niedriger Verunreinigungskonzentration und einer Zone 13 vom N+-Typ, die die Zone 12 umgibt; beide sind mit der darüberliegenden Zone 10 der zweiten Epitaxialschicht verbunden.
Die versenkte Kollektorschicht 2 des NPN-Transistors wird zugleich mit der Zone 13 relativ hoher Verunreinigungskon zen tr ation di ffundi e rt.
Diese bekannte, in Fig. 2 gezeigte Vorrichtung, hat eine weitere schwache Stelle. Die Verunreinigungskonzentration
4 0 9 8 14/0965
der versenkten Isolierschicht 11, insbesondere der Schicht 13 und der versenkten Kollektorschicht 2 ist sehr hoch und verursacht manchmal eine unerwünschte Diffusion an der Oberfläche des Substrats 1 vom P-Typ, während die erste Epitaxialschicht gezogen wird. Eine dünne Schicht 14 vom N-Typ tritt auf und bildet einen Kurzschlußpfad zwischen der versenkten Kollektorschicht 2 und der versenkten Isolierschicht 11.
Ein ähnliches Verfahren ist in der ÜS-PS 3 479 233 vorgeschlagen, wobei eine ü-förmige versenkte Kollektorschicht auftritt.
Der Erfindung liegt die Aufgabe zugrunde, einen verbesserten monolithischen, integrierten Schaltkreis zu schaffen, der komplementäre Transistoren aufweist, der verbesserte Isolierungseigenschaften und eine höhere Zuverlässigkeit zwischen den beiden Transistoren sowie eine hohe Durchbruchspannung aufweist.
Durch die Erfindung wird ein integrierter Schaltkreis geschaffen, der komplementäre Transistoren hat und bei dem die versenkte Kollektorschicht eines ersten Transistors (z.B. eines NPN-Transistors) und die versenkte Isolierschicht eines zweiten Transistors (z.B. eines PNP-Transistors) zugleich gebildet werden und durch eine selektive Diffusion einer Zone vom entgegengesetzten Typ zwischen den beiden Schichten isoliert werden. Nach doppelter epitaxialer Schichtbildung mit entgegengesetzter Leitfähigkeit wird jeder Transistor durch eine Diffusionstechnik hergestellt.
Die Erfindung wird nachstehend anhand der Figuren 1 bis 2O beispielsweise erläutert. Es zeigt:
4098U/0965
Figur 1 einen Querschnitt einer bekannten Vorrichtung,
Figur 2 einen Querschnitt einer weiteren bekannten Vorrichtung,
Figuren 3 bis 17 Querschnitte, aus denen aufeinanderfolgende Herstellungsstufen der Vorrichtung gemäß der Erfindung hervorgehen, und
Figuren 18 bis 20 Aufsichten der Vorrichtung gemäß der Erfindung in bestimmten Herste1lungsstufen.
Wie die Fig. 3 bis 17 zeigen, wird ein Halbleitersubstrat 21 hergestellt, das aus Silizium vom P-Typ besteht und eine Verunreinigungskonzentration von etwa 4 χ 10 Atome/cm hat (Fig. 3). Eine Halbleiterschicht 22 vom N-Typ wird durch Diffusion auf einer Hauptfläche 21a des Substrats 21 (Fig. 4) gebildet. Die Oberflächenverunreinigungskonzentration der Schicht 22 vom N-Typ beträgt etwa :
0,5 Mikron.
17 3
trägt etwa 10 Atome/cm . Ihre Dicke beträgt etwa
In Fig. 5 wird eine Diffusionsmaske 23 z.B. aus Siliziumdioxid (SiO2), die während der Diffusionsphase aufgebracht wird, durch eine Fotoätztechnik selektiv geätzt und Fenster 23a und 23b werden geöffnet.
Fig. 18 zeigt eine Aufsicht der Fig. 5 entsprechenden Phase, wobei das Fenster 23a rechteckig und das Fenster 23b ringförmig ist.
In Fig. 6 wird ein Verunreinigungsmaterial vom N-Typ durch die Fenster 23a und 23b diffundiert, das Zonen 24 und 25 relativ Ixoher Verunreinigungskonzentration in der Schicht 22 vom N-Typ bildet. Die Oberflächenverunreinigungskon-
4098-14/0965
18
zentration der Schichten 24 und 25 beträgt etwa 5 χ 10 Atome/cm und ist damit größer als die der Schicht 22 vom N-Typ. Durch das ringförmige Fenster 23b wird eine relativ hochdotierte Schicht 25 diffundiert, das eine relativ niedrig dotierte Schicht 26 umgibt, die ein Teil der Schicht 22 vom N-Typ ist.
In Fig. 7 wird die Diffusionsmaske 23 geätzt und bildet verschiedene Fenster 23c. Fig. 19 zeigt eine Auffsicht der Fig. 7 entsprechenden Phase, wobei das Fenster 23c gitterförmig ist und zwei relativ hochdotierte Schichten 24 und 25 umgibt.
In Fig. 8 wird die zweite selektive Diffusion durch das Fenster 23c mit einem Verunreinigungsmaterial vom P-Typ durchgeführt, so daß eine Isolierzone 27 gebildet wird.
Die Isolierzone 27 hat eine Oberflächenverunreinigungs-
9 * 3 konzentration von etwa 10 Atome/cm und ist damit dem Absolutwert nach größer als die der Schicht 22 vom N-Typ; sie wird durch Eindringen in die Schicht 22 vom N-Typ bis zu dem Substrat 2l· vom P-Typ gebildet. Dieser Verfahrensschritt in Fig. 8 ist eines der wichtigsten Merkmale der Erfindung. Die in Fig. 6 und 8 dargestellten Verfahrensschritte sind austauschbar.
In Fig. 9 werden nach Entfernung der SiO2~Maske 23 doppelte Schichten 28 und 29 aus Silizium durch eine Epitaxialtechnik aufgebracht. Die erste Epitaxialschicht 28 ist vom P-Typ wie das Substrat 21. Ihre Dicke beträgt etwa 8 Mikron und der spezifische Widerstand beträgt 0,352 Ohm-cm. Die zweite Epitaxialschicht 29 1st vom N-Typ und wird kontinuierlich auf die erste Epitaxialschicht 28 aufgebracht, ohne daß das Substrat eswirti von einer Epitaxialvakuumglocke abgezogen wird, sondern nur das Verunreinigungsmaterial in der Epitaxialatmosphäre, z.B. Bor für die erste Schicht 28 gegen Phosphor für die
4098U/0965
zweite Schicht 29 ausgewechselt. Die Schickt 29 3xat einen spezifischen Widerstand von etwa 1 Ohm-cm und eine Dicke von etwa 9 Mikron. Der spezifische Widerstand der ersten Schicht 28 ist niedriger als der der zweiten Schicht 29, um die versenkte Kollektorschicht in der zweiten Schicht 28 zu bilden.
In Fig. IO wird eine Diffusionsmaske 30 auf der zweiten Epitaxialschicht 29, z.B. aus Siliziumdioxid (SiO2) gebildet. In Fig. 11 wird die Maske 30 selektiv fotogeätzt, um mehrere Fenster 30a und 30b zu bilden. Fig. 20 zeigt ein Ätzmuster mit Fenstern 30a und 30b entsprechend dem Verfahrensschritt der Fig. 11. Das Fenster 30a hat das gleiche Muster wie das Fenster 23c, das in der Maske 23 geöffnet wird und in Fig. 19 gezeigt ist. Das Fenster 30b hat eine Ringform und ist schmäler als das Muster des Fensters 23b in Fig. 18.
In Fig. 12 wird eine Verunreinigung vom P-Typ durch die Fenster 30a und 30b in die zweite Epitaxialschicht 29 diffundiert und bildet P-Typ-Zonen 31 und 32, die bis zu der ersten Epitaxialschicht 28 reichen. Die Zone 31 vom P-Typ, die durch das Fenster 30a diffuniert wird, trennt eine isolierte Kollektorzone 33 vom N-Typ von den anderen Teilen der zweiten Epitaxialschicht 29 ab. Eine weitere Zone 32 vom P-Typ, die durch das Fenster 30b diffundiert wird, trennt eine isolierte Basiszone 34 vom N-Typ und eine Isolierzone 35 vom N-Typ ab. Die Zone 32 wird eine Kollektorzuleitungszone des PNP-Transistors.
Während des Diffusionsprozesses tritt eine Rediffusion der versenkten Schicht auf.
Die relativ hoch dotierte Schicht 24 bildet eine Zone 36 vom N-Typ, die einen oberen Teil hat, der bis zu der Kollektorzone 33 vom N-Typ reicht. Eine weitere, relativ
A098U/0965
hochdotierte Schicht 25 reicht bis zu der Isolierschicht vom N-Typ. Die relativ niedrigdotierte Schicht 26 reicht nicht bis zu der zweiten Epitaxialschicht 29.
Zwei Zonen 25 und 26 vom N-Typ isolieren eine versenkte Kollektorschicht 37 vom P-Typ.
Die Isolierzone 27 vom P-Typ reicht bis zu der oberen Isolierzone 31-vom P-Typ und bewirkt die Isolation.
Zwei Inseln werden gebildet, in denen die NPN- und PNP-Transistoren gebildet werden.
In Fig. 13 werden mehrere Fenster 3Oc, 3Od und 3Oe in der Maske 30 zur Diffusion eines Verunreinigungsmaterials vom P-Typ in die zweite Epitaxialschicht 29 vom N-Typ geöffnet. Das Fenster 30c wird für eine Basisdiffusion des NPN-Transistors gebildet. Das Fenster 3Od wird für eine Emitterdiffusion des PNP-Transistors gebildet. Das Fenster 3Oe wird für die Diffusion einer Kollektorkontaktzone des PNP-Transistors gebildet.
In Fig. 14 werden Zonen 38, 39 und 40 vom P-Typ in der zweiten Epitaxialschicht 29 gebildet. Die Basiszone 38 vom P-Typ wird in der Kollektorzone 33 vom N-Typ des NPN-Transistors gebildet. Die Emitterzone 39 vom P-Typ wird in der Basiszone 34 vom N-Typ des PNP-Transistors gebildet. Die ergänzende Zone 40 vom P-Typ wird gebildet und ist mit der Kollektorzuleitungszone 32 vom P-Typ verbunden, um die Zone des Kollektormetallkontakts zu erhöhen.
In Fig. 15 werden mehrere Fenster 3Of, 30g und 30h in der Maske 30 geöffnet. Das Fenster 3Of ist für die Emitterdiffusion des NPN-Transistors. Das Fenster 30g ist für eine Kollektorkontaktdiffusion des NPN-Transistors. Das Fenster 30h ist für eine Basiskontaktdiffusion des PNP-Transistors .
409814/0965
In Fig. 16 wird ein Verunreinigungsmaterial vom N-Typ durch diese Fenster 3Of, 30g und 30h in die zweite Epitaxialschicht 29 diffundiert. Eine Emitterzone 41 vom N-Typ wird in der Basiszone 38 des NPN-Transistors gebildet. Eine Kollektorkontaktzone 42 vom N-Typ wird in der Kollektorzone 33 vom N-Typ des NPN-Transistors gebildet. Eine Basiskontaktzone 43 vom N-Typ wird in der Basiszone 34 vom N-Typ des PNP-Transistors gebildet.
In Fig. 17 werden mehrere Metallelektroden auf geeigneten Teilen des Plättchens, z.B. eine Emitterelektrode 44, eine Basiselektrode 45 und eine Kollektorelektrode 46 des NPN-Transistors und eine Emitterelektrode 47, eine Basiselektrode 48 und eine Kollektorelektrode 49 des PNP-Transistors, aufgebracht. Fig. 17 zeigt die endgültige Ansicht der komplementären Transistorvorrichtung. Zur Isolierung wird Erdpotential an das Substrat 21 vom P-Typ angelegt. Das höchste Potential eines Kreises wird an die Isolierzonen 35, 25 und 26 vom N-Typ für die Isolierung angelegt.
Es ist zu beachten, daß die Leitfähigkeitstypen ausgetauscht werden können. Bor wird bei dem Diffusionsprozeß als Verunreinxgungsmaterxal vom N-Typ verwendet. Phosphor wird als Verunreinigungsmaterial vom P-Typ verwendet.
409814/0965

Claims (8)

Patentansprüche
1.)Integrierter Halbleiterkreis mit wenigstens einem NPN-Transistor und einem PNP-Transistors, gekennzeichnet durch ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine erste Schicht eines zweiten Leitfähigkeitstyps mit relativ niedriger Verunreinigungskonzentration, die auf das Substrat diffuniert ist, wenigstens zwei Zonen des zweiten Leitfähigkeitstyps mit relativ hoher Verunreinigungskonzentration, die selektiv in die erste Schicht diffundiert sind und sich bis in das Substrat erstrecken, wobei wenigstens eine der diffundierten Zonen hoher Verunreinigung eine versenkte Kollektorzone der Transistoren und eine weitere der Zonen hoher Verunreinigung einen Isolierbereich vom zweiten Leitfähigkeitstyp bilden, eine Isolierzone des ersten Leitfähigkeitstyps mit einer höheren Verunreinigungskonzentration als die relativ niedrige Konzentration des zweiten Verunreinigungstyps, wobei die Isolierzone des ersten Leitfähigkeitstyps zwischen den beiden Zonen des zweiten Leitfähigkeitstyps hoher Verunreinigungskonzentration liegt, eine erste Epitaxialschicht des ersten Verunreinigungstyps mit einer Kollektorschicht, die von einem Isolierbereich umgeben ist, der durch Rediffusion aus dem Isolierbereich des zweiten Leitfähigkeitstyps gebildet ist, und eine zweite Epitaxialschicht des zweiten Leitfähigkeitstyps auf der ersten Epitaxialschicht, in der die Basis- und Emitterzonen der beiden Transistoren gebildet sind.
2. Halbleiterkreis nach Anspruch 1, dadurch gekennzeichnet, daß die erste Epitaxialschicht einen niedrigeren spezifischen Widerstand als die zweite Epitaxialschicht hat.
40 9.8 U/0965
3. Halbleiterkreis nach Anspruch 1, dadurch gekennzeichnet, daß eine der Schichten mit relativ hoher Verunreinigungskonzentration und ein Teil der Zone niedriger Verisaaoelnigungskonzentration einen Isolierbereich bilden, der eine Becherform hat und die versenkte Kollektorzone des zweiten Transistors umgibt.
4. Halbleiterkreis nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat aus Silizium vom N-Leitfähigkeitstyp ist, daß die Verunreinigung der N- und N+-Zonen Bor ist, und daß die Verunreinigungen der P- und P+-Zonen Phosphor sind.
5. Halbleiterkreis nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat aus Silizium vom P-Typ besteht und eine Verunreinigungskonzentration von etwa 4 χ 10 Atome/cm hat, daß die diffundierte Schicht eine Schicht vom N-Typ
17 3
mit etwa 10 Atome/cm ist, daß die diffundierten Zonen hoher Verunreinigungskonzentration vom N-Typ sind und
18 3 eine Konzentration von etwa 5 χ 10 Atome/cm haben, .
und daß die Isolierzone des ersten Verunreinigungstyps
19 vom P-Typ ist und eine Konzentration von etwa 10 Atome/ ciQ hat.
6. Verfahren zur Herstellung des integrierten Halbleiterkreises nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß auf einem Substrat des ersten Leitfähigkeitstyps durch Diffusion eine Schicht des zweiten Leitfähigkeitstyps mit relativ niedriger Verunreinigungskonzentration gebildet wird, daß zugleich eine versenkte Kollektorschicht eines zweiten Transistors vom entgegengesetzten Typ mit einer relativ hohen Verunreinigungskonzentration des zweiten Leitfähigkeitstyps durch Diffusion gebildet wird, daß eine Isolierzone des ersten Leitfähigkeitstyps durch Diffusion gebildet wird, die die Schicht relativ niedriger Ver-
409814/0965
unreinigungskonzentration zwischen der versenkten Kollektorschicht und der Isolierschicht des zweiten Leitfähigkeitstyps unterteilt, daß übereinanderliegende Epitaxialschichten gebildet werden, wobei die erste Schicht vom ersten Leitfähigkeitstyp und die zweite Schicht vom zweiten Leitfähigkeitstyp ist, und daß durch Diffusion mehrere Bereiche gebildet werden, die eine Basiszone, eine Emitterzone und eine Isolierzone in der zweiten Epitaxialschicht umfassen.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der zweite Verfahrensschritt nach dem dritten durchgeführt wird.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die übereinanderliegenden Epitaxialschichten durch kontinuierliches Anwachsen gebildet werden.
409814/09 8
DE19732347745 1972-09-22 1973-09-21 Integrierter halbleiterkreis und verfahren zu dessen herstellung Pending DE2347745A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP47095341A JPS5942463B2 (ja) 1972-09-22 1972-09-22 半導体集積回路装置

Publications (1)

Publication Number Publication Date
DE2347745A1 true DE2347745A1 (de) 1974-04-04

Family

ID=14134981

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19732347745 Pending DE2347745A1 (de) 1972-09-22 1973-09-21 Integrierter halbleiterkreis und verfahren zu dessen herstellung

Country Status (8)

Country Link
US (1) US3912555A (de)
JP (1) JPS5942463B2 (de)
CA (1) CA1011467A (de)
DE (1) DE2347745A1 (de)
FR (1) FR2200635B1 (de)
GB (1) GB1444633A (de)
IT (1) IT993367B (de)
NL (1) NL7313144A (de)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4146905A (en) * 1974-06-18 1979-03-27 U.S. Philips Corporation Semiconductor device having complementary transistor structures and method of manufacturing same
JPS51123577A (en) * 1975-04-22 1976-10-28 Toshiba Corp Semiconductor integrating circuit including epitaxial base typ vertica l directional transistor
CA1047652A (en) * 1975-07-31 1979-01-30 National Semiconductor Corporation Monolithic integrated circuit transistor having very low collector resistance
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process
US4168997A (en) * 1978-10-10 1979-09-25 National Semiconductor Corporation Method for making integrated circuit transistors with isolation and substrate connected collectors utilizing simultaneous outdiffusion to convert an epitaxial layer
JPS55153365A (en) * 1979-05-17 1980-11-29 Toshiba Corp Manufacturing method of semiconductor device
US4274891A (en) * 1979-06-29 1981-06-23 International Business Machines Corporation Method of fabricating buried injector memory cell formed from vertical complementary bipolar transistor circuits utilizing mono-poly deposition
JPS5750473A (en) * 1980-09-11 1982-03-24 Nec Corp Semiconductor integrated circuit device
KR900001267B1 (ko) * 1983-11-30 1990-03-05 후지쓰 가부시끼가이샤 Soi형 반도체 장치의 제조방법
IT1218471B (it) * 1985-05-09 1990-04-19 Ates Componenti Elettron Circuito integrato bipolare comprendente transistori pnp verticali con collettore sul substrato
US4936928A (en) * 1985-11-27 1990-06-26 Raytheon Company Semiconductor device
US5014107A (en) * 1987-07-29 1991-05-07 Fairchild Semiconductor Corporation Process for fabricating complementary contactless vertical bipolar transistors
US5023194A (en) * 1988-02-11 1991-06-11 Exar Corporation Method of making a multicollector vertical pnp transistor
US4902633A (en) * 1988-05-09 1990-02-20 Motorola, Inc. Process for making a bipolar integrated circuit
US5159429A (en) * 1990-01-23 1992-10-27 International Business Machines Corporation Semiconductor device structure employing a multi-level epitaxial structure and method of manufacturing same
US5061652A (en) * 1990-01-23 1991-10-29 International Business Machines Corporation Method of manufacturing a semiconductor device structure employing a multi-level epitaxial structure
DE69232348T2 (de) * 1991-09-24 2002-08-14 Matsushita Electric Ind Co Ltd Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung
US5623159A (en) * 1994-10-03 1997-04-22 Motorola, Inc. Integrated circuit isolation structure for suppressing high-frequency cross-talk
US5633180A (en) * 1995-06-01 1997-05-27 Harris Corporation Method of forming P-type islands over P-type buried layer
JP5048242B2 (ja) * 2005-11-30 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3449643A (en) * 1966-09-09 1969-06-10 Hitachi Ltd Semiconductor integrated circuit device
FR1559608A (de) * 1967-06-30 1969-03-14
US3638079A (en) * 1970-01-28 1972-01-25 Sylvania Electric Prod Complementary semiconductor devices in monolithic integrated circuits

Also Published As

Publication number Publication date
IT993367B (it) 1975-09-30
CA1011467A (en) 1977-05-31
NL7313144A (de) 1974-03-26
FR2200635B1 (de) 1978-11-10
JPS4952987A (de) 1974-05-23
GB1444633A (en) 1976-08-04
US3912555A (en) 1975-10-14
FR2200635A1 (de) 1974-04-19
JPS5942463B2 (ja) 1984-10-15

Similar Documents

Publication Publication Date Title
DE2347745A1 (de) Integrierter halbleiterkreis und verfahren zu dessen herstellung
DE3105118C2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht-Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat
DE1514818C3 (de)
EP0007923B1 (de) Verfahren zur Herstellung eines doppeltdiffundierten, lateralen Transistors und eines mit diesem integrierten komplementären vertikalen Transistors
DE1764464C3 (de) Verfahren zur Herstellung eines lateralen Transistors
DE2203183A1 (de) Integrierte Halbleiterschaltungsanordnung
EP0001574B1 (de) Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung
DE1564547A1 (de) Halbleiter-Mikroschaltungsbaustein
DE3714790A1 (de) Zenerdiode unter der oberflaeche und herstellungsverfahren
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE3002740A1 (de) Verfahren zur ausbildung von substratelektroden bei mos-ics mit lokaler oxidation
DE1764570C3 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit zueinander komplementären NPN- und PNP-Transistoren
DE2246147C3 (de) Verfahren zur Herstellung integrierter Halbleiteranordnungen
DE2039091A1 (de) Transistor mit minimaler Seiteninjektion in einem monolithischen Halbleiterkoerper und Verfahren zur Herstellung dieses Transistors
DE2403816C3 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
EP0103653A1 (de) Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor
DE2654816A1 (de) Monolithische halbleiterstruktur
EP0317806B1 (de) Integrierte Schaltungsanordnung mit einer Kapazität
DE2600375A1 (de) Komplementaere transistorstruktur und verfahren zu deren herstellung
DE3129487C2 (de)
DE1769271C3 (de) Verfahren zum Herstellen einer Festkörperschaltung
DE19523333A1 (de) Bipolare Halbleitereinrichtung und Verfahren zur Herstellung einer solchen
DE2627307C3 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE1639355C3 (de) Verfahren zur Herstellung einer monolithisch integrierten Halbleiteranordnung
DE2149705A1 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
OD Request for examination
OHW Rejection