DE2347745A1 - Integrierter halbleiterkreis und verfahren zu dessen herstellung - Google Patents
Integrierter halbleiterkreis und verfahren zu dessen herstellungInfo
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Description
It 2612
SONY CORPORATION Tokyo / Japan
Integrierter Halbleiterkreis und Verfahren zu dessen Herstellung
Die Erfindung betrifft einen integrierten Halbleiterkreis und ein Verfahren zu dessen Herstellung, der elektrisch
isolierte komplementäre Halbleitervorrichtungen, z.B. einen NPN- und einen PNP-Transistor enthält. Insbesondere
sind beide Transistoren in der Art eines vertikalen Transistors ausgebildet, um eine gute HF-Charakteristik zu
erhalten.
Bei der Konstruktion eines monolithischen integrierten Kreises müssen die Kollektor-Basis- und.Emitter-Kontakte
auf der gleichen Seite eines Halbleiterplattchens liegen.
Daher ergibt sich ein Pfad mit relativ großem Widerstand von den Kollektorzonen zu dem Kollektormetallkontakt auf
dieser Seite. Eine sogenannte "versenkte Kollektorschicht"
wird verwendet, die unter der Basiszone versenkt und hoch dotiert ist, um diesen Widerstand zu verringern.
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Insbesondere der integrierte Kreis, der komplementäre Transistoren
wie den PNP- und den NPN-Transistor enthält, erfordert
wenigstens zwei verschiedene "versenkte Kollektorschichten1',
d.h. eine hochdotierte Schicht vom P-Typ für den PNP-Transistor und eine hochdotierte Schicht vom N-Typ
für einen NPN-Transistor. Auch ist es erforderlich, daß in der praktischen Fabrikation der Herstellungsprozeß einfach
ist. Diese beiden Forderungen führen zu einem erheblichen Problem.
Eine versuchte Lösung ist in der US-PS 3 502 951 beschrieben, bei der der PNP-Transistor eine doppelte versenkte
Schicht hat, nämlich eine vom P-Typ für den Kollektor und die andere vom N-Typ für eine elektrische Isolierung
gegen den NPN-Transistor. Die zweite versenkte Schicht wird zugleich mit der versenkten Schicht des NPN-Transistors
gebildet.
Bei der in Fig. 1 gezeigten bekannten Anordnung sind der NPN- und der PNP-Transistor auf einem gemeinsam Siliziumsubstrat
1 vom P-Typ gebildet. Der NPN-Transistor besteht aus einer hochdotierten versenkten Kollektorschicht 2
vom N-Typ, einer Kollektorzone 3 vom N-Typ, einer Basiszone 4 vom P-Typ und einer Emitterzone 5 vom N-Typ.
Der PNP-Transistor dagegen besteht aus einer versenkten Kollektorschicht 6 vom P-Typ, einer Basiszone 7 vom M-Typ
und einer Emitterzone 8 vom P-Typ.
Die Kollektorzone 3, die durch eine Epitaxialtechnik gebildet wird, ist von einem Teil der Epitaxialschicht 10
vom N-Typ und von dem PNP-Transistor durch die diffundierte, hochdotierte Isolierzone 9 vom P-Typ elektrisch
isoliert.
Eine versenkte Schicht 11 vom N -Typ ist durch Diffusion gleichzeitig mit der versenkten Kollektorschicht 2
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NPN-Transistors gebildet. Der Durchmesser der Schicht
ist größer als der der versenkten Kollektorschicht 6 des PNP-Transistors, die an ihrem Rand mit der Epitaxialschicht
10 verbunden ist. Daher ist der PNP-Transistor völlig von der ringförmigen Epitaxialschicht 10 und der
versenkten Isolierschicht 11 umgeben.
Diese bekannte, in Fig. 1 gezeigte Vorrichtung hat jedoch
eine schwache Stelle, nämlich die versenkte Isolierschicht 11 ist hinsichtlich der Verunreinigungskonzentration· entsprechend
der Verbindung mit der versenkten Kollektorschicht 6 des PNP-Transistors beschränkt. Aus diesem
Grund kann die gleichzeitig diffundierte Kollektorschicht 2 keine ausreichend hohe Verunreinigungskonzentration
haben, was zu einem hohen Kollektorsättigungswiderstand
führt. Selbst wenn die Konzentration der versenkten Isolierschicht
11 groß gemacht wird, wird die Durchbruchspannung des PNP-Transistors niedrig, insbesondere zwischen
der versenkten Kollektorschicht 6 und der versenkten
Isolierschicht 11.
In Fig. 2 ist eine zweite bekannte Vorrichtungsart gezeigt,
bei der ähnliche Probleme auftreten. Die versenkte Kollektorschicht 6 des PNP-Transistors ist in der ersten
epitaxialen Schicht vom P-Typ gebildet und ist von der
versenkten Isolierschicht 11 vom N-Typ umgeben. Die versenkte Isolierschicht 11 besteht aus einer Zone 12 vom
N-Typ mit relativ niedriger Verunreinigungskonzentration und einer Zone 13 vom N+-Typ, die die Zone 12 umgibt;
beide sind mit der darüberliegenden Zone 10 der zweiten Epitaxialschicht verbunden.
Die versenkte Kollektorschicht 2 des NPN-Transistors wird zugleich mit der Zone 13 relativ hoher Verunreinigungskon
zen tr ation di ffundi e rt.
Diese bekannte, in Fig. 2 gezeigte Vorrichtung, hat eine weitere schwache Stelle. Die Verunreinigungskonzentration
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der versenkten Isolierschicht 11, insbesondere der Schicht 13 und der versenkten Kollektorschicht 2 ist sehr hoch und
verursacht manchmal eine unerwünschte Diffusion an der Oberfläche des Substrats 1 vom P-Typ, während die erste
Epitaxialschicht gezogen wird. Eine dünne Schicht 14 vom N-Typ tritt auf und bildet einen Kurzschlußpfad zwischen
der versenkten Kollektorschicht 2 und der versenkten Isolierschicht 11.
Ein ähnliches Verfahren ist in der ÜS-PS 3 479 233 vorgeschlagen,
wobei eine ü-förmige versenkte Kollektorschicht auftritt.
Der Erfindung liegt die Aufgabe zugrunde, einen verbesserten monolithischen, integrierten Schaltkreis zu schaffen,
der komplementäre Transistoren aufweist, der verbesserte Isolierungseigenschaften und eine höhere Zuverlässigkeit
zwischen den beiden Transistoren sowie eine hohe Durchbruchspannung
aufweist.
Durch die Erfindung wird ein integrierter Schaltkreis geschaffen, der komplementäre Transistoren hat und bei dem
die versenkte Kollektorschicht eines ersten Transistors (z.B. eines NPN-Transistors) und die versenkte Isolierschicht
eines zweiten Transistors (z.B. eines PNP-Transistors) zugleich gebildet werden und durch eine selektive
Diffusion einer Zone vom entgegengesetzten Typ zwischen den beiden Schichten isoliert werden. Nach doppelter
epitaxialer Schichtbildung mit entgegengesetzter Leitfähigkeit wird jeder Transistor durch eine Diffusionstechnik hergestellt.
Die Erfindung wird nachstehend anhand der Figuren 1 bis 2O beispielsweise erläutert. Es zeigt:
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Figur 1 einen Querschnitt einer bekannten Vorrichtung,
Figur 2 einen Querschnitt einer weiteren bekannten Vorrichtung,
Figuren 3 bis 17 Querschnitte, aus denen aufeinanderfolgende Herstellungsstufen der Vorrichtung
gemäß der Erfindung hervorgehen, und
Figuren 18 bis 20 Aufsichten der Vorrichtung gemäß der Erfindung in bestimmten Herste1lungsstufen.
Wie die Fig. 3 bis 17 zeigen, wird ein Halbleitersubstrat 21 hergestellt, das aus Silizium vom P-Typ besteht und
eine Verunreinigungskonzentration von etwa 4 χ 10 Atome/cm hat (Fig. 3). Eine Halbleiterschicht 22 vom
N-Typ wird durch Diffusion auf einer Hauptfläche 21a des Substrats 21 (Fig. 4) gebildet. Die Oberflächenverunreinigungskonzentration
der Schicht 22 vom N-Typ beträgt etwa :
0,5 Mikron.
0,5 Mikron.
17 3
trägt etwa 10 Atome/cm . Ihre Dicke beträgt etwa
trägt etwa 10 Atome/cm . Ihre Dicke beträgt etwa
In Fig. 5 wird eine Diffusionsmaske 23 z.B. aus Siliziumdioxid
(SiO2), die während der Diffusionsphase aufgebracht
wird, durch eine Fotoätztechnik selektiv geätzt und Fenster 23a und 23b werden geöffnet.
Fig. 18 zeigt eine Aufsicht der Fig. 5 entsprechenden Phase, wobei das Fenster 23a rechteckig und das Fenster 23b ringförmig
ist.
In Fig. 6 wird ein Verunreinigungsmaterial vom N-Typ durch
die Fenster 23a und 23b diffundiert, das Zonen 24 und 25 relativ Ixoher Verunreinigungskonzentration in der Schicht
22 vom N-Typ bildet. Die Oberflächenverunreinigungskon-
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18
zentration der Schichten 24 und 25 beträgt etwa 5 χ 10
Atome/cm und ist damit größer als die der Schicht 22 vom N-Typ. Durch das ringförmige Fenster 23b wird eine relativ
hochdotierte Schicht 25 diffundiert, das eine relativ niedrig dotierte Schicht 26 umgibt, die ein Teil der
Schicht 22 vom N-Typ ist.
In Fig. 7 wird die Diffusionsmaske 23 geätzt und bildet
verschiedene Fenster 23c. Fig. 19 zeigt eine Auffsicht der Fig. 7 entsprechenden Phase, wobei das Fenster 23c
gitterförmig ist und zwei relativ hochdotierte Schichten 24 und 25 umgibt.
In Fig. 8 wird die zweite selektive Diffusion durch das Fenster 23c mit einem Verunreinigungsmaterial vom P-Typ
durchgeführt, so daß eine Isolierzone 27 gebildet wird.
Die Isolierzone 27 hat eine Oberflächenverunreinigungs-
9 * 3 konzentration von etwa 10 Atome/cm und ist damit dem Absolutwert nach größer als die der Schicht 22 vom N-Typ;
sie wird durch Eindringen in die Schicht 22 vom N-Typ bis zu dem Substrat 2l· vom P-Typ gebildet. Dieser Verfahrensschritt
in Fig. 8 ist eines der wichtigsten Merkmale der Erfindung. Die in Fig. 6 und 8 dargestellten
Verfahrensschritte sind austauschbar.
In Fig. 9 werden nach Entfernung der SiO2~Maske 23
doppelte Schichten 28 und 29 aus Silizium durch eine Epitaxialtechnik aufgebracht. Die erste Epitaxialschicht
28 ist vom P-Typ wie das Substrat 21. Ihre Dicke beträgt etwa 8 Mikron und der spezifische Widerstand
beträgt 0,352 Ohm-cm. Die zweite Epitaxialschicht 29 1st vom N-Typ und wird kontinuierlich auf die erste
Epitaxialschicht 28 aufgebracht, ohne daß das Substrat eswirti
von einer Epitaxialvakuumglocke abgezogen wird, sondern nur das Verunreinigungsmaterial in der Epitaxialatmosphäre,
z.B. Bor für die erste Schicht 28 gegen Phosphor für die
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zweite Schicht 29 ausgewechselt. Die Schickt 29 3xat
einen spezifischen Widerstand von etwa 1 Ohm-cm und eine Dicke von etwa 9 Mikron. Der spezifische Widerstand der
ersten Schicht 28 ist niedriger als der der zweiten Schicht 29, um die versenkte Kollektorschicht in der
zweiten Schicht 28 zu bilden.
In Fig. IO wird eine Diffusionsmaske 30 auf der zweiten
Epitaxialschicht 29, z.B. aus Siliziumdioxid (SiO2) gebildet. In Fig. 11 wird die Maske 30 selektiv fotogeätzt,
um mehrere Fenster 30a und 30b zu bilden. Fig. 20 zeigt ein Ätzmuster mit Fenstern 30a und 30b entsprechend dem
Verfahrensschritt der Fig. 11. Das Fenster 30a hat das gleiche Muster wie das Fenster 23c, das in der Maske 23
geöffnet wird und in Fig. 19 gezeigt ist. Das Fenster 30b hat eine Ringform und ist schmäler als das Muster
des Fensters 23b in Fig. 18.
In Fig. 12 wird eine Verunreinigung vom P-Typ durch die Fenster 30a und 30b in die zweite Epitaxialschicht 29
diffundiert und bildet P-Typ-Zonen 31 und 32, die bis zu der ersten Epitaxialschicht 28 reichen. Die Zone 31 vom
P-Typ, die durch das Fenster 30a diffuniert wird, trennt eine isolierte Kollektorzone 33 vom N-Typ von den anderen
Teilen der zweiten Epitaxialschicht 29 ab. Eine weitere Zone 32 vom P-Typ, die durch das Fenster 30b diffundiert
wird, trennt eine isolierte Basiszone 34 vom N-Typ und eine Isolierzone 35 vom N-Typ ab. Die Zone 32 wird eine
Kollektorzuleitungszone des PNP-Transistors.
Während des Diffusionsprozesses tritt eine Rediffusion
der versenkten Schicht auf.
Die relativ hoch dotierte Schicht 24 bildet eine Zone 36 vom N-Typ, die einen oberen Teil hat, der bis zu der
Kollektorzone 33 vom N-Typ reicht. Eine weitere, relativ
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hochdotierte Schicht 25 reicht bis zu der Isolierschicht vom N-Typ. Die relativ niedrigdotierte Schicht 26 reicht
nicht bis zu der zweiten Epitaxialschicht 29.
Zwei Zonen 25 und 26 vom N-Typ isolieren eine versenkte Kollektorschicht 37 vom P-Typ.
Die Isolierzone 27 vom P-Typ reicht bis zu der oberen Isolierzone
31-vom P-Typ und bewirkt die Isolation.
Zwei Inseln werden gebildet, in denen die NPN- und PNP-Transistoren
gebildet werden.
In Fig. 13 werden mehrere Fenster 3Oc, 3Od und 3Oe in der
Maske 30 zur Diffusion eines Verunreinigungsmaterials vom P-Typ in die zweite Epitaxialschicht 29 vom N-Typ geöffnet.
Das Fenster 30c wird für eine Basisdiffusion des NPN-Transistors gebildet. Das Fenster 3Od wird für eine Emitterdiffusion des PNP-Transistors gebildet. Das Fenster 3Oe
wird für die Diffusion einer Kollektorkontaktzone des PNP-Transistors gebildet.
In Fig. 14 werden Zonen 38, 39 und 40 vom P-Typ in der
zweiten Epitaxialschicht 29 gebildet. Die Basiszone 38 vom P-Typ wird in der Kollektorzone 33 vom N-Typ des NPN-Transistors
gebildet. Die Emitterzone 39 vom P-Typ wird in der Basiszone 34 vom N-Typ des PNP-Transistors gebildet.
Die ergänzende Zone 40 vom P-Typ wird gebildet und ist mit der Kollektorzuleitungszone 32 vom P-Typ verbunden, um
die Zone des Kollektormetallkontakts zu erhöhen.
In Fig. 15 werden mehrere Fenster 3Of, 30g und 30h in der
Maske 30 geöffnet. Das Fenster 3Of ist für die Emitterdiffusion des NPN-Transistors. Das Fenster 30g ist für
eine Kollektorkontaktdiffusion des NPN-Transistors. Das Fenster 30h ist für eine Basiskontaktdiffusion des PNP-Transistors
.
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In Fig. 16 wird ein Verunreinigungsmaterial vom N-Typ durch
diese Fenster 3Of, 30g und 30h in die zweite Epitaxialschicht 29 diffundiert. Eine Emitterzone 41 vom N-Typ wird
in der Basiszone 38 des NPN-Transistors gebildet. Eine Kollektorkontaktzone 42 vom N-Typ wird in der Kollektorzone
33 vom N-Typ des NPN-Transistors gebildet. Eine Basiskontaktzone 43 vom N-Typ wird in der Basiszone 34
vom N-Typ des PNP-Transistors gebildet.
In Fig. 17 werden mehrere Metallelektroden auf geeigneten Teilen des Plättchens, z.B. eine Emitterelektrode 44,
eine Basiselektrode 45 und eine Kollektorelektrode 46 des NPN-Transistors und eine Emitterelektrode 47, eine
Basiselektrode 48 und eine Kollektorelektrode 49 des PNP-Transistors, aufgebracht. Fig. 17 zeigt die endgültige
Ansicht der komplementären Transistorvorrichtung. Zur Isolierung wird Erdpotential an das Substrat 21 vom P-Typ
angelegt. Das höchste Potential eines Kreises wird an die Isolierzonen 35, 25 und 26 vom N-Typ für die Isolierung
angelegt.
Es ist zu beachten, daß die Leitfähigkeitstypen ausgetauscht
werden können. Bor wird bei dem Diffusionsprozeß als Verunreinxgungsmaterxal vom N-Typ verwendet.
Phosphor wird als Verunreinigungsmaterial vom P-Typ verwendet.
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Claims (8)
1.)Integrierter Halbleiterkreis mit wenigstens einem NPN-Transistor
und einem PNP-Transistors, gekennzeichnet durch ein Halbleitersubstrat eines ersten Leitfähigkeitstyps,
eine erste Schicht eines zweiten Leitfähigkeitstyps mit relativ niedriger Verunreinigungskonzentration,
die auf das Substrat diffuniert ist, wenigstens zwei Zonen des zweiten Leitfähigkeitstyps mit relativ
hoher Verunreinigungskonzentration, die selektiv in die erste Schicht diffundiert sind und sich bis in das Substrat
erstrecken, wobei wenigstens eine der diffundierten Zonen hoher Verunreinigung eine versenkte Kollektorzone
der Transistoren und eine weitere der Zonen hoher Verunreinigung einen Isolierbereich vom zweiten Leitfähigkeitstyp
bilden, eine Isolierzone des ersten Leitfähigkeitstyps mit einer höheren Verunreinigungskonzentration
als die relativ niedrige Konzentration des zweiten Verunreinigungstyps, wobei die Isolierzone des ersten Leitfähigkeitstyps
zwischen den beiden Zonen des zweiten Leitfähigkeitstyps hoher Verunreinigungskonzentration
liegt, eine erste Epitaxialschicht des ersten Verunreinigungstyps mit einer Kollektorschicht, die von einem
Isolierbereich umgeben ist, der durch Rediffusion aus dem Isolierbereich des zweiten Leitfähigkeitstyps gebildet
ist, und eine zweite Epitaxialschicht des zweiten Leitfähigkeitstyps auf der ersten Epitaxialschicht, in
der die Basis- und Emitterzonen der beiden Transistoren gebildet sind.
2. Halbleiterkreis nach Anspruch 1, dadurch gekennzeichnet, daß die erste Epitaxialschicht einen niedrigeren spezifischen
Widerstand als die zweite Epitaxialschicht hat.
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3. Halbleiterkreis nach Anspruch 1, dadurch gekennzeichnet,
daß eine der Schichten mit relativ hoher Verunreinigungskonzentration und ein Teil der Zone niedriger Verisaaoelnigungskonzentration
einen Isolierbereich bilden, der eine Becherform hat und die versenkte Kollektorzone
des zweiten Transistors umgibt.
4. Halbleiterkreis nach Anspruch 1, dadurch gekennzeichnet,
daß das Substrat aus Silizium vom N-Leitfähigkeitstyp
ist, daß die Verunreinigung der N- und N+-Zonen Bor
ist, und daß die Verunreinigungen der P- und P+-Zonen Phosphor sind.
5. Halbleiterkreis nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat aus Silizium vom P-Typ besteht und eine
Verunreinigungskonzentration von etwa 4 χ 10 Atome/cm hat, daß die diffundierte Schicht eine Schicht vom N-Typ
17 3
mit etwa 10 Atome/cm ist, daß die diffundierten Zonen hoher Verunreinigungskonzentration vom N-Typ sind und
mit etwa 10 Atome/cm ist, daß die diffundierten Zonen hoher Verunreinigungskonzentration vom N-Typ sind und
18 3 eine Konzentration von etwa 5 χ 10 Atome/cm haben, .
und daß die Isolierzone des ersten Verunreinigungstyps
19 vom P-Typ ist und eine Konzentration von etwa 10 Atome/ ciQ hat.
6. Verfahren zur Herstellung des integrierten Halbleiterkreises
nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß auf einem Substrat des ersten Leitfähigkeitstyps
durch Diffusion eine Schicht des zweiten Leitfähigkeitstyps mit relativ niedriger Verunreinigungskonzentration
gebildet wird, daß zugleich eine versenkte Kollektorschicht eines zweiten Transistors
vom entgegengesetzten Typ mit einer relativ hohen Verunreinigungskonzentration
des zweiten Leitfähigkeitstyps durch Diffusion gebildet wird, daß eine Isolierzone
des ersten Leitfähigkeitstyps durch Diffusion gebildet wird, die die Schicht relativ niedriger Ver-
409814/0965
unreinigungskonzentration zwischen der versenkten
Kollektorschicht und der Isolierschicht des zweiten Leitfähigkeitstyps unterteilt, daß übereinanderliegende
Epitaxialschichten gebildet werden, wobei die erste Schicht vom ersten Leitfähigkeitstyp und die zweite
Schicht vom zweiten Leitfähigkeitstyp ist, und daß durch Diffusion mehrere Bereiche gebildet werden, die
eine Basiszone, eine Emitterzone und eine Isolierzone in der zweiten Epitaxialschicht umfassen.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der zweite Verfahrensschritt nach dem dritten durchgeführt
wird.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die übereinanderliegenden Epitaxialschichten durch kontinuierliches
Anwachsen gebildet werden.
409814/09 8
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US4168997A (en) * | 1978-10-10 | 1979-09-25 | National Semiconductor Corporation | Method for making integrated circuit transistors with isolation and substrate connected collectors utilizing simultaneous outdiffusion to convert an epitaxial layer |
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US4274891A (en) * | 1979-06-29 | 1981-06-23 | International Business Machines Corporation | Method of fabricating buried injector memory cell formed from vertical complementary bipolar transistor circuits utilizing mono-poly deposition |
JPS5750473A (en) * | 1980-09-11 | 1982-03-24 | Nec Corp | Semiconductor integrated circuit device |
KR900001267B1 (ko) * | 1983-11-30 | 1990-03-05 | 후지쓰 가부시끼가이샤 | Soi형 반도체 장치의 제조방법 |
IT1218471B (it) * | 1985-05-09 | 1990-04-19 | Ates Componenti Elettron | Circuito integrato bipolare comprendente transistori pnp verticali con collettore sul substrato |
US4936928A (en) * | 1985-11-27 | 1990-06-26 | Raytheon Company | Semiconductor device |
US5014107A (en) * | 1987-07-29 | 1991-05-07 | Fairchild Semiconductor Corporation | Process for fabricating complementary contactless vertical bipolar transistors |
US5023194A (en) * | 1988-02-11 | 1991-06-11 | Exar Corporation | Method of making a multicollector vertical pnp transistor |
US4902633A (en) * | 1988-05-09 | 1990-02-20 | Motorola, Inc. | Process for making a bipolar integrated circuit |
US5159429A (en) * | 1990-01-23 | 1992-10-27 | International Business Machines Corporation | Semiconductor device structure employing a multi-level epitaxial structure and method of manufacturing same |
US5061652A (en) * | 1990-01-23 | 1991-10-29 | International Business Machines Corporation | Method of manufacturing a semiconductor device structure employing a multi-level epitaxial structure |
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US5623159A (en) * | 1994-10-03 | 1997-04-22 | Motorola, Inc. | Integrated circuit isolation structure for suppressing high-frequency cross-talk |
US5633180A (en) * | 1995-06-01 | 1997-05-27 | Harris Corporation | Method of forming P-type islands over P-type buried layer |
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