KR900001267B1 - Soi형 반도체 장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

SOI형 반도체 장치의 제조방법
제1a 내지 k도는 본 발명의 실시예를 보이는 개략 횡단면도.
제2a 내지 g도는 본 발명의 다른 실시예를 보이는 개략 횡단면도.
제3a 내지 b도는 본 발명에 의해 제조되는 SOI형 반도체장치의 개략 확대횡단면도와 평면도.
본 발명은 SOI(Semiconductor On Insulator)(절연체상의 반도체)형 반도체장치에 관한 것으로 특히, SOI기술을 이용하여 제조되는 반도체장치의 매립층에 연걸을 형성하기 위한 방법에 관한 것이다.
예를 들어 수십 내지 수백 미크론 정도의 폭과 길이를 갖는 수많은 반도체 단결정층을 절연층에 형성한 다음, 트랜지스터와 다이오드와 같은 기능장치를 각각의 단결정 층내에 제조하는 SOI기술은 미래의 LSI(대규모 집적회로)회로에서의 속도 및 집적밀도의 한계에 대한 일대 혁신적인 발전으로서 기대되고 있다. 즉, 각각의 반도체 단결정층은 통상적으로 수십미크론의 깊이를 갖는 절연매트릭스내에 매립되도록 형성되기 때문에 각각의 단결정층 내에 제조되는 트랜지스터 또는 다이오드는 다른 것들은 물론, 실리콘과 같은 기판과 유전체적으로 분리되므로 저부유용량과 고파괴전압 특성을 가질 수 있다.
단결정층은 통상적으로 수미크론정도의 두께를 갖고 실리콘 이산화물과 같은 절연층상에 증착되는 다실리콘층과 같은 다결정층을 재결정화함으로써 형성된다. 다결정층은 최종 단결정층이 형성되는 영역들을 제외하고 부동화(passivation)된다. 그 영역들은 또한 이후 장치영역으로 칭한다. 부동화는 재결정화 전후에 수행되며, 또한 재결정화도 다결정층의 전체 또는 부분적으로 수행되는 여러 가지 경우가 있다. 따라서 절연 매트릭스내에서 부유하는 단결정층의 섬영역이 얻어진다. 그 다음 에피택셜층은 필요한 경우, CVD(화학증기증착)과 같은 통상의 에피택셜 성장 기술을 이용하여 각각의 재결정화된 층상에 형성된다.
상술한 바와 같은 구조로 된 SOI형 반도체 장치는 또한 유전체분리 집적회로로서 칭한다. 만일, 절연층과 단결정층이 트랜지스터들 또는 다이오드들이 사전에 제조된 기판상에 형성된다면 3차원 집적회로가 가능하다. 3차원 구조는 만일 다른 절연층과 반도체 단결정층의 회절층이 절연층과 단결정층들의 기존 퇴적층상에 형성될 경우 더 연장될 수 있다.
3차원 집적회로들을 포함하는 그러한 반도체 단결정층들과 원형 SOI 반도체장치를 제조하는 여러 방법과 결과에 대해서는 여러 보고서에 이미 기술되어 있다. 몇가지 예를 들면 1982. 3. 1. Appl. Phys. Lett. 40(5)에서 에스. 가와무라등에 의해 발표된 ＂도너츠형 CW Ar. 레이저비임에 의한 무정형 기판상의 Si의 재결정화＂와 1983. 10. ＂IEEE ED. LETTERS : Vol. EDL-4, No.10에서 에스. 가와무라등에 의해 발표된 ＂비임 재결정화를 이용하여 제조하는 3차원 CMOS IC들＂등이 있다.
실리콘 기판상에 직접 형성된 통상의 바이 폴라트랜지스터들에서와 같이, 콜랙터 저항성을 감소시키기 위해 고도로 도우프된 매립층은 일반적으로 바이폴라 기술을 ＂2＂
그러므로, 본 발명의 주목적은 매립층을 갖춘 바이폴라 트랜지스터를 포함하는 SOI형 반도체장치를 제공하는데 있다.
본 발명의 또 다른 목적은 SOI형 반도체장치의 바이폴라 트랜지스터의 매립층에 연결부를 형성하기 위한 신규 방법을 제공하는데 있다.
상술한 목적들은 기판상에 형성된 절연층상에 일도전형으로서 매립층으로 사용되는 단결정 섬영역을 형성하는 공정과, 단결정 섬영역상에 에피택셜층을 형성하는 공정과, 에피택셜층상에 임시 노출된 측면을 형성하는 공정과, 그리고 노출된 측면들상의 그 하부에 에피택셜층의 상부 표면으로부터 단결정 섬영역까지 연장되는 도전통로를 형성하는 공정을 포함하는 방법에 의해 SOI형 반도체장치를 제조함으로써 달성될 수 있다.
에피택셜층의 임시 노출된 측면들을 형성하기 위한 방법의 하나는 에피택셜 성장의 공정중 에피택셜층 주위에 형성되는 다결정층을 제거하는 것이며, 또 다른 방법은
본 발명의 이러한 목적 및 기타 목적, 특징과 장점들을 첨부된 도면을 참고로 상세히 설명하면 다음과 같다.
제1a∼1k도를 참조하면 본 발명에 의한 여러 제조단계에 있는 SOI형 반도체장치의 개략 횡단면도가 보이고 있다.
다음 실시 예들에서 본 발명의 SOI형 반도체장치의 기본 구성부분들이 구체 설명을 위해 실리콘 또는 다실리콘으로부터 형성되는 것으로 기술되어 있지만 그중 어떤 것은 기타 재료로 형성될 수 있다.
제1공정에서, 예를 들어 약 2미크론 두께를 갖는 다실리콘층 13이 제1a도 내에 도시한 바와 같이 기판 1상에 형성된 절연층 12의 표면상에 증착된다. 기판 1은 예를들어 실리콘 웨이퍼 또는 용융된 실리카와 같은 유리기판 또는 GaAa웨이퍼이다. 다실리콘층 13을 형성하기 위한 예시적인 방법은 CVD(화학 증기증착)이다. 절연층 12는 만일 기판 1이 실리콘으로 구성될 경우 기판 1의 산화에 의해 형성되는 이산화실리콘(SiO2)층 일수 있으며, 또는 종래의 박막기술을 이용하여 기판 1상에 증착되는 산화알미늄(Al2O3)층 일 수 있다. 절연층의 두께는 예를 들어 0.5미크론이다.
그 다음 다실리콘층 13의 표면은 예를 들어 층 14, 즉 질화실리콘(Si3O4)층에 의
그 다음, 다실리콘층 13의 노출부분은 예를 들어 종래의 열산화공정에 의해 페시베이티드(passivated), 즉 표면안정화되며, 그 다음 마스크층 14가 제1c도에 보인 바와 같이 제거된다. 마스킹층 14에 의해 표면 안정화되지 않은 이전의 다실리콘층 13의 부분은 다실리콘으로 그대로 남아 있는다. 보통 화학 방법에 의해 제거 공정이 수행되기 때문에 마스킹층 14는 예를 들어 표면 안정화된 다실리콘층 13b, 즉 SiO2층보다 화학 약품에 의해 좀 더 쉽게 제거될 수 있는 Si3N4와 같은 재료로 형성되어야 한다. 만일 절연층 12와 표면 안정화된 다실리콘층 13b 모두를 SiO2로 구성한다면 다실리콘층 13a는 동질의 절연 매트릭스층 12a에 의해 둘러싸이게 된다.
절연 매트릭스층 12a와 다실리콘층 13a의 전표면은 예를 들어 제1d도에서 보인 바와 같이 안티몬실리케이트 그라스(antimony-silicate glass : Sb-SG)층 15로서 도포된다.
(Sb-SG)층 15는 층 13a 내에 주입될 불순물의 소오스 역할을 한다. Sb-SG층 15의 표면은 다실리콘층 13a를 충분히 녹일 수 있는 에너지 크기를 갖는 에너지 비임 16, 예를 들어 CW, Ar 레이저 비임에 의해 조사된다.
Sb-SG층 15는 레이저비임 16에 투과될 수 있기 때문에 다실리콘층 13a는 가열된 다음 단결정층 19로 재결정화된다. 이와 같은 가열시에 단결정층 19는 Sb-SG층 15
따라서, 절연 매트릭스층 12a내에 매립된 섬과 같은 실리콘 단결정층이 형성된다. 다수의 그러한 섬과 같은 단결정층 19는 일반적으로 기판 1상에 오와 열로 배치되도록 형성된다.
단결정 섬영역 19를 갖고 있는 기판 1은 예를 들어 1,000℃ 낮은 온도 CVD법에 의해 에피택셜 성장공정에 들어간다. 따라서, 에피택셜 실리콘층 18은 단결정 섬영역 91상에 형성되는 한편, 다실리콘층 17은 제1e도에 보인 바와 같이 절연 매트릭스층 12a상에 형성된다. 층 17과의 두께는 예를 들어 2-10미크론의 범위와 약 8미크론 일 수 있다.
상술한 에피택셜 성장공정에 뒤이어 다실리콘층 17과 에피택셜층 18을 갖고 있는 기판 1은 에피택셜층 18의 측면을 임시적으로 노출시키는 공정을 거친다. 그 공정은 다음에 기술되는 공정들에 의해 수행된다.
에피택셜층 18의 상부표면은 제1f도에 보인 바와 같이 층 20에 의해 선택적으로 마스크된다. 예를 들어 Si3N4의 마스크층 20은 종래의 박막기술에 의해 형성된 다음, 종래의 사진석판술에 의해 패턴된다. 그 다음, 마스킹층 20에 의해 보호되는 에피택셜층 18주위의 다실리콘층 17은 제1g도에 보인 바와 같이 화학약품에 의해 선택적으로 제거된다. 따라서 에피택셜층 18의 측면들은 노출된다.(만일 에피택셜층 18이 둥근 형상일 경우 노출되는 측면은 원통형이며 만일 에피택셜층 18이 장방형일 경우 그는 복수측면들을 갖는다).
측면들에 도전통로를 형성하기 위한 공정은 그 표면들에 일도 전형불순물을 주
에피택셜층 18의 상부표면은 제1f도에 보인 바와 같이 층 20에 의해 선택적으로 마스크된다. 예를 들어 Si3N4의 마스크층 20은 종래의 박막기술에 의해 형성된 다음, 종래의 사진석판술에 의해 패턴된다. 그 다음, 마스킹층 20에 의해 보호되는 에피택셜층 18 주위의 다실리콘층 17은 제1g도에 보인 바와 같이 화학약품에 의해 선택적으로 제거된다. 따라서 에피택셜층 18의 측면들은 노출된다(만일 에피택셜층 18이 둥근 형상일 경우 노출되는 측면은 원통형이며, 만일 에피택셜층 18이 장방형일 경우 그는 복수측면들을 갖는다).
측면들에 도전통로를 형성하기 위한 공정은 그 표면들에 일도 전형불순물을 주입시킴으로써 순차적으로 수행된다. 이 공정에서 마스킹층 20은 불순물의 도우핑으로부터 에피택셜층 18의 상부표면을 보호해 준다. 그 공정에 대한 예시적인 방법은 저온에서 불순물가스의 확산이다. 포스포러스 트리브로마이드(PBr3) 또는 포스포러스 옥시트리클로라이드(POCl3)와 같은 불순물 소오스 가스는 그 용액, 즉 약 40℃로 가열된 용액내로 질소와 같은 이송가스를 통과시킴으로서 얻는데, 이는 시료를 넣은 반응실내로 도입된다. 반응실내에서 측면들이 노출되는 에피택셜층을 품고 있는 기판을 불순물 소오스가스 분위기내에서 약 900∼950℃의 온도로 가열한다. 에피택셜층의 노출된 측면들과 접촉함으로서 상기 불순물 소오스가스는 인분자들을 유리시키도록 분해된 다음 그 원자들로부터 인원자들은 측면내로 확산된다. 따라서, 약 0.5∼1미크론 두께를 갖는 n형 도전통로 21이 제1h도에 보인 바와 같이 에피택셜층 18의 측면들에 형성된다.
상술한 공정에 뒤이어 약 8미크론 이상의 두께를 갖는 예를 들면 다결정층 22, 즉 다실리콘층이 제1i도에 보인 바와 같이 에피택셜층 18을 포위하면서 기판 1의 전표면상에 증착된다. 층 22와 같은 다실리콘층을 형성하기 위해 예를 들어 650℃의 저온 CVD와 같은 종래의 방법이 사용된다. 그 다음, 예를 들어 다실리콘으로부터 형성되는 다결정층 22는 예를 들어 900℃에서 열산화와 같은 적당한 기술에 의해 제1j도에서 보인 바와 같이 전체적으로 표면안정화된다. 상술한 공정에서 다결정층 22를 형성하기 전에 마스킹층 20을 제거할 필요가 없다.
물론, 제1i도에 보인 바와 같은 공정단계는 만일 SiO2와 같은 절연층이 다결정층 22 대신 예를 들어 종래의 CVD 수단에 의해 기판 1의 표면상에 직접 증착될 경우, 생략될 수 있는 것이다. SiO2층을 형성하기 위한 그러한 CVD 공정은 650℃부터 800℃ 범위의 온도에서 수행될 수 있다.
그 다음, 표면안정화된 다결정층 22의 표면은 에피택셜층 18의 상부표면이 제1k도에 보인 바와 같이 노출될때까지 예를 들어 기계연마 기술에 의해 깎아내린다. 따라서, 에피택셜층 18의 측면돌에서 n형 불순물 확사층 21로부터 형성된 도전통로가 역시 노출되어 원래의 단결정 섬층 19까지 연결부로서 사용할 수 있도록 제조된다.
절연매트릭스층 12a(제1d∼1i도 참조)와 표면안정화된 다결정층 22가 동일재료로 구성되는 경우에, 단결정섬층 19와 에피택셜층 18을 포함하는 단결정층은 동질의 절연 매트릭스 12b내에 매몰된다.
상술한 공정들 다음에는 제3a와 3b도에서 보인 바와 같이 트랜지스터와 같은 기능장치가 형성되는데, 그 도면들은 각각 SOI 반도체장치의 부분 개략 횡단면도 및 평면
제3a도와 제3b도를 참조하면, 콜렉터영역 51, 베이스영역 52와 에미터영역 53을 포함하는 트랜지스터가 에피택셜층 18내에 형성되며 그리고 n형 불순물로서 안티몬을 고농도로 하여 도우프되는 원래의 단결정 섬영역 19는 매몰층 54를 구성하며, 불순물 확산층 21은 매몰층 54까지 연결부 55를 구성한다. n형 콜렉터영역 51은 n+매몰층 54로부터 n형 불순물의 자진확산에 의해 형성되는 한편, p형 베이스영역 52와 n+에미터영역 53은 통상의 바이폴라 트랜지스터의 제조에서와 같이 관련된 불순물의 이온주입 또는 확산에 의해 형성된다. 연결부 55와 함께 이들 영역은 예를 들어 금속알미늄층으로 각각 구성되는 단자접촉부 52', 53' 와 55'로서 제공된다. 제3a도에서 표시번호 56은 표면을 덮고 있는 절연박막을 나타낸다.
상술한 실시예는 에피택셜층 18의 임시적으로 노출된 측면들을 형성하고 측면들에 도전통로 21을 형성하기 위한 두 공정 진행 중 마스크층 20을 사용할 경우, 일종의 자기정렬(Self-alignment)의 장점을 누릴 수 있다.
제2a∼2g도는 본 발명의 다른 실시예를 보이는 개략 횡단면도이다. 본 실시예에서, 에피택셜층의 임시적으로 노출되는 측면들은 그 주변영역에 홈을 제공함으로써 형성된다.
제2a도를 참조하면 에피택셜층 38은 단결정섬 39상에 성장되는 한편, 에피택셜층 38과 함께 성장되는 다결정층 37은 기판 1에 의해 지지되는 절연층 12a상에 형성된다. 상기 구조와 그의 칫수를 얻기 위한 방법은 전술한 실시예에 기술된 것과 완전동일하다.
에피택셜층 38의 표면은 제2b도에 보인 바와 같이 다음 패시베이션 공정순서에서의 처리에 대해 저항역할을 하는 층 40에 의해 선택적으로 마스크된 다음 그 노출된 다결정층 37은 제2c도에 보인 바와 같이 예를 들어 900℃에서 종래의 열산화법에 의해 표면안정화 된다. 따라서 단결정섬 39와 에피택셜층 38을 포함하는 단결정층은 만일 표면안정화된 다결정층 37이 절연층 12a의 것과 동일한 재질로 된 경우, 동질의 절연 매트릭스층 12b내에 매몰된다. 마스킹층 40은 다음의 홈형성 단계이전에 제거된다.
만일, 다결정층 37이 SiO2로 변환될 경우, Si3N4는 마스킹층 40으로 적합하다. 왜냐하면 Si3N4마스킹층 40은 표면안정화 이전에 다실리콘층 37에 영향을 줌이 없이 패턴될 수 있어 표면안정화되는 다실리콘층에 대한 별도의 보호마스킹을 사용하지 않고 선택적으로 제거될 수 있기 때문이다.
에피택셜층 38의 표면은 예를 들어 광저항층 41에 의해 다시 마스크되어 그의 주변영역이 제2d도에 보인 바와 같이 약 1.5∼2미크론의 폭만큼 마스크되지 않고 남아 있는다. 그 다음 하부에 놓여있는 단결정섬층 39까지 도달하는 깊이를 갖는 홈 42가 종래의 화학식각 기술에 의해 제2e도에 보인 바와 같이 마스크되지 않은 주변영역에 형성된다. 식각은 에피택셜층 38과 주변영역에 있는 원래의 단결정섬층 39의 총두께가 식각 제거될때까지 행해지므로 식각에 대한 공정제어는 용이하게 될 수 있다.
에피택셜층 38의 임시적으로 노출되는 측면들을 형성하기 위한 상술한 공정 다음에 예를 들어 다결정층 43, 즉 다실리콘층은 예를 들어 저온기술인 650℃에서 행하는 종래의 저온 CVD에 의해 제2f도에 보인 바와 같이 에피택셜층 38을 포위하면서 기판 1의 전체 표면상에 증착된다. 다실리콘층 43은 홈 42의 깊이보다 더 큰 두께를 갖도록 형
그 다음, 다결정층 43은 에피택셜층 39의 상부 표면이 노출될때까지 예를 들면 기계적 연마기술을 사용하여 깎아내려지며, 따라서 도전통로 43a가 제2g도에 보인 바와 같이 단결정섬층 39까지의 연결부로서 사용되도록 마련된다.
상술한 공정들 다음에 트랜지스터와 같은 기능장치는 제3a도와 제3b도에서 전술한 실시예의 설명에서 이미 설명된 바와 같이 형성되는데 여기서 콜렉터영역 51, 베이스영역 52와 에미터영역 53을 포함흐는 트랜지스터는 에피택셜층 38내에 형성되며 원래의 단결정섬층 39는 n+매몰층 54를 구성하며 그리고 다결정층 43a는 매몰층 54까지의 연결부 55를 구성한다.
SOI형 반도체장치의 구조적인 장점을 취함으로써, 본 발명은 바이폴라 트랜지스터의 매몰층까지의 연결부를 얻을 수 있는데, 그 연결부는 다음과 같은 특징들을 갖고 있다.
1) 에피택셜층 내로 깊은 수직확산을 사용하지 않고 제조하는 특징.
2) 에피택셜층의 두께에 무관하게 제조되는 특징.
3) 1,000℃ 이하의 온도에서의 방법을 이용하여 제조되는 특징.
그러므로, 본 발명은 수십 내지 수백 볼트의 파괴전압을 갖는 트랜지스터들이 필요할 경우, 예를 들어 수십 미크론정도 두께의 에피택셜층이 요구되어 그 밑의 연결부까지 매몰층을 형성하도록 1,200℃ 이상의 온도에서 깊은 수직확산이 요구되는 경우 연산
본 발명의 많은 특징 및 장점들은 상세한 설명으로부터 명백하지만 본 분야에 통상의 지식을 가진자는 본 발명의 정신 및 범위내에서 많은 수정변경 가능함을 이해할 것이다. 예를 들어, 상술한 실시예들에서 Sb-SG층은 단결정 섬영역내로 도우프되는 불순물의 소오스로 사용되고 있으나 Sb-SG층을 도포함이 없이 레이저 비임을 사용하여 재결정화된 단결정섬층에 불순물 도우핑시키기 이해 이온주입 기술이 대신 사용될 수도 있다.

Claims (28)

  1. 기판상에 형성되는 절연층상에 일도전형을 갖는 단결정 섬을 형성하는 공정과, 상기 단결정 섬에 에피택셜층을 형성하는 공정과, 상기 에피택셜층에 임시 노출측면을 형성하는 공정과, 그리고 상기 노출된 측면에 상기 에피택셜층의 상부표면으로부터 그 밑의 상기 단결정 섬까지 연장되는 상기 도전통로를 형성하는 공정을 포함하는 SOI형 반도체장치의 제조방법.
  2. 제1항에서, 상기 기판은 실리콘기판인 SOI형 반도체장치의 제조방법.
  3. 제1항에서, 상기 절연층은 이산화실리콘으로 구성되는 SOI형 반도체 장치의 제조방법.
  4. 제2항에서, 상기 절연층은 상기 실리콘 기판의 산화에 의해 형성되는 SOI형 반도체장치의 제조방법.
  5. 제1항에서, 상기 단결정 섬형성 공정은 상기 절연층상에 제1다결정층을 형성하는 단계와, 상기 단결정 섬이 형성되는 부분을 제외한 상기 제1다결정층을 선택적으로 표면안정화하는 단계와, 상기 도전형을 갖는 상기 부분에 상기 제1다결정층을 제공하기 위해 불순물 소오스가 되는 층으로서 상기 선택적인 표면안정화 단계후에 상기 제1다결정층의 표면을 도포하는 단계와, 상기 부분에 상기 제1다결정층을 재결정화시키고 부수적으로 상기 부분에 상기 제1다결정층내로 상기 불순물을 확산시키기 위해 가열하는 단계와, 그리고상기 가열단계후 상기 도포층을 제거하는 단계를 포함하는 SOI형 반도체장치의 제조방법.
  6. 제5항에서, 상기 가열단계는 에너지 비임의 조사에 의해 수행되는 SOI형 반도체장치의 제조방법.
  7. 제5항에서, 상기 에너지 비임은 레이저 비임인 SOI형 반도체장치의 제조방법.
  8. 상기 제1다결정층은 표면안정화시 상기 절연층과 동일한 물질이 될 수 있는 재질로부터 형성되는 SOI형 반도체장치의 제조방법.
  9. 제5항에서, 상기 제1다결정층은 다실리콘층인 SOI형 반도체장치의 제조방법.
  10. 제9항에서, 상기 선택적인 표면 안정화는 산화에 의해 수행되는 SOI형 반도체장치의 제조방법.
  11. 제5항에서, 상기 도포층은 안티몬-실리케이트그라스(Sb-SG)로부터 형성되는 SOI형 반도체장치의 제조방법.
  12. 제1항에서, 상기 에피택셜층은 상기 제1다결정층과 동일한 재질로부터 형성되는
  13. 제1항에서, 상기 에피택셜층은 실리콘층으로 구성되는 SOI형 반도체장치의 제조방법.
  14. 제1항에서, 상기 에피택셜층의 상기 임시노출측면을 형성하는 상기 공정은 상기 에피택셜층의 표면상에 마스크층을 형성하는 단계와, 그리고 상기 에피택셜층의 표면상에 마스크층을 형성하는 단계와, 그리고 상기 에피택셜층들을 형성하는 공정중에 상기 에피택셜층 주위에 형성된 제2다결정층을 제거하는 단계를 포함하는 SOI형 반도체장치의 제조방법.
  15. 제14항에서, 상기 에피택셜층의 상기 노출측면상에 상기 도전통로를 형성하는 상기 공정은 상기 마스크층으로서 상기 에피택셜층의 상기 측면으로 일도전형을 불순물을 주입함으로써 수행되는 SOI형 반도체장치의 제조방법.
  16. 제14항에서, 상기 도전통로를 형성하는 상기 공정은 상기 에피택셜층을 포위하는 상기 기판의 표면상에 제3다결정층의 상기 표면안정화 공정이후 상기 에피택셜층의 상부표면을 노출시키는 단계를 포함하는 SOI형 반도체장치의 제조방법.
  17. 제16항에서, 상기 제3다결정층은 상기 단결정 섬을 형성하는 것과 동일한 재질로부터 형성되는 SOI형 반도체장치의 제조방법.
  18. 제16항에서, 상기 제3다결정층은 다실리콘층인 SOI형 반도체장치의 제조방법.
  19. 제18항에서, 상기 제3다실리콘층의 상기 표면안정화는 산화에 의해 수행되는 SOI형 반도체장치의 제조방법.
  20. 제16항에서, 상기 노출공정은 기계적 연마에 의해 수행되는 SOI형 반도체장치의 제조방법.
  21. 제16항에서, 상기 노출공정은 상기 에피택셜층의 표면이 상기 에피택셜층 주위의 상기 표면안정화된 제3다결정층의 표면까지의 레벨이 되도록 수행되는 SOI형 반도체장치의 제조방법.
  22. 제1항에서, 상기 에피택셜층의 상기 임시노출측면을 형성하는 공정이 제1저항층에 의해 상기 에피택셜층의 표면상에 제1마스크층을 형성하는 단계와, 상기 에피택셜층을 형성하기 위한 공정 진행중 상기 에피택셜층 주위에 형성된 제2다결정층을 표면안정화하는 단계와, 상기 마스크층을 제거하는 단계와, 상기 표면 주변영역이 노출되도록 상기 에피택셜층의 표면상에 제2마스크층을 선택적으로 형성하는 단계와, 그리고 상기 에피택셜층의 두께와 동일하거나 그보다 더 깊은 홈을 상기 주변영역내에 형성하는 단계를 포함하는 SOI형 반도체장치의 제조방법.
  23. 제22항에서, 상기 에피택셜층의 상기 임시 노출측면상에 상기 도전통로를 형성하는 공정은 상기 에피택셜층의 주변영역내에 형성되는 상기 홈이 일도전형 불순물을 포함하는 또 다른 제3다결정층으로 채워지도록 상기 에피택셜층을 포위하는 상기 기판의 표면상에 상기 또 다른 제3다결정층을 형성함으로써 수행되는 SOI형 반도체장치의 제조방법.
  24. 제23항에서, 상기 또 다른 제3다결정층은 상기 단결정 섬을 형성하는 것과 동일한 재질로 형성되는 SOI형 반도체장치의 제조방법.
  25. 제23항에서, 상기 또 다른 제3다결정층을 다실리콘층인 SOI형 반도체장치의 제조방법.
  26. 제22항에서, 상기 도전통로의 형성공정은 상기 에피택셜층의 상부표면을 노출시키는 공정다음에 행해지는 SOI형 반도체장치의 제조방법.
  27. 제26항에서, 상기 에피택셜층의 상부표면에 대해 노출시키는 상기 공정은 기계적 연마술에 의해 수행되는 SOI형 반도체장치의 제조방법.
  28. 제26항에서, 상기 에피택셜층의 상부표면을 노출시키기 위한 상기 공정은 상기 에피택셜층의 상부표면이 상기 에피택셜층 주위의 표면안정화된 상기 제2다결정층의 표면까지의 레벨이 되도록 수행되는 SOI형 반도체장치의 제조방법.
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