KR100223505B1 - Soi 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 제1 실리콘 단결정 기판과 제2 실리콘 단결정 기판이 서로 접합되어 있고, 상기 제1 실리콘 단결정 기판이 SOI층으로서 얇게 형성되어 있다. 절연막은 두 개의 실리콘 단결정 기판 중 어느 한 접합부의 표면 부분에 형성되어 있고, 더욱이 절연막이 형성되어 있는 쪽에 실리콘 단결정 기판의 접합부 표면상에 다결정 실리콘층이 형성되어 있다.

Description

SOI 기판 및 그 제조 방법
도 1a 내지 도 1d는 선행 기술의 제1 예의 SOI 기판 제조 방법의 공정을 도시한 단면도.
도 2a 내지 도 2d는 선행 기술의 제2 예의 SOI 기판 제조 방법의 공정을 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 제1 실시예의 SOI 기판 제조 방법의 공정을 도시한 단면도.
도 4a 및 도 4b는 본 발명의 제2 실시예의 SOI 기판 제조 방법의 공정을 도시한 단면도.
도 5a 및 제 5b 도는 본 발명의 제3 실시예의 SOI 기판 제조 방법의 공정을 도시한 단면도.
도 6a 내지 도 6f는 본 발명의 제4 실시예의 SOI 기판 제조 방법의 공정을 도시한 단면도.
도 7a 내지 도 7c는 본 발명의 제5 실시예의 SOI 기판 제조 방법의 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : n형 실리콘 단결정 기판 2 : 절연막
3 : 다결정 실리콘층 4 : n+형 단결정 실리콘 기판
5 : 절연 홈(isolation grooves) 6 : 수직 전력 소자 형성 지역
7 : 제어 회로 소자 형성 지역 8 : 단결정 실리콘 아일랜드
9 : 절연막 10 : 다결정 실리콘층
11 : LOCOS 산화막 12 : p형 확산층
14 : n+형 다결정 실리콘층
본 발명은 SOI(silicon on insulating) 기판과 그 제조 방법에 관한한 것으로, 특히 전력 집적 회로(power IC)에 유용한 SOI 기판 및 그 제조 방법에 관한 것이다.
실리콘 기판 표면의 전면에서 배면으로 흐르는 전류 흐름 경로를 갖는 고전압 수직 전력 소자(high-voltage vertical power element)와 제어 회로 소자를 모노리식으로 집적할 때, 부분 SOI 기판은 단지 SOI층 상에 제어 회로 소자를 형성하는데 취급되도록 사용되었다. 이런 종류의 부분 SOI 기판은 일본 특허 공보 제29353/92호와 제82138/91호에서 공개되어 잇다.
도 1은 일본 특허 공보 제29353/92호에서 공개된 SOI기판의 제조 방법의 전개 단계(종래 기술의 제1 예로 인용됨)의 단면도를 나타낸다.
첫째, 도 1a에 도시된 바와 같이, 포토레지스트는 n+형 단결정 실리콘 기판(4)의 한 주표면 상에 소정 패턴으로 포토리소그라피(photolithography) 기술에 의해 형성된다. 이 포토레지스트는 , 예를 들면 이온 에칭에 의해 얕은 단차(shallow step)를 형성하기 위한 마스크(mask)로 쓰이고, SOI2절연막(2)은 열 산화법(thermaloxidation)이나 저온 화학 기상 성장(CVD ; chemical vapor deposition)과 같은 방법으로 형성된다.
다음에, 도 1b에 도시된 바와 같이, 절연막(2)의 돌출된 단차부는 그라인딩-폴리싱(grinding-polishing)이나, 또는 에칭(etching)에 의하여 제거되어, n+형 단결정 실리콘 기판(4)의 노출된 표면과 절연막(2)은 균일하게 된다.
상술된 단계에서 얻어진 균일화된 표면은 n-형 단결정 실리콘 기판(1)의 한 주표면과 접합하고, 단일 강 접합 복합 기판(single firmly bonded compound substrate,도 1c)을 얻기 위해 열 처리를 받게 된다. 다음에 n-형 단결정 실리콘 기판(1a)은 그 표면을 균일화하고 실리콘 기판을 소정의 두께로 만들기 위해, 도 1c에 도시된 바와 같이 Y-Y 평면까지 갈고 연마한다. 다음으로, 이 균일화된 표면에 절연막이 형성되고, 이 절연막은 포토 에칭(photoetching)과 같은 방법으로 패턴화되는에 이 막을 마스크로서 사용하면, 절연을 위한 홈을 형성하기 위해 알칼리 에칭(alkali etching)이 실행되고, 그로 인해 수직 전력 소자 형성 지역(6)과 제어 회로 소자 형성 지역(7)은 모두 절연되며, 제어 회로 형성 지역(7)의 단결정 실리콘 기판(1)을 단결정 실리콘 아일랜드(island ; 8)로 분리한다.
다음으로, 예를 들면 SOI2으로 구성된 절연막(9)이 열 산화나 저온 CVD 방식에 의해 n-형 단결정 실리콘 기판(1)의 전 표면에 걸쳐 형성되고, 이어서 다결정 실리콘층(10)이 CVD에 의해 형성된다. 기판의 한 주표면상의 다결정 실리콘층(10)과 절연막(9)이 그라인딩-폴리싱이나 에칭에 의해 제거되어, 절연막(9)과 다결정 실리콘(10)에 의해 덮힌 절연 홈(isolation grooves)을 남겨, 절연되고 고립된 소자 형성 지역(도 1d)을 갖는 SOI 기판을 생산한다.
이후 종래 기술의 제2 예로 참조되는 종래 기술의 또 다른 예가 제2 도에 나타나는 데, 일본 특허 공보 제82138/91호에 공개된 부분 SOI 기판에 관한 것이다.
첫째로, 도 2a에 도시된 바와 같이, 상기한 n-형 단결정 실리콘 기판(1)의 한 주표면의 소정 영역은 LOCOS 산화막(11)을 형성하기 위해 선택적 산화 방법으로 산화된다. 다음으로, 도 2b에 도시된 바와 같이, LOCOS 산화막이 형성된 실리콘 기판(1)의 측면상에, LOCOS 산화막(11)으로 덮히지 않은 n-형 단결정 실리콘 기판(1)의 한 주표면부에 n+형 실리콘 단결정층(14)를 형성하도록 CVD에 의해 실리콘의 에피텍셜 성장(epitaxial growth)이 수행된다. 다음에, n+형 단결정 실리콘층(14)과 다결정 실리콘층(3)의 표면을 단일 균일 평면(single level plane)으로 만들기 위해 X-X 평면까지 물리적 그라인딩(mechanomical grinding) 방법이 사용되었다.
다음으로, 도 2c에 도시된 바와 같이, n+형 단결정 실리콘 기판(4)은 n-형 단결정 실리콘 기판(1)의 한 주표면에 형성된 n+형 단결정 실리콘층(14)과 다결정 실리콘층(3)으로 이루어진 평판(flat plane)에 접착되고, 단일 복합 기판을 얻기 위해 열공정이 수행된다.
마지막으로, 도 2d에 도시된 바와 같이, n-형 단결정 실리콘 기판(1)의 표면은 도 2c에 도시된 Y-Y 평면까지 그라인딩되고 폴리싱되며, 그 후 p+형 확산층(12)을 형성하기 위해 소정 위치에서 고농도의 p형 불순물을 확산시킴으로써, 수직 전력 소자 지역(vertical power element formation zone ; 6)과 제어 회로 소자 형성 지역(7)이 절연되고, 제어 회로 소자 형성 지역(7)의 실리콘 단결정 기판(1)은 단결정 실리콘 아일랜드(8)로 분리된다.
상기 종래 기술의 제1 예에서, 단결정 실리콘과 실리콘 산화막(혹은 실리콘 질화막)은 SOI 기판 표면의 접합 표면상에서 혼합되어 있고, 종래 기술의 제2 예에서, 단결정 실리콘과 다결정 실리콘은 SOI기판의 접합측상에서 혼합되어 있다. 이와 같은 방법으로 다른 물질이 섞인 표면을 균일화하는데 있어서, 100Å 이하로 표면 균일도의 변화를 억제하는 것은 현재의 그라인딩이나 에칭 기법으로는 극히 어렵다. 이런 이유로 접합 표면의 불완전한 편판화는 접합 평면 내에 불필요한 틈이 생기게 하고, 그 결과, 후속의 열 공정 동안 이들 틈의 주변으로부터 필링(peeling)이 일어나는 문제가 발생하여 수직 전력 소자가 동작이 불가능하게 한다.
본 발명의 목적은 다른 물질이 섞여 있는 접합 표면의 평면도를 개선하여 접합부에 틈이 없는 고신뢰도의 SOI 기판을 제공하고, 그러한 SOI 기판의 제조 방법을 제공하는 것이다.
본 발명에 따른 상술된 목적을 달성하기 위하여, 제1 실리콘 단결정 기판과 제2 실리콘 단결정 기판이 서로 접합되어 있고, 상기 제1 실리콘 단결정 기판이 SOI층으로서 얇게 형성되어 있으며, 절연막이 실리콘 단결정 기판 중 어느 한 접합부의 표면 부분에 형성되어 있고, 특히 절연막이 형성되어 있는 SOI 기판이 제공되어 있다.
또한, 본 발명에 따른 SOI 기판의 제조 방법은, 형성된 절연막이 제1 또는 제2 실리콘 단결정 기판의 한 주표면 부분에 형성되는 제1 단계와, 절연막의 표면과, 절연막이 형성되어 있는 단결정 기판의 한 주 표면상에서 단결정 실리콘의 표면을 동일 평면을 따라 균일한 표면으로 만드는 제2 단계, 다결정 실리콘층이 균일화된 표면상에 형성되는 제3 단계, 상기 다결정 실리콘층의 표면이 그라인딩과 폴리싱(grinding and polishing)에 의해 균일화 처리되는 제4 단계, 상기 다결정 실리콘층의 균일화된 표면을 절연막이 형성되어 있지 않은 제1 또는 제2 실리콘 단결정 기판의 한 주표면과 접합시키고, 상기 2개의 기판은 서로 일체화하도록 열 처리하는 제5 단계, 및 제1 실리콘 단결정 기판의 다른 주 표면을 SOI층에 필수적인 두께로 그라운드 하고 폴리싱(ground and polished)하는 제6 단계를 구비한다.
상술된 구성을 통해, 절연막과 섞인 단결정 실리콘의 표면을 균일화할 때 도출되는 작은 비평탄성은 다결정 실리콘층에서 해소되고, 이 다결정 실리콘층을 그라인딩함으로써 매우 평편한 표면이 얻어질 수 있다.
또한, 낮은 저항성은 선행의 불순물 도입을 통해, 혹은 단결정 실리콘 기판들 하나 또는 둘다로부터 실리콘 단결정 기판들 사이에 놓인 실리콘 다결정층까지의 불순물 확산을 통해 달성될 수 있기 때문에, 수직 전력 소자가 실질적으로 실리콘 다결정층의 삽입에 영향을 받지 않도록 보장하는 것이 가능하고, 원하는 특성을 가진 전력 소자를 형성하면서 SOI 기판의 신뢰도를 유지하는 것이 가능하다.
본 발명의 상기 여타 목적과, 특성 및 이점은, 본 발명의 양호한 실시예를 나타내는 첨부 도면을 기초로 한 다음 설명으로부터 명확해질 것이다.
[제1 실시예]
도 3a 내지 도 3f는 제조 단계의 진행 공정의 단면도이며, 본 발명의 제1 실시예에 따른 SOI 기판의 구조와 제조 방법을 도시한다.
먼저, 소정의 특성을 갖는 기기의 형성을 가능하게 하는 불순물의 농도를 가지는 실리콘 기판이 준비된다. 예를 들면, 1014/cm3-1015/cm3의 인(phosphorus)이 도입된 n-형 실리콘 단결정 기판(1)이 준비되고, 이 기판의 한 주표면상에 균일한 막 두께를 갖는 실리콘 산화막(도시되진 않았지만)이 열처리에 의해 형성된다. 그후 포토리소그래피법이나 건식 에칭(dry etching)으로, 실리콘 산화막의 소정 부위는 이 부위의 실리콘 단결정 표면을 노출시키기 위해 제거하고, 실리콘 산화막을 마스크로 사용하여, 단결정 실리콘이 얕은 단차(shallow step)를 형성하기 의해 에칭된다. 그 후 마스크로 사용된 산화막은 제거되고, 얕은 단차가 형성된(도 3a) 표면상으로 불균일한 막 두께의 절연막(2)이 형성된다. 이 절연막(2)은 열 산화나 저온 CVD와 같은 공정에 의해 형성된 실리콘 산화막(SiO2)이거나, 저온 CVD에 의해 형성된 실리콘 질화막(Si3N4)이 될 수 있다. 이 절연막(2)의 두께는 얕은 단차를 형성하기에 적당한 정도다. 기판 단차와 절연막(2)의 두께는 필수 절연 전압(isolation voltage)에 의해 수천 Å에서 수㎛ 범위에서 선택된다.
다음으로, 도 3b에 도시된 바와 같이, 절연막(2)의 돌출된 단차 부위는 그라인딩-폴리싱이나 에칭에 의해 제거되고, n-형 실리콘 단결정 기판(1)과 절연막(2)의 노출된 표면은 거의 균일한 표면(approximately level surface)을 이루는데, 상기 단계에 이어서 단결정 실리콘이나 절연막상에 선택적인 그라인딩이나 에칭법을 사용함으로써, 혹은 다른 방법으로 동일한 속도로 두 표면을 동시에 그라인딩하도록 하는 방법으로 더 조절된다. 두 경우, 표면은 웨이퍼 표면의 최대 표면 불규칙도(maximum surface irregurity)가 대개 100Å 이상으로 균일하게 된다.
다음으로, 도 3c에 도시된 바와 같이, 다결정 실리콘층이 CVD와 같은 방법으로 형성된다. 이 다결정 실리콘층의 두께는, 이상적으로는 대개 수100Å인 상기 표면 불규칙도를 덮고, 필수적인 추가의 그라인딩과 균일화가 가능한 1-3㎛이다. 다음으로, 다결정 실리콘(3)은 X-X 평면까지 연마되고, 균일화되어, 극히 평편한 표면이 형성되는데, 이때 표면 불규칙도는 웨이퍼 표면에 걸쳐 대략 최대 수백Å 까지 감소된다. 다음으로, 실리콘 다결정층(3)이 도전형을 띄게 하기 위해, n-형 실리콘 단결정 기판(1)과 동일한 도전형 불순물이 이온 주입(ion injection)이나 불순물 확산에 의해 다결정 실리콘층에 도입된다. 선택적으로, 불순물은 실리콘 다결정층(3)을 연마하기 전에 도입될 수 있다.
다음에, 도3d에 도시된 바와 같이, n형이고 불순물의 농도가 1018/cm3인 n+형 실리콘 단결정 기판의 한 주표면과, n-형 실리콘 단결정 기판(1)의 한 주표면에 형성된 극히 평편한 실리콘 다결정층(3)의 표면은 하이드로필릭 처리(hydrophilic treatment) 되고, 하이드로필릭 처리된 두 표면은 서로 접합되어 두 시간 동안 1100-1200℃의 온도로 열처리를 한다. 이런 방법으로 단일 강접합 복합 기판(compound substrate)을 얻을 수 있다.
다결정 실리콘 기판(3)으로의 불순물 도입이 높은 불순물 농도를 갖는 n+형 실리콘 단결정 기판(4)으로부터의 열확산에 의해 야기하기 때문에, 접합 후의 열처리 동안 그리고 계속 수반되는 기기 형성 공정의 열처리 동안, 접합 전에 실리콘 다결정층(3)에 불순물을 도입하기 위한 이온 주입이나 불순물 확산과 같은 특별한 단계를 생략하는 것이 가능하다.
n-형 실리콘 단결정 기판(1)의 다른 주표면이 SOI층에 필요한 두께를 유지하는 동안 평편한 표면을 얻도록 Y-Y평면까지 연마되고 폴리싱된다. 다음으로, 실리콘산화막(도시되진 않았지만)이 열산화나 CVD에 의해 균일 두께로 형성되고, 소정의 장소에서 실리콘 산화막을 제거하기 위해 패터닝 공정이 수행된다. 이 산화막은 알카리 에칭이나 반응성 이온 에칭 방법(RIE)에 의해, 소자간의 절연을 위한 절연홈(isolation grooves ; 5)을 형성하기 위한 마스크로 사용되고, 그로 인하여 수직 전력 소자 형성 지역(6)과 제어 회로 소자 형성 지역(7)을 절연시켜, 제어 회로 소자 형성 지역(7)의 실리콘 단결정 기판을 실리콘 단결정 아일랜드(8)로 분리한다. 다음에 마스크로서 사용된 실리콘 산화막이 제거된다.(도 3e)
다음으로, SiO2로 구성된 절연막(9)은 열산화나 저온 CVD과 같은 방법에 의해 실리콘 단결정 기판(1)의 전 표면에 걸쳐 형성되고, 다음으로 CVD에 의해 실리콘 다결정층(10)이 형성된다. 기판 표면상의 실리콘 다결정층(10)과 절연막(9)은 그라인딩-폴리싱이나 에칭에 의해 제거되고, 절연 홈(5)이 절연막(9)과 실리콘 다결정층(10)으로 채워져 각 소자의 형성 지역이 절연되고 고립되는 SOI 기판을 얻게 된다.
[제2 실시예]
도 4a와 도 4b는 본 발명의 제2 실시예를 나타내는 진행 단계의 단면도이다.
약 500Å 두께의 실리콘 산화막이 대략 10/14cm3-1015/cm3농도의 인(phosphorus)을 갖는 n-형 실리콘 단결정 기판(1)상에 열 산화와 같은 방법으로 형성되고, 다음에 거의 2500Å 두께인 실리콘 질화막(도시되진 않았지만)이 CVD에 의해 형성된다. 실리콘 질화막을 패터닝(patterning)한 후, 증기 열산화(steam thermaloxidation)에 의해 LOCOS 산화막(11)이 형성되고, 산화물 마스크로서 사용된 실리콘 질화막은 제거된다(도 4a).
돌출된 LOCOS 산화막(11) 부분은 폴리싱과 그라인딩 혹은 에칭에 의해 n-형 실리콘 단결정 기판(1)의 노출된 표면 부위까지 제거된다. 실리콘 단결정과 LOCOS 산화막(11)의 노출된 표면은 더욱 균일화 처리되어 웨이퍼 표면에 걸친 표면 불균일도는 최대 수100Å까지 감소한다(도 4b).
또한, 열산화 전에, LOCOS 산화막이 형성될 실리콘 기판의 부위는 버즈 리크(bird`s leak)에 의한 못쓰는 틈(dead space)을 줄이기 위해 약간 뚫을 수 있다.
마지막으로, 도 3c에서 제 3f까지 도시된 바와 같은 공정이 본 실시예의 SOI 기판을 얻기 위해 적용된다.
[제3 실시예]
도 5a와 도 5b는 본 발명의 제3 실시예에 따른 SOI기판의 제조 방법을 나타내는 진행 단계의 단면도이다.
도 3d에서 도시된 접합된 기판이 도 5a에 도시된 바와 같이 균일화된 표면을 갖는 복합 기판을 얻기 위해 Y-Y 평면까지 연마되고 폴리싱된다. 다음으로, 포토리소그라피법이 포토레지스트 패턴을 얻기 위해서 적용되는데, p+형 절연 지역(12, 제5b도)을 형성하기 위해, 고농도의 붕소(boron)을 주입하기 위한 마스크로 사용된다. 이 고립 지역은 수직 전력 소자 형성 지역과 제어 회로 소자 형성 지역을 졀연함과 동시에, 제어 회로 소자 형성 지역의 실리콘 단결정 기판을 실리콘 단결정 아일랜드로 분리한다.
제3 실시예는 수직 전력 소자 형성 지역(7)과 제어 회로 소자 형성 지역 사이의 절연 전압이 낮을 때 적용될 수 있고, 제1 실시예처럼 절연 홈(5)을 포함하는 절연 공정을 제외함으로써 제조 공정의 간편화가 가능하다.
[제4 실시예]
제 6a내지 도 6f는 본 발명의 제4 실시예에 의한 제조 방법을 나타내는 진행 단계의 단면도이다.
균일 두께의 실리콘 산화막(도시하지 않음)이, 예를 들면 열산화와 같은 방법에 의해 n-형 실리콘 단결정 기판의 주표면에 걸쳐 먼저 형성된다. 포토리소그라피법과 건식 에칭이 소정 위치에서 실리콘 산화막을 제거 하고, 상기 소정의 위치에 실리콘 단결정 표면을 노출시키기 위해 적용되며, 다음으로 실리콘 산화막은 실리콘 단결정을 에칭하여 얕은 단차를 형성하기 위한 마스크로 사용된다. 다음으로, 포토리소그라피 기술은 포토레지스트 마스크를 형성하기 위해 적용되는데, 이 마스크를 통해 p+형 확산층(12a)을 생성하기 위한 보론이 50keV의 에너지와 2.5×1014의 조사량(dosage)으로 이온-주입(ion-injected)된다.
다음으로, 실리콘 산화막이나 실리콘 질화막으로 된 절연막(2)이 열 산화나 저온 CVD에 의해 전 표면에 걸쳐 생성되고, 절연막(2)의 돌출된 단차부는 그라인딩-폴리싱이나 또는 에칭과 같은 방법에 의해 제거되며, 다음으로 웨이퍼 표면에 걸쳐 표면 불균일도가 수 100Å 이하인 평면한 표면을 만드는 균일화 공정을 거친다(도 6b).
다음으로, 도 6c에 도시된 바와 같이, 실리콘 다결정층(3)은 CVD와 같은 방법으로 형성되고, 소정의 불순물이 도입된다. X-X 평면까지 다결정 실리콘층(3)을 연마하여 균일화하고, 또한 웨이퍼 표면의 불균일도를 최대 수십Å까지 줄이기 위해 기계적,화학적 그라인딩이 적용된다.
다음으로, 도 6d에 도시된 바와 같이, 불순물 농도가 대략 1018/cm3인 n+형 실리콘 단결정 기판(4)의 한 주 표면과 n-형 실리콘 단결정 기판(1)상에 형성된 다결정 실리콘층(3)의 극히 균일한 표면은 서로 접합되고, 단일 강 결합된 복합 기판을 형성하기 위해 1100-1200℃온도로 약 두 시간 동안 열처리 된다.
n-형 실리콘 단결정 기판(1)의 다른 주표면은 Y-Y평면까지 연마되고 폴리싱 되어 SOI층이 약 20㎛의 두께로 되는 단결정 실리콘이 되도록 균일화처리된다. 포토리소그라피 기술에 의해 포토레지스트 패턴이 형성되고, 이것은 p+형 확산층(12b)을 형성하기 위해 보론을 50ekV 에너지와 5×1015/cm의 조사량으로 이온-주입하기 위한 마스크로 사용된다(도 6e).
상·하부 확산층(12a,12b)을 결합하고, p+형 고립 지역(12)을 형성하기 위해 열처리가 수행되는데, 이 p+형 고립 지역은 수직 전력 소자 형성 지역(6)과 제어 회로 소자 형성 지역(7)을 절연하고, 제어 회로 소자 형성 지역(7)의 실리콘 단결정 기판(2)을 실리콘 단결정 아일랜드(8)로 분리한다(도 6f).
이 실시예는 SOI층의 두께 때문에 제3 실시예(제 5도)의 절연 기술로는 절연이 이루어지지 않는 기술적 응용에서 이상적이다.
또한, 상·하부 p+형 확산층(12a,12b)의 결합을 위한 열처리는 소자 형성 공정의 열처리로 대치될 수 있다.
[제5 실시예]
도 7a내지 도 7c는 본 발명의 제5 실시예에 따른 제조 방법을 나타내는 진행 단계의 단면도이다.
제1 실시예와 같은 기술을 사용하여, 부분적으로 형성된 절연층(2)을 가진 n-형 실리콘 단결정 기판(1)이 도 3b에서와 같이 형성되고, 균일화 공정을 거친 후에, 기판과 같은 도전형을 갖는 불순물이 n+형 확산층(13)을 생성하기 위해, 이온-주입과 같은 방법에 의해 기판 농도보다 높은 농도로 n-형 실리콘 기판의 표면 내로 도입된다(도 7a).
다음으로, 원 재료 가스(raw material gas)로서 SiH4를 사용하여, 실리콘은 CVD에 의해 내부 로(爐)온도가 600-700℃로 성장되어 불순물이 도프되지 않은(nondoped) 다결정 실리콘층(3a))을 형성한다(도 7b).
다음에 도프되지 않은 다결정 실리콘층(3a)은 X-X평면까지 그라운드 되어, 최대 표면 평편도가 수십Å이 되게 표면을 균일화한다.
다음에, n+형 실리콘 단결정 기판(4)의 주표면과 n-형 실리콘 단결정 기판(1)의 주표면에 형성된 극히 평편한 다결정 실리콘층은 서로 접합되고, 단일 강 접합 복합 기판을 얻기 위해 1100-1200℃ 온도로 열처리된다. 이때, 실리콘 단결정 기판(1)의 표면에 형성된 n+형 확산층의 불순물과 n+형 실리콘 단결정 기판(4)의 불순물은 불순물이 도프되지 않은 다결정 실리콘층(3a)으로 확산하여 이 층을 n+형 다결정층(3b)과 n형 다결정 실리콘층(3c)으로 변환시킨다.
또한, n-형 실리콘 단결정 기판(1)의 표면에 형성된 n+형 확산층(13)의 불순물과 n+형 실리콘 단결정 기판(4)의 불순물은 상기의 접합 열처리 뿐만 아니라, 다음의 기기 형성 공정 동안의 열처리에 의해 다결정 실리콘 내로 도입된다.
복합 기판은 다음 Y-Y평면까지 연마되고 폴리싱되며(도 7c), 또한 본 실시예에 따른 SOI 기판을 얻기 위해 절연 지역이 형성된다.
n+형 확산층(13)을 형성하기 위한 불순물로서, 인, 비소 (As), 안티몬 (Sb) 등이 사용될수 있다. 또한, n+형 실리콘 단결정 기판(1) 측면상의 기판 표면상에 고농도의 불순물 확산층을 형성하는 대신, n+형 실리콘 단결정 기판(4) 측면상의 기판 표면으로 n-형 분술물을 도입하는 방법이 있다.
양호한 실시예에 대한 상기 기술에 대한 설명은 있었지만. 본 발명은 이 실시예에만 국한하는 것은 아니고, 본 발명의 기술 사상을 벗어나지 않는 범위에서 많은 변경이 이루어질 수 있다. 예를 들어, 본 실시예에서 절연막이 형성되어 있고, 다결정 실리콘층이 n-형 실리콘 단결정 기판측상에 형성되어 있지만, 이들은 n+형 실리콘 단결정 기판 측면상에 형성될 수도 있다.

Claims (5)

  1. 제1 실리콘 단결정 기판(silicon single crystal substrate)과 제2 실리콘 단결정 기판이 서로 접합되어 있고 상기 제1 실리콘 단결정 기판이 SOI층으로서 얇게 형성되거 있는 SOI(Silicon On Insulating) 기판에 있어서, 상기 실리콘 단결정 기판들 중 어느 한 기판의 접합측 표면(surface of the bonding side)의 일부분에 절연막이 매립되어 있고, 상기 절연막이 매립되어 있는 상기 실리콘 단결정 기판의 접합측 표면에 다결정 실리콘층이 형성되어 있으며, 상기 동일 기판상에 수직 전력 소자를 형성하는 영역은 단일 실리콘 결정(single silicon crystal)/다결정 실리콘/단일 실리콘 결정의 구조로 되어 있으며, 상기 동일 기판 상에 제어 회로를 형성하는 영역은 단일 실리콘 결정/절연막/다결정 실리콘/단일 실리콘 결정의 구조로 되어 있는 것을 특징으로 하는 SOI(Silicon On Insulating) 기판.
  2. 제1항에 있어서, 고농도 불순물 확산층이, 상기 다결정 실리콘층과 접하는 상기 실리콘 단결정 기판들 중 어느 한 기판의 일부분에 형성되되 적어도 상기 수직 전력 소자 형성 영역에 형성되어 있는 (a high-concentration impurity diffusion layer is formed on a portion of either one of said silicon single crystal substrates at least in a region forming said vertical power element that contacts said polycrystal silicon layer)것을 특징으로 하는 SOI 기판.
  3. SOI 기판의 제조 방법에 있어서, 절연막이 제1 또는 제2 실리콘 단결정 기판의 한 주표면의 일부분에 형성되는 제1 단계; 상기 절연막이 형성되어 있는 상기 실리콘 단결정 기판의 표면, 즉 상기 실리콘층과 상기 절연막이 존재하는 표면을 평탄한 표면으로 만드는 제2 단계; 다결정 실리콘층을 상기 평탄화된(leveled) 표면 상에 형성하는 제3 단계; 상기 다결정 실리콘층의 표면이 그라인딩과 폴리싱(grinding and polishing)에 의해 평탄화되는(leveled) 제4 단계; 상기 다결정 실리콘층의 상기 평탄화된 표면은 절연막이 형성되어 있지 않은 상기 제1 또는 제2 실리콘 단결정 기판의 한 주표면에 함께 접합되고, 상기 두 개의 기판이 서로 일체화되도록 열처리되는 제5 단계; 및 상기 제1 실리콘 단결정 기판의 다른 주표면이 SOI층에 필수적인 두께로 그라운딩되고 폴리싱되는 제6 단계를 포함하는 것을 특징으로 하는 SOI 기판의 제조 방법.
  4. 제3항에 있어서, 상기 제3 단계와 상기 제4 단계 사이, 또는 상기 제4 단계와 상기 제5 단계 사이에서, 상기 제1 및 제2 실리콘 단결정 기판의 도전형과 같은 도전형의 불순물이 상기 다결정 실리콘층으로 주입되는 단계를 더 포함하는 것을 특징으로 하는 SOI 기판의 제조 방법.
  5. 제3항에 있어서, 상기 절연막이 형성되어 있는 측면상에서, 상기 절연막이 형성되어 있는 상기 실리콘 단결정 기판의 표면으로 상기 실리콘 단결정 기판의 도전형과 같은 도전형의 불순물을 고농도로 주입하는, 상기 제2 단계와 상기 제3 단계 사이의 단계, 또는 상기 절연막이 형성되어 있지 않은 상기 실리콘 단결정 기판의 접합 표면의 상기 절연막과 대향하지 않는 적어도 일부분에 상기 실리콘 기판의 도전형과 같은 도전형의 불순물을 고농도로 주입하는 상기 제5 단계 이전의 단계를 더 포함하는 것을 특징으로 하는 SOI 기판의 제조 방법.
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