CN1117206A - 绝缘基体上的硅及其生产方法 - Google Patents

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Abstract

将第一硅单晶基体和第二硅单晶基体粘接在一起，并且所形成的第一硅单晶基体象SOI层那样薄。绝缘膜覆埋在二个硅单基体之一的粘接表面的部分位置处，另外，在埋入绝缘膜的一侧的硅单晶基体粘接表面上形成多晶硅层。

Description

绝缘基体上的硅及其生产方法
本发明涉及绝缘(SOI)基体上的硅及其生产方法，更具体地说，涉及用于电源IC的SOI基体及其生产方法。
当独石型集成高压垂直电源元件和控制电路元件具有从硅基体的前部至其背部的电源通道时，需要采用已对其进行处理从而在SOI层上仅形成控制电路元件的部分SOI基体。这类部分SOI基体已在日本专利(平)特许公开29353/92和82138/91中得以公开。
图1表示在日本专利(昭)特开29353/92上公开的该方法被认为是“现有技术的第一实施例”的SOI基体制备方法的步骤的截面图。
首先，如图1a所示，在n+ -型硅单晶基体4的一个主表面上以预定的图案用光刻(蚀)法形成光阻材料。这一光阻材料用作面罩通过例如离子(蚀)刻法形成浅的台级，并且通过如热氧化或低温化学汽相沉积(CVD)的方法形成SiO2绝缘膜。
下一步，如图1b所示，用研磨一抛光或蚀刻的方法除去绝缘膜2的凸出的台级部分，并且使n+ -型硅单晶基体4的裸露表面和绝缘膜2相互水平。
把用上述步骤获得的水平表面粘接到n--型硅单晶基体1的一个主表面上并对之进行热处理以获得一块牢固粘接的复合基体(图1C)。接着，把n--型单晶基体1研磨和抛光到图1C所示的Y-Y平面以使硅基体1达到期望的厚度并使表面水平。接着，在这一水平表面上形成绝缘膜。通过光刻法在该绝缘膜上形成图案，用此膜做面罩，进行碱蚀刻以形成用于隔离的隔离槽，这样就隔离了垂直电源元件形成区6和控制电路元件形成区7并且把控制电路单元形成区7的硅单晶基体1分成硅单晶孤立区8。
下一步，采用热氧化或低温CVD方法，在n--型硅单晶基体1的整个表面上形成由，例如，SiO2组成的绝缘膜9，接着用CVD方法形成多晶硅层10。随后用研磨一抛光或蚀刻除去多晶硅层10和基体主表面上的绝缘膜9，留下被多晶硅膜10和绝缘膜9覆盖的隔离槽以产生具有绝缘和隔离元件形成区的SOZ基体(图1d)。
下一步，将对公开于日本专利(平)公开82138/91中的作为“现有技术的第二实施例”的另一个现有技术的实例(涉及部分SOI基体)参照图2进行说明。
首先，如图2a所示，用选择性氧化方法氧化n--型硅单晶基体1的一个主表面上的预定部分以形成LOCOS氧化物膜11。接着，如图2b所示，在其上已形成LOCOS氧化物膜的硅基体1的一侧上，用CVD法进行硅外延生长以在n-型硅单晶基体1的主表面上没有被LOCOS氧化物膜11所覆盖的部分上形成n+-型硅单晶层14，并且在LOCOS氧化物膜11上形成多晶硅层3。接着用机械化学研磨方法研磨到X-X平面以使n+-型硅单晶层14和多晶硅层3达到一个水平面。
接着，如图2C所示，把n+型硅单晶基体4粘接到n+-型硅单晶层14和在n--型硅单晶基体1的主表面上形成的多晶硅层3的平坦平面上，并且进行热处理以获得一个复合基体。
最后，如图2d所示，把n--型硅单晶基体1的表面研磨和抛光到图2C所示的Y-Y平面以产生水平的平面，接着，通过用高浓度的P-型杂质在预定位置上进行扩散从而形成P+-型扩散层12，将垂直电源元件形成区6和控制电路元件形成区7隔离开，并且将控制电路元件形成区7的硅单晶基体1分成硅单晶孤立区8。
在以上所述的第一个现有技术实施例中，在SOI基体的粘接表面上，硅单晶和氧化硅膜(或氮化硅膜)相互交叉，并且在现有技术的第二实施例中，在SOI基体的粘接侧面上，硅单晶和多晶硅相互交叉。当将以这种方式混入不同物质的表面水平化时，把表面水平度上的变化限制在少于100埃的程度用现有的研磨或蚀刻技术是极其困难的。由于这一原因，在粘接表面上不充分的平整会在粘接表面上产生空洞，结果，在随后的热处理中会在空洞附近区域产生剥离问题，因而将导致垂直电源元件无法工作。
本发明的目的是改善粘接表面在该粘接表面上混入不同物质时的均匀性，以提供在粘接面上没有空洞的高度可靠的SOI基体，并且提供这种SOI基体的制备方法。
根据本发明，为了达到上述目的，提供了一种SOI基体，其中，第一硅单晶基体和第二硅单晶基体粘接在一起，所形成的第一硅单晶基体像SOI层一样薄，绝缘膜覆埋在任一硅单晶基体粘接侧面的部分表面中，并且在硅单晶基体的粘接侧面的表面(绝缘膜覆埋在其中)上形成多晶硅层。
另外，根据本发明，提供了一种SOI基体制备方法，它包括：
第一步，在第一或第二硅单晶基体的一个主表面的部分位置上形成覆埋的绝缘膜；
第二步，将覆埋绝缘膜的硅单晶基体主表面上的硅单晶表面和绝缘膜表面沿着相同的平面做成一水平表面；
第三步，在水平的表面上形成多晶硅层；
第四步，用研磨和抛光使多晶硅层表面水平。
第五步，将多晶硅层的水平表面与没有覆埋绝缘膜的第一或第二硅单晶基体的主表面粘接在一起，对这二个基体进行热处理以使二个基体合为一体。
第六步，研磨或抛光第一硅单晶基体的其它主表面，以获得对SOI层来说必需的厚度。
通过上述结构，可以将在使硅单晶和绝缘膜相互交叉的表面水平化时产生的微小的不均匀吸收在多晶硅层中，并通过研磨该多晶硅层获得极其平整的表面。
另外，由于通过预先引入杂质或通过使杂质从一个或二个硅单晶基体向介于硅单晶基体间的多晶硅层扩散能获得较低的电阻，因此可以确保垂直电源元件不受多晶硅层插入的影响，并且可以保持SOI基体的可靠性，同时形成具有所要求的特性的电源元件。
本发明以上的和基它的目的，特征和优点从以附图为基础的下列说明中将变得很明显，附图说明本发明优选的技术方案的一个实施例。
图1a到1d是说明现有技术第一个实施例的SOI基体制备方法过程的截面图；
图2a到2d是说明现有技术第二个实施例的SOI基体制备方法过程的截面图；
图3a到3f是说明根据本发明第一个技术方案的SOI基体制备方法过程的截面图；
图4a和4b是说明根据本发明第二个技术方案的SOI基体制备方法过程的截面图；
图5a和5b是说明根据本发明第三个技术方案的SOI基体制备方法过程的截面图；
图6a到6f是说明根据本发明第四个技术方案的SOI基体制备方法过程的截面图；
图7a到7c是说明根据本发明第五个技术方案的SOI基体制备方法过程的截面图。
第一个技术方案：
图3a到3f是制备步骤的截面图，说明根据本发明第一个技术方案的SOI基体制备方法和SOI基体的构造。
首先，制备具有一定杂质浓度的硅基体，该杂质浓度应能使所形成的器件具有所期望的特征。例如，在制成的n--型硅单晶基体1中引入1014-1015/cm3的磷，并且在这一基体的一主表面上，通过热氧化形成均匀膜厚的氧化硅膜(未表示出)。然后，应用光(刻)蚀法或干蚀刻法，除去预定部分的氧化硅膜以暴露这部分的硅单晶表面，并且把氧化硅膜作面罩，蚀刻硅单晶以形成浅的台级。然后除去用作面罩的氧化膜，接着在已形成浅台级的表面上形成均匀膜厚的绝缘膜2(图3a)。这种绝缘膜可以是用比如热氧化或低温CVD的方法形成的氧化硅膜(SiO2)，也可以是用低温CVD形成的氮化硅膜(Si3N4)。这一绝缘膜2的厚度应达到适合覆埋浅台级的程度。基体台级和绝缘膜2的厚度根据所需的隔离电压在几千埃-几微米的范围内选择。
接着，如图3b所示，绝缘膜2的凸出台级部分用研磨-抛光或蚀刻除去，并且使n--型硅单晶基体1和绝缘膜2的表面达到大致水平的表面。接着，用选择性研磨或抛光方法在硅单晶或绝缘膜上进一步调整台级，或另外，采用以相同的速度同时研磨两个表面的方法对台级作进一步调整。在每一种情况中，均使表面水平化，从而使薄膜表面上的最大表面不平整在几百埃的等级内。
下一步，如图3C所示，用如CVD的方法形成多晶硅层3。该多晶硅层3的厚度理想的是1-3μm的等级以便能覆盖上述在几百埃等级内的表面不平整以及便于进行所必需的另外的研磨和水平化。接着，研磨多晶硅层3并使之水平化至X-X面，并且形成极其平整的表面，在该表面上表面不平整在整个薄膜表面上减少到最大接近几十个埃的程度。接着，为了使多晶硅层3导电，与n--型硅单晶基体1中相当的导电性杂质通过离子喷射或杂质扩散被引进多晶硅层中。另外，在研磨多晶硅层3之前也能引入杂质。
下一步，如图3d所示，对具有n-型和1018/cm3杂质浓度的n+-型硅单晶基体4的一主表面和在n--型硅单晶基体1的主表面上形成的极平整的多晶硅层3表面进行亲水处理，接着，把两个经过亲水处理的表面粘接在一起，并在1100-1200℃下热处理2小时。这样就能获得一块牢固结合的复合基体。
由于把杂质引入多晶硅层3中的过程可以在粘接后的热处理过程中以及在随后的器件形成过程中的热处理过程中通过从具有高杂质浓度的n+-型硅单晶基体4进行热扩散而实现，就可以省去用于在粘接前把杂质引入多晶硅层3的特殊步骤，比如离子喷射或杂质扩散。
接着研磨和抛光n--型硅单晶基体1的其它主表面至Y-Y面以获得平整的表面，同时，达到对SOI层来说所必需的厚度。接着用CVD或热氧化法形成均匀厚度的氧化硅膜(未示出)并且形成图案从而在预定位置除去氧化硅膜。将该氧化物膜作为面罩，用于通过碱蚀刻或反应离子蚀刻(RIE)形成用于元件隔离的隔离槽5，从而把垂直电源元件形成区6和控制电路元件形成区T隔离开并把控制电路元件形成区7的硅单晶基体1分成硅单晶孤立区8。随后除去用作面罩的氧化硅膜(图3e)。
接着，用比如热氧化或低温CVD的方法在硅单晶基体1的整个表面上形成由SiO2组成的绝缘膜9，接着，用CVD形成多晶硅层10。之后用研磨-抛光或蚀刻的方法除去基体表面上的多晶硅层10和绝缘膜9，以便用绝缘膜9和多晶硅层10充满隔离槽5，由此获得其中每一元件形成区都绝缘和隔离的SOI基体(图3f)。
第二技术方案：
图4a和4b是说明根据本发明第二技术方案的步骤的截面图。
用比如热氧化的方法在n--型硅单晶基体1上形成厚度约为500埃的氧化硅膜，该n--型硅单晶基体1具有1014/cm3-1015/cm3等级的磷浓度，接着用CVD法形成厚度约为2500埃的氮化硅膜(此膜也未示出)。在使该氮化硅膜形成图案后，用蒸气热氧化法形成LOCOS氧化物膜，并且除去用作氧化物面罩的氮化硅膜(图4a)。
用抛光和研磨或蚀刻除去凸出的LOCOS氧化物膜11部分以便裸露n--型单晶基体1的部分表面。对硅单晶裸露的表面和LOCOS氧化物膜11的表面进一步水平面化以便使整个薄膜表面的表面不平整减少到最大几百埃的程度(图4b)。
另外，在热氧化之前，可以将要形成LOCOS氧化物膜11的硅基体部分轻微地挖孔以便减少由于鸟漏(bird′s leak)所引起的无效空间。
最后，用图3c到3f所示的相同方法获得本实施方案的SOI基体。
第三技术方案：
图5a和5b是表示步骤的截面图，它说明根据本发明第三个技术方案的SOI基体制备方法。
把图3d所示的粘接基体研磨和抛光到Y-Y面以获得具有图5a所示的水平表面的复合基体。下一步，用光(蚀)刻法形成光阻图案，将其用作面罩来喷射高浓度硼以便形成P+-型隔离区12(图5b)。这些隔离区12隔离了垂直电源元件形成区6和控制电路元件形成区7并把控制电路元件形成区7上的硅单晶基体1分成硅单晶孤立区8。
第三技术方案可应用在在垂直电源元件7和控制电路元件形成区之间允许有低隔离电压的情况下，并且由于省去了包括象在第一技术方案中那样的隔离槽5的隔离过程，本技术方案可以简化制备过程。
第四技术方案：
图6a-6f是说明根据本发明第四技术方案的制备方法的步骤的截面图。
通过，例如，热氧化法在n--型硅单晶基体1的一主表面上首先形成厚度均匀的氧化硅膜(未示出)。随后用光(蚀)刻法或干(蚀)刻法除去预定部分处的氧化硅膜并裸露这些预定部分处的硅单晶表面，接着，把氧化硅膜用作面罩蚀刻硅单晶并形成浅台级。下一步用光(蚀)刻法形成光阻面罩，通过该光阻面罩以50kev的能量和2.5×1014/cm2的剂量离子喷射硼以便形成P+-型扩散层12a(图6a)。
下一步，用热氧化或低温CVD在整个表面上形成由氧化硅膜或氮化硅膜组成的绝缘膜2，并用如研磨一抛光或蚀刻的方法除去绝缘膜2的凸出台级部分，随后进一步对表面进行水平化处理以形成在薄膜表面(图6b)上表面不平整不大于几百埃的平整表面。
下一步，如图6C所示，用CVD方法形成多晶硅层3并在必要时引入杂质。用机械和化学研磨对多晶硅层3进行研磨和水平化至X-X面以使薄膜表面内的表面不平整减小到大致几十个埃。
下一步，如图6d所示，把具有1018/cm3等级杂质浓度的n+-型硅单晶基体4的一主表面和在n--型硅单晶基体1上形成的多晶硅层3的极平整表面粘接在一块并在1100-1200℃下进行大约2小时热处理以便获得一块牢固粘接的复合基体。
下一步把n--型硅单晶基体1的其它主表面研磨和抛光到Y-Y面并水平化以使硅单晶具有厚度大约为20μm的SOI层。随后通过光(蚀)刻法形成光阻图案，并将该图案用作面罩以50kev的能量和5×1015/cm2的剂量离子喷射硼用以形成P+-型扩散层12b(图6e)。
随后，进行热处理以连结上层和下层扩散层12a，12b并形成P+-型隔离区12，该隔离区12隔离垂直电源元件形成区6和控制电路元件形成区7，并把控制电路元件形成区7上的硅单晶基体1分成硅单晶孤立区8(图6f)。
本技术方案理想地应用在由于SOI层的厚度用第三技术方案的隔离技术不能达到隔离的场合。
还有，用于连接上层和下层P+-型扩散层12a，12b的热处理也可以用元件形成过程的热处理来代替。
第五技术方案：
图7a-7c是说明根据本发明第五技术方案的制备方法的步骤的截面图。
用与第一技术方案相同的技术，如图3b所示形成在部分位置上具有覆埋绝缘膜2的n--型硅单晶基体，并且在水平化处理后，将与基体相同导电类型的杂质用如离子喷射的方法引入到n--型硅基体表面中，其浓度比基体中的浓度大以便形成n+-型扩散层13(图7a)。
下一步，用SiH4作为原材料气体，用内部炉温是600°-700℃的CVD法使硅生长以形成非掺杂的多晶硅层3a(图7b)。
然后把非掺杂多晶硅层3a研磨到X-X面以使表面水平化，结果使表面的不平整大致是几十个埃。
随后把n+-型硅单晶基体4的一主表面和在n--型硅单晶基体1的一主表面上形成的极平整的多晶硅层的表面粘接在一起并在1100-1200℃下进行热处理以便获得一块牢固粘接的复合基体。此时，在硅单晶基体1表面上形成的n+-型扩散层13中的杂质和n+-型硅单晶基体4中的杂质扩散进入非掺杂多晶硅层3a中并将这层转变成n+型多晶硅层3b和n-型多晶硅层3c(图7c)。
另外，在n--型硅单晶基体1的表面上形成的n+-型扩散层13中的杂质和n+-型硅单晶基体4中的杂质不仅可以通过上述粘接热处理，而且可以通过在随后器件形成过程中的热处理引入多晶硅中。
下一步，研磨和抛光复合基体至Y-Y面(图7C)，并且进一步形成隔离区以获得本发明技术方案的SOI基体。
作为用来形成n+-型扩散层13的杂质，可以采用磷、砷(As)和锑(Sb)。还有，除了在n--型硅单晶基体1侧的基体表面上形成高浓度杂质扩散层以外，也可以代之以把n一型杂质引入在n+-型硅单晶基体4侧的基体表面中。
尽管在上述涉及优选的技术方案的描述中进行了解释，但本发明并不对这些技术方案进行限制。在不脱离本发明的范围内可能做出不同的变化。例如，尽管在技术方案中在n--型硅单晶基体一侧上，履埋了绝缘膜并且形成多晶硅层，但是这些也可以在n+-型硅单晶基体一侧上形成。

Claims (5)

1.一种绝缘基体上的硅，其中，第一硅单晶基体和第二硅单晶基体被粘接在一起，所说的第一硅单晶基体象SOI层一样薄，绝缘膜覆埋在任一硅单晶基体的粘接一侧的部分表面上，还有，在覆埋绝缘膜的硅单晶基体粘接一侧的表面上形成多晶硅层。
2.根据权利要求1的SOI基体，其中，在所说的与所说的多晶硅层相接触的任一硅单晶基体的部分位置上形成高浓度杂质扩散层。
3.一种在绝缘基体上的硅的制备方法，它包括：
第一步，在第一或第二硅单晶基体的一个主表面部分位置上形成覆埋的绝缘膜；
第二步，把绝缘膜表面和在覆埋所说绝缘膜的硅单晶基体主表面上的硅单晶表面沿着相同的平面制成一水平表面；
第三步，在所说的水平表面上形成多晶硅层；
第四步，用研磨和抛光使所说的多晶硅层水平化；
第五步，将所说的多晶硅层水平表面与没有覆埋绝缘膜的第一或第二硅单晶基体的一主表面粘接在一起，并对这二个基体进行热处理以使二个基体合为一体；
第六步，把所说的第一硅单晶基体的其它主表面研磨和抛光以达到对SOI层来说所必需的厚度。
4.根据权利要求3的SOI基体制备方法，它还包括步骤：在所说第三步和所说第四步之间或所说的第四步和所说第五步之间，其中，把与所说第一和第二硅单晶基体的导电类型相同的杂质引入所说的多晶硅层中。
5.根据权利要求3的SOI基体制备方法，它还包括在所说第二步骤和所说第三步骤之间的另外一个步骤，其中，把与硅单晶基体导电类型相同的杂质在覆埋所说的绝缘膜的一侧上以较高的浓度引入到覆埋所说的绝缘膜的硅单晶基体的表面中，或在所说的第五步骤之前的另外一个步骤，其中把与硅基体导电类型相同的杂质以较高的浓度引入至少没有与未埋入绝缘膜的硅单晶基体粘接表面的绝缘膜相对的部分位置中。
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