JPH0658934B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0658934B2 JPH0658934B2 JP60022934A JP2293485A JPH0658934B2 JP H0658934 B2 JPH0658934 B2 JP H0658934B2 JP 60022934 A JP60022934 A JP 60022934A JP 2293485 A JP2293485 A JP 2293485A JP H0658934 B2 JPH0658934 B2 JP H0658934B2
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- JP
- Japan
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- substrate
- semiconductor
- semiconductor device
- manufacturing
- polished
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は誘導体分離された半導体装置の製造方法に関す
る。
る。
各種光センサやディスプレイ用として、半導体素子の一
次元および二次元マトリクスの用途は多い。このような
素子のマトリクスにおいては各素子が電気的に完全に分
離されていることが必要であり、特に高耐圧素子や光セ
ンサなどにおいては誘電体分離が必須のものとなる。
次元および二次元マトリクスの用途は多い。このような
素子のマトリクスにおいては各素子が電気的に完全に分
離されていることが必要であり、特に高耐圧素子や光セ
ンサなどにおいては誘電体分離が必須のものとなる。
従来、誘電体分離された素子マトリクスを形成する方法
としては、例えば絶縁基板上にエピタキシャル法や各種
蒸着法により形成された半導体薄膜を用いることが行わ
れている。しかしこれらの方法では、半導体薄膜を充
分厚く形成することができないため、高耐圧，大電流の
素子がつくれない、良質の半導体膜が得られないた
め、素子特性に限度がある、不純物濃度や分布等の制
御が難しく、素子構造に制限がある、等の問題があっ
た。
としては、例えば絶縁基板上にエピタキシャル法や各種
蒸着法により形成された半導体薄膜を用いることが行わ
れている。しかしこれらの方法では、半導体薄膜を充
分厚く形成することができないため、高耐圧，大電流の
素子がつくれない、良質の半導体膜が得られないた
め、素子特性に限度がある、不純物濃度や分布等の制
御が難しく、素子構造に制限がある、等の問題があっ
た。
一方集積回路では、単結晶基板上にエピタキシャル法に
より半導体膜を形成してこれに素子を形成し、その後基
板をラッピングして除去してから裏面に酸化膜等の絶縁
膜を形成し素子分離する方法が知られている。しかしこ
の方法は、非常に複雑な工程を必要とするという欠点が
ある。
より半導体膜を形成してこれに素子を形成し、その後基
板をラッピングして除去してから裏面に酸化膜等の絶縁
膜を形成し素子分離する方法が知られている。しかしこ
の方法は、非常に複雑な工程を必要とするという欠点が
ある。
更に、絶縁基板上に堆積した多結晶半導体膜を、レーザ
や電子ビームなどで熱処理して単結晶化して素子を形成
する技術が最近注目されている。しかしこの方法も、結
晶の完全性や膜厚，形状の制御性などの点で未だ解決す
べき問題が多い。
や電子ビームなどで熱処理して単結晶化して素子を形成
する技術が最近注目されている。しかしこの方法も、結
晶の完全性や膜厚，形状の制御性などの点で未だ解決す
べき問題が多い。
本発明は上記した点に鑑みなされたもので、極めて簡便
な工程でしかも優れた素子特性を得ることのできる、誘
電体分離構造の半導体装置を製造する方法を提供するこ
とを目的とする。
な工程でしかも優れた素子特性を得ることのできる、誘
電体分離構造の半導体装置を製造する方法を提供するこ
とを目的とする。
本発明においては、誘電体分離基板を得るため、それぞ
れ鏡面研磨された半導体基板と絶縁性基板とを研磨面同
士を直接接着して一体化する技術を用いる。即ち、鏡面
研磨された基板同士を実質的に異物を含まない清浄な雰
囲気中で密着させ、２００℃以上の温度で熱処理すると
強固な接着基板が得られる。絶縁性基板は半導体基板表
面に絶縁膜を形成したもの、あるいは全体が誘電体から
なるもの、いずれでもよい。このようにして縦方向に分
離された基板に所望の素子を形成し、また素子の横方向
分離を行なうために半導体基板側に溝を形成してこの溝
に非晶質材料を充填する。高耐圧，大電流の素子群を形
成するためには、どうしても各素子の厚さを大きくする
ことが必要である。たとえば、１０００Ｖ以上の耐圧を
実現するためには１００μｍ以上の厚さを必要とする。
このような素子を横方向に溝で分離する場合、この溝を
横切って配線することは難しいため、溝を誘電体で埋め
込むことが必要になる。
れ鏡面研磨された半導体基板と絶縁性基板とを研磨面同
士を直接接着して一体化する技術を用いる。即ち、鏡面
研磨された基板同士を実質的に異物を含まない清浄な雰
囲気中で密着させ、２００℃以上の温度で熱処理すると
強固な接着基板が得られる。絶縁性基板は半導体基板表
面に絶縁膜を形成したもの、あるいは全体が誘電体から
なるもの、いずれでもよい。このようにして縦方向に分
離された基板に所望の素子を形成し、また素子の横方向
分離を行なうために半導体基板側に溝を形成してこの溝
に非晶質材料を充填する。高耐圧，大電流の素子群を形
成するためには、どうしても各素子の厚さを大きくする
ことが必要である。たとえば、１０００Ｖ以上の耐圧を
実現するためには１００μｍ以上の厚さを必要とする。
このような素子を横方向に溝で分離する場合、この溝を
横切って配線することは難しいため、溝を誘電体で埋め
込むことが必要になる。
本発明において基板を直接接着するには、基板の平滑度
が重要であり、表面粗さ５００Å以下の鏡面に仕上げる
ことが望ましい。接着すべき基板表面が汚染されている
場合には、トリクレンなどの溶剤による脱脂、中性洗剤
によるこすり洗い、H2O2／H2SO4混合液浸漬等の手法で
清浄化する。その後水洗し、スピンナなどを用いて脱水
する。これらの処理を経た半導体基板と絶縁性基板を、
例えばクラス１以下の清浄な雰囲気下で密着させ２００
℃以上に加熱して強固な接合体基板を得る。得られた接
合体基板の半導体基板側に通常の拡散法等により所望の
素子を形成する。そして絶縁性基板に達する深さに素子
分離溝を形成する。この素子分離溝は、ダイヤモンド・
ソウによる方法，エッチング方法等を用いて形成する。
また、接着前に予め半導体基板の研磨面に素子分離溝に
対応する凹凸を形成しておき、接着後に半導体基板側を
ラッピングすることにより素子分離溝を形成することも
できる。素子分離溝には、各種半導体素子のパシベーシ
ョンに用いられているガラス，非晶質半導体等の非晶質
材料を充填する。例えば、パシベーション・ガラスの粉
末を電着法やスクリーン印刷法，沈降法等で被覆し、ガ
ラスが軟化流動するまで昇温してち密化する。そして被
覆した非晶質材料膜をラッピングして素子分離溝部にの
み非晶質材料を残す。これにより半導体素子面と非晶質
材料面が同じ高さになるから、この後所望の素子配線を
容易に形成することができる。
が重要であり、表面粗さ５００Å以下の鏡面に仕上げる
ことが望ましい。接着すべき基板表面が汚染されている
場合には、トリクレンなどの溶剤による脱脂、中性洗剤
によるこすり洗い、H2O2／H2SO4混合液浸漬等の手法で
清浄化する。その後水洗し、スピンナなどを用いて脱水
する。これらの処理を経た半導体基板と絶縁性基板を、
例えばクラス１以下の清浄な雰囲気下で密着させ２００
℃以上に加熱して強固な接合体基板を得る。得られた接
合体基板の半導体基板側に通常の拡散法等により所望の
素子を形成する。そして絶縁性基板に達する深さに素子
分離溝を形成する。この素子分離溝は、ダイヤモンド・
ソウによる方法，エッチング方法等を用いて形成する。
また、接着前に予め半導体基板の研磨面に素子分離溝に
対応する凹凸を形成しておき、接着後に半導体基板側を
ラッピングすることにより素子分離溝を形成することも
できる。素子分離溝には、各種半導体素子のパシベーシ
ョンに用いられているガラス，非晶質半導体等の非晶質
材料を充填する。例えば、パシベーション・ガラスの粉
末を電着法やスクリーン印刷法，沈降法等で被覆し、ガ
ラスが軟化流動するまで昇温してち密化する。そして被
覆した非晶質材料膜をラッピングして素子分離溝部にの
み非晶質材料を残す。これにより半導体素子面と非晶質
材料面が同じ高さになるから、この後所望の素子配線を
容易に形成することができる。
本発明によれば、簡便な方法で誘電体分離された半導体
素子群を得ることができる。特に基板の縦方向の分離は
半導体基板と絶縁性基板の直接接着法を利用するため、
素子の厚みを自由に選択することができ、高耐圧，大電
流のダイオードやトランジスタのマトリクスなどを形成
する場合に有効であり、また各種光センサや電力用集積
回路等に適用して有用である。また深い横方向の素子分
離溝は非晶質材料で充填することにより、素子配線の形
成も容易である。
素子群を得ることができる。特に基板の縦方向の分離は
半導体基板と絶縁性基板の直接接着法を利用するため、
素子の厚みを自由に選択することができ、高耐圧，大電
流のダイオードやトランジスタのマトリクスなどを形成
する場合に有効であり、また各種光センサや電力用集積
回路等に適用して有用である。また深い横方向の素子分
離溝は非晶質材料で充填することにより、素子配線の形
成も容易である。
以下本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｅ）は一実施例の製造工程を示す。厚
さ４００μｍ，不純物濃度１０１４／cm3程度の鏡面研
磨された二枚の（１１１）ｎ−型Ｓｉ基板を用意した。
第１図（ａ）に示すように一方の基板１１の研磨面には
リンを拡散して表面濃度１０１９／cm3程度のｎ＋型層
１２を形成し、他方の基板１３の研磨面には１２００
℃，６時間のウェット酸化により酸化膜１４を形成し
た。両基板は中性洗剤でこすり洗いしてゴミを除いた
後、H2O2：H2SO4＝１：４の液に浸漬して３０分煮沸
し、水洗した。表面状態によっては更に、ＨＦによる前
処理，稀ＨＦによる前処理を行なう。その後両基板をス
ピンナで脱水処理し、クラス１の清浄な雰囲気下で研磨
面同士を第１図（ｂ）に示すように直接接着し、窒素雰
囲気下で１０００〜１２００℃，２時間の熱処理をして
接着力を強くした。スピンナでの脱水処理は鏡面研磨面
の過剰な水分を除去するためで、この吸着水分が殆ど揮
散する１００℃以上の乾燥は避ける。こうして得られた
接着基板のｎ＋型層１２を形成した側の基板１１をラッ
ピングして接着面からの厚みを１００μｍ程度にし、そ
の後硼素を拡散して、第１図（ｃ）に示すように厚さ２
０μｍ程度のｐ＋型層１５を形成した。次いで全面を酸
化膜１８で覆い、４０μｍ幅のダイヤモンド・ソウを用
いて深さ７０μｍ，幅１００μｍの素子分離溝１６を３
mmピッチで形成し、破砕層を除去した。この状態が第１
図（ｄ）である。この後第１図（ｅ）に示すように、電
気泳動法により鉛系パシベーション・ガラス１７（ＩＰ
−760，イノチック社商品名）を溝１６に充填し、焼成
した。この後は図示しないが、コンタクトホールを開け
てＡｌ配線を施してダイオードアレイを作った。
さ４００μｍ，不純物濃度１０１４／cm3程度の鏡面研
磨された二枚の（１１１）ｎ−型Ｓｉ基板を用意した。
第１図（ａ）に示すように一方の基板１１の研磨面には
リンを拡散して表面濃度１０１９／cm3程度のｎ＋型層
１２を形成し、他方の基板１３の研磨面には１２００
℃，６時間のウェット酸化により酸化膜１４を形成し
た。両基板は中性洗剤でこすり洗いしてゴミを除いた
後、H2O2：H2SO4＝１：４の液に浸漬して３０分煮沸
し、水洗した。表面状態によっては更に、ＨＦによる前
処理，稀ＨＦによる前処理を行なう。その後両基板をス
ピンナで脱水処理し、クラス１の清浄な雰囲気下で研磨
面同士を第１図（ｂ）に示すように直接接着し、窒素雰
囲気下で１０００〜１２００℃，２時間の熱処理をして
接着力を強くした。スピンナでの脱水処理は鏡面研磨面
の過剰な水分を除去するためで、この吸着水分が殆ど揮
散する１００℃以上の乾燥は避ける。こうして得られた
接着基板のｎ＋型層１２を形成した側の基板１１をラッ
ピングして接着面からの厚みを１００μｍ程度にし、そ
の後硼素を拡散して、第１図（ｃ）に示すように厚さ２
０μｍ程度のｐ＋型層１５を形成した。次いで全面を酸
化膜１８で覆い、４０μｍ幅のダイヤモンド・ソウを用
いて深さ７０μｍ，幅１００μｍの素子分離溝１６を３
mmピッチで形成し、破砕層を除去した。この状態が第１
図（ｄ）である。この後第１図（ｅ）に示すように、電
気泳動法により鉛系パシベーション・ガラス１７（ＩＰ
−760，イノチック社商品名）を溝１６に充填し、焼成
した。この後は図示しないが、コンタクトホールを開け
てＡｌ配線を施してダイオードアレイを作った。
得られたダイオードアレイは、各素子とも耐圧１２００
Ｖを示し、素子間絶縁も充分であった。
Ｖを示し、素子間絶縁も充分であった。
次に本発明の他の実施例を第２図（ａ）〜（ｅ）を参照
して説明する。第２図（ａ）に示すように、不純物濃度
１０１５／cm3程度の鏡面研磨された（１００）ｎ−型
Ｓｉ基板２１と、同じく鏡面研磨された無アルカリガラ
ス基板２４（ＮＡ−40，保谷ガラス社商品名）を用意し
た。ｎ−型Ｓｉ基板２１の研磨面には、弗酸−硝酸混液
による化学エッチングで幅２００μｍ，深さ１００μ
ｍ，ピッチ１mmの溝２２を形成し、更にリン拡散を行な
って２０μｍの深さのｎ＋型層２３を形成した。両基板
は先の実施例と同様に研磨面を脱脂処理，清浄化処理を
行い、スピンナ乾燥した。このように凹凸が形成された
Ｓｉ基板２１とガラス基板２４を、第２図（ｂ）に示す
ように、クラス１の清浄な雰囲気中で研磨面同士を接触
させ、空気中で４００℃まで加熱して一体化した。この
後第２図（ｃ）に示すように、Ｓｉ基板２１側をラッピ
ングして溝２２を露出させた。そして先の実施例と同様
のガラス２５を第２図（ｄ）に示すようにドクターブレ
ード法により溝２２に充填し、焼成した。その後更にＳ
ｉ基板２１側を削って６０μｍ厚程度にし、ガラス２５
により囲まれたＳｉドットのマトリクスを得た。そして
第２図（ｅ）に示すように各ドットの中央部にイオン注
入によりｐ＋型層２６を形成し、６００℃で熱処理し
た。この後図では示さないが、ＣＶＤ酸化膜で全面を覆
い、コンタクトホールを開けＡｌ配線を施して、３０×
３０のフォトダイオードが直列接続されたマトリクスを
形成した。
して説明する。第２図（ａ）に示すように、不純物濃度
１０１５／cm3程度の鏡面研磨された（１００）ｎ−型
Ｓｉ基板２１と、同じく鏡面研磨された無アルカリガラ
ス基板２４（ＮＡ−40，保谷ガラス社商品名）を用意し
た。ｎ−型Ｓｉ基板２１の研磨面には、弗酸−硝酸混液
による化学エッチングで幅２００μｍ，深さ１００μ
ｍ，ピッチ１mmの溝２２を形成し、更にリン拡散を行な
って２０μｍの深さのｎ＋型層２３を形成した。両基板
は先の実施例と同様に研磨面を脱脂処理，清浄化処理を
行い、スピンナ乾燥した。このように凹凸が形成された
Ｓｉ基板２１とガラス基板２４を、第２図（ｂ）に示す
ように、クラス１の清浄な雰囲気中で研磨面同士を接触
させ、空気中で４００℃まで加熱して一体化した。この
後第２図（ｃ）に示すように、Ｓｉ基板２１側をラッピ
ングして溝２２を露出させた。そして先の実施例と同様
のガラス２５を第２図（ｄ）に示すようにドクターブレ
ード法により溝２２に充填し、焼成した。その後更にＳ
ｉ基板２１側を削って６０μｍ厚程度にし、ガラス２５
により囲まれたＳｉドットのマトリクスを得た。そして
第２図（ｅ）に示すように各ドットの中央部にイオン注
入によりｐ＋型層２６を形成し、６００℃で熱処理し
た。この後図では示さないが、ＣＶＤ酸化膜で全面を覆
い、コンタクトホールを開けＡｌ配線を施して、３０×
３０のフォトダイオードが直列接続されたマトリクスを
形成した。
こうして形成されたフォト・ダイオードのマトリクス
は、素子分離が完全で優れた特性を示した。
は、素子分離が完全で優れた特性を示した。
本発明は上記した実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形実施することができ
る。
趣旨を逸脱しない範囲で種々変形実施することができ
る。
第１図（ａ）〜（ｅ）は本発明の一実施例によるダイオ
ード・アレイの製造工程を示す図、第２図（ａ）〜
（ｅ）は他の実施例によるフォト・ダイオードのマトリ
クスの製造工程を示す図である。 １１……Ｓｉ基板、１２……ｎ＋型層、１３……Ｓｉ基
板、１４……酸化膜、１５……ｐ＋型層、１６……溝、
１７……ガラス、２１……Ｓｉ基板、２２……溝、２３
……ｎ＋型層、２４……ガラス基板、２５……ガラス、
２６……ｐ＋型層。
ード・アレイの製造工程を示す図、第２図（ａ）〜
（ｅ）は他の実施例によるフォト・ダイオードのマトリ
クスの製造工程を示す図である。 １１……Ｓｉ基板、１２……ｎ＋型層、１３……Ｓｉ基
板、１４……酸化膜、１５……ｐ＋型層、１６……溝、
１７……ガラス、２１……Ｓｉ基板、２２……溝、２３
……ｎ＋型層、２４……ガラス基板、２５……ガラス、
２６……ｐ＋型層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大浦 純一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭56−144174（ＪＰ，Ａ) 特開 昭56−129337（ＪＰ，Ａ) 特公 昭50−13155（ＪＰ，Ｂ１) 特公 昭49−26455（ＪＰ，Ｂ１)
Claims (6)
- 【請求項１】鏡面研磨された半導体基板と鏡面研磨され
た絶縁性基板とを実質的に異物の含まれない清浄な雰囲
気中で表面荒さ５００Å以下の研磨面同士を密着させて
接合する工程と、この接合した複合体を２００℃以上の
温度で加熱して接合強度を向上させる工程と、得られた
接着基板の半導体基板側に所望の素子を形成する工程
と、接着基板の半導体基板側に素子分離溝を形成する工
程と、前記素子分離溝に非晶質材料を充填する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】前記絶縁性基板は半導体基板表面に絶縁膜
を形成したものである特許請求の範囲第１項記載の半導
体装置の製造方法。 - 【請求項３】前記絶縁性基板は誘電体材料からなる基板
である特許請求の範囲第１項記載の半導体装置の製造方
法。 - 【請求項４】前記素子分離溝の形成は、二枚の基板を接
着し素子形成を行なった後に行なう特許請求の範囲第１
項記載の半導体装置の製造方法。 - 【請求項５】前記素子分離溝の形成は、前記半導体基板
の研磨面に接着工程の前に予め凹凸を形成しておき、二
枚の基板の接着後に半導体基板側をラッピングすること
により行なう特許請求の範囲第１項記載の半導体装置の
製造方法。 - 【請求項６】前記非晶質材料の充填は、基板全面を非晶
質材料で被覆した後、その被覆面をラッピングすること
により行なう特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022934A JPH0658934B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022934A JPH0658934B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7194631A Division JP2581531B2 (ja) | 1995-07-31 | 1995-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61183940A JPS61183940A (ja) | 1986-08-16 |
| JPH0658934B2 true JPH0658934B2 (ja) | 1994-08-03 |
Family
ID=12096456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60022934A Expired - Lifetime JPH0658934B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658934B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669085B2 (ja) * | 1986-09-05 | 1994-08-31 | 富士通株式会社 | 半導体基板の製造方法 |
| JPH01251636A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離ウェハの製造方法 |
| JP2589634B2 (ja) * | 1992-10-05 | 1997-03-12 | 松下電器産業株式会社 | 電子音響集積回路とその製造方法 |
| JP2563733B2 (ja) * | 1992-10-13 | 1996-12-18 | 松下電器産業株式会社 | 電子音響集積回路およびその製造方法 |
| EP0536790B1 (en) * | 1991-10-11 | 2004-03-03 | Canon Kabushiki Kaisha | Method for producing semiconductor articles |
| JP5092312B2 (ja) * | 2006-08-10 | 2012-12-05 | 株式会社デンソー | ダイオード |
| JP5310291B2 (ja) * | 2009-06-18 | 2013-10-09 | 富士電機株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502357A (ja) * | 1973-05-16 | 1975-01-10 | ||
| JPS5013155A (ja) * | 1973-06-06 | 1975-02-12 | ||
| JPS56129337A (en) * | 1980-03-13 | 1981-10-09 | Nec Corp | Insulative separation structure for semiconductor monolithic integrated circuit |
| JPS56144174A (en) * | 1980-04-11 | 1981-11-10 | Matsushita Electric Ind Co Ltd | Diode array |
-
1985
- 1985-02-08 JP JP60022934A patent/JPH0658934B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61183940A (ja) | 1986-08-16 |
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