JPS6224641A - 埋込誘電体層を有する半導体基板の製造方法 - Google Patents
埋込誘電体層を有する半導体基板の製造方法Info
- Publication number
- JPS6224641A JPS6224641A JP16299885A JP16299885A JPS6224641A JP S6224641 A JPS6224641 A JP S6224641A JP 16299885 A JP16299885 A JP 16299885A JP 16299885 A JP16299885 A JP 16299885A JP S6224641 A JPS6224641 A JP S6224641A
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- Japan
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- semiconductor substrate
- mirror
- plane
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- Crystals, And After-Treatments Of Crystals (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は特に誘電体を用いた素子分離に適する半導体基
板の製造方法に関する。
板の製造方法に関する。
半導体集積回路では、一般にｐｎ接合により素子分離が
行われている。しかしこの素子分離法は高耐圧素子を含
む場合には問題である。電力用半導体集積回路では、高
圧大電流を扱う部分と小信号を扱う信号処理回路や駆動
回路部分を電気的に確実に分離することが必要になるが
、ｐｎ接合分離では不十分であることが多い。このよう
な場合の素子分離法としては誘電体分離法が好ましい。
行われている。しかしこの素子分離法は高耐圧素子を含
む場合には問題である。電力用半導体集積回路では、高
圧大電流を扱う部分と小信号を扱う信号処理回路や駆動
回路部分を電気的に確実に分離することが必要になるが
、ｐｎ接合分離では不十分であることが多い。このよう
な場合の素子分離法としては誘電体分離法が好ましい。
しかしながら誘電体分離法では、素子の一部を誘電体で
包み込むこ七が容易ではない。特に素子領域を基板領域
と分離するためには誘電体の埋込みｉ曽が必要となるが
、従来の誘電体埋込みの方法には種々の難点があった。
包み込むこ七が容易ではない。特に素子領域を基板領域
と分離するためには誘電体の埋込みｉ曽が必要となるが
、従来の誘電体埋込みの方法には種々の難点があった。
その一つの方法は、半導体基板表面に素子を形成し、横
方向の素子分離を行った後、半導体基板を裏面からラッ
ピングし素子領域の下部を露出させ、ここに酸化膜等の
誘電体膜を形成し、再び支持体となるべき多結晶シリコ
ン層等を形成するものである。この方法はプロセス上の
制約が多い上に、素子領域下の基板領域を電流経路や他
の能動素子として使用することを困難にする。
方向の素子分離を行った後、半導体基板を裏面からラッ
ピングし素子領域の下部を露出させ、ここに酸化膜等の
誘電体膜を形成し、再び支持体となるべき多結晶シリコ
ン層等を形成するものである。この方法はプロセス上の
制約が多い上に、素子領域下の基板領域を電流経路や他
の能動素子として使用することを困難にする。
誘電体埋込み層形成の他の方法として、単結晶基板の上
に誘電体層を形成し、その上に多結晶シリコン層を堆積
してこれを熱処理やレーザ光照射により単結晶化する方
法がある。しかしこの方法も、形成される単結晶の大き
さや質、形状等に制約がある、といった問題がある。
に誘電体層を形成し、その上に多結晶シリコン層を堆積
してこれを熱処理やレーザ光照射により単結晶化する方
法がある。しかしこの方法も、形成される単結晶の大き
さや質、形状等に制約がある、といった問題がある。
以上のような理由で、特に電力用集積回路において素子
特性上の要請を素子の設計に反映させるために多くの工
夫が必要であった。このため半導体基板内部に簡単な工
程で、制御性良く誘電体埋込み層を形成する技術が望ま
れていた。
特性上の要請を素子の設計に反映させるために多くの工
夫が必要であった。このため半導体基板内部に簡単な工
程で、制御性良く誘電体埋込み層を形成する技術が望ま
れていた。
本発明者らは、鏡面研磨された２枚の半導体基板を、充
分清浄な雰囲気下でゴミなどの異物を介在させることな
く研磨面どうしを密着させることにより、強固な接合体
基板が得られ、更にこれを２００℃以上の温度で熱処理
すれば接合強度がより犬になることを見出した。この接
合のメカニズムの詳細は未だ不明であるが、鏡面研磨面
に形成される自然酸化膜が重要な役割を果たしているら
しいことが推測されるに至っている。この新しい技術を
利用した誘電体分離法のいつくかは、既に本発明者らに
よって提案されている。そのうちの一つは主面と平坦な
面をなすよう構成された絶縁膜を所定の領域に有するシ
リコン結晶体面を他方の半導体基板面と接着された構成
体に関するものである。
分清浄な雰囲気下でゴミなどの異物を介在させることな
く研磨面どうしを密着させることにより、強固な接合体
基板が得られ、更にこれを２００℃以上の温度で熱処理
すれば接合強度がより犬になることを見出した。この接
合のメカニズムの詳細は未だ不明であるが、鏡面研磨面
に形成される自然酸化膜が重要な役割を果たしているら
しいことが推測されるに至っている。この新しい技術を
利用した誘電体分離法のいつくかは、既に本発明者らに
よって提案されている。そのうちの一つは主面と平坦な
面をなすよう構成された絶縁膜を所定の領域に有するシ
リコン結晶体面を他方の半導体基板面と接着された構成
体に関するものである。
この技術は埋込誘電体層形成にきわめて効果的であるが
、半導体面と絶縁体膜表面を平坦化させるために、きわ
めて高度な技術を蒙するという問題がある。たとえば所
定の場所にくぼみを設け、部分酸化の手法により平坦化
させる技術は公知であるが、これはいわゆるバース−ピ
ーク現象により、どうしても表面に凸凹を生じてしまう
。所定の位置に凹みを有する基板の全面に酸化膜や高絶
縁性多結晶シリコンなどの誘電体層を厚く形成させた後
、ラッピングなどで機械的に平坦化させる手法もあるが
、この方法ではラッピング精度などの問題から、どうし
ても半導体面をも研磨する場合が多く、然るに半導体と
絶縁膜とでは研磨速度が異なるため、同一平面を得るの
がきわめてむづかしくなる。埋込誘電体層を有する面を
容易に平坦化なし得る技術が望まれる。
、半導体面と絶縁体膜表面を平坦化させるために、きわ
めて高度な技術を蒙するという問題がある。たとえば所
定の場所にくぼみを設け、部分酸化の手法により平坦化
させる技術は公知であるが、これはいわゆるバース−ピ
ーク現象により、どうしても表面に凸凹を生じてしまう
。所定の位置に凹みを有する基板の全面に酸化膜や高絶
縁性多結晶シリコンなどの誘電体層を厚く形成させた後
、ラッピングなどで機械的に平坦化させる手法もあるが
、この方法ではラッピング精度などの問題から、どうし
ても半導体面をも研磨する場合が多く、然るに半導体と
絶縁膜とでは研磨速度が異なるため、同一平面を得るの
がきわめてむづかしくなる。埋込誘電体層を有する面を
容易に平坦化なし得る技術が望まれる。
本発明は上記した点に鑑みてなされたもので、内部に誘
電体層を簡単且つ制御性良く埋込み形成することを可能
とした半導体基板の製造方法を提供することを目的とす
る。
電体層を簡単且つ制御性良く埋込み形成することを可能
とした半導体基板の製造方法を提供することを目的とす
る。
本発明は少なくとも一主面に鏡面を有する半導体基板の
鏡面の所定の部分に凹部を形成し、第１の絶縁膜を形成
させた後に第２の誘電体層を形成させ、第２の誘電体層
を平坦化させた後、鏡面上の第１の膜が露出するまで第
２の誘電体層を除去し、鏡面上の第１の膜を選択的に除
去してから、少なくとも表面の一部に鏡面を有する他の
半導体基板と、両者の鏡面同志を実質的にごみなどの異
物を含まない雰囲気下で接触させ、２００℃以上で焼成
する事により一体化させた。内部に埋込誘電体層を有す
る半導体基板の製造法である。
鏡面の所定の部分に凹部を形成し、第１の絶縁膜を形成
させた後に第２の誘電体層を形成させ、第２の誘電体層
を平坦化させた後、鏡面上の第１の膜が露出するまで第
２の誘電体層を除去し、鏡面上の第１の膜を選択的に除
去してから、少なくとも表面の一部に鏡面を有する他の
半導体基板と、両者の鏡面同志を実質的にごみなどの異
物を含まない雰囲気下で接触させ、２００℃以上で焼成
する事により一体化させた。内部に埋込誘電体層を有す
る半導体基板の製造法である。
本発明によれば部分的に誘電体の層を有する半導体基板
面を容易に平坦化でき、かつ良好な鏡面の単結晶面が保
持されるので、内部も埋込誘電体層を有する半導体基板
を鏡面同志の直接接着法により簡単に形成できる。従が
って素子間の分離が完全に行え、電力用集積回路などに
おいて、素子の大電力化が容易に達成できる。
面を容易に平坦化でき、かつ良好な鏡面の単結晶面が保
持されるので、内部も埋込誘電体層を有する半導体基板
を鏡面同志の直接接着法により簡単に形成できる。従が
って素子間の分離が完全に行え、電力用集積回路などに
おいて、素子の大電力化が容易に達成できる。
以下、本発明の一実施例について図面（第１図）を参照
して説明する。なお、実施例の半導体基板の製造方法を
その製造工程順に従って説明する。
して説明する。なお、実施例の半導体基板の製造方法を
その製造工程順に従って説明する。
先ず表面粗さ５００Ｘ以下の鏡面αυを有するシリコン
結晶体に窪みα４を通常の化学エツチングなどの手法で
形成させたシリコン基板α■を用意する。
結晶体に窪みα４を通常の化学エツチングなどの手法で
形成させたシリコン基板α■を用意する。
次にこの窪みαシを有する面金面に熱酸化の手法で酸化
膜■を形成させる。この酸化膜は例えば化学蒸着法など
で形成させる事も可能である。膜厚は素子の特性設計や
工程によって決めるべきものであるが、通常は１μ程度
で充分なようである。次にこの面上に高絶縁性の多結晶
シリコンの層を、窪みα力の深さを越える厚さに形成さ
せる。その手法は通常の方法のいずれもが使える。つま
りシラン或いはクロロシランの熱分解を用いる減圧又は
常圧のＣＶＤ法などによる。次に第１図ｐに示したよう
に多結晶シリコン層をラッピングし、平坦化させる。こ
の場合、鏡面上の酸化膜に達する以前でラッピングを止
める必要がある。そうすれば同一材料の研磨になり、良
好な平坦性が達成される。
膜■を形成させる。この酸化膜は例えば化学蒸着法など
で形成させる事も可能である。膜厚は素子の特性設計や
工程によって決めるべきものであるが、通常は１μ程度
で充分なようである。次にこの面上に高絶縁性の多結晶
シリコンの層を、窪みα力の深さを越える厚さに形成さ
せる。その手法は通常の方法のいずれもが使える。つま
りシラン或いはクロロシランの熱分解を用いる減圧又は
常圧のＣＶＤ法などによる。次に第１図ｐに示したよう
に多結晶シリコン層をラッピングし、平坦化させる。こ
の場合、鏡面上の酸化膜に達する以前でラッピングを止
める必要がある。そうすれば同一材料の研磨になり、良
好な平坦性が達成される。
次いで多結晶シリコンを選択的にエツチングする手法で
鏡面上の酸化膜が露出するまで除去する。
鏡面上の酸化膜が露出するまで除去する。
これは例えばフッ酸−硝酸−酢酸＝１−３−２のような
混合液を用いれば良い。このようにすれば誘電体面をシ
リコン結晶体の鏡面部分と容易に同一平面化でき、しか
も鏡面は酸化膜で保護されているので、良好な面状態を
保っている。その後第１図（０のように鏡面上の酸化膜
を例えばフッ酸などで選択的に除去し、鏡面を露出させ
る。一方少なくとも一生面に表面粗さ５００Ａ以下の鏡
面を有するもう一つの半導体基板（４））を用意し、充
分洗滌し、水洗、乾燥させてから、浮遊塵２０個／ｒｄ
以下の清浄な雰囲気下で前記工程を経た半導体基板Ｑｌ
を充分洗浄、水洗、乾燥させて、両者の鏡面同志を接触
させ、２００℃以上、好ましくは１０００℃以上で加熱
して一体化させる（第１図回）。
混合液を用いれば良い。このようにすれば誘電体面をシ
リコン結晶体の鏡面部分と容易に同一平面化でき、しか
も鏡面は酸化膜で保護されているので、良好な面状態を
保っている。その後第１図（０のように鏡面上の酸化膜
を例えばフッ酸などで選択的に除去し、鏡面を露出させ
る。一方少なくとも一生面に表面粗さ５００Ａ以下の鏡
面を有するもう一つの半導体基板（４））を用意し、充
分洗滌し、水洗、乾燥させてから、浮遊塵２０個／ｒｄ
以下の清浄な雰囲気下で前記工程を経た半導体基板Ｑｌ
を充分洗浄、水洗、乾燥させて、両者の鏡面同志を接触
させ、２００℃以上、好ましくは１０００℃以上で加熱
して一体化させる（第１図回）。
このようにして得られた内部に埋込誘電体層（４２廃有
する半導体基板は必要ならば所望の厚さまでラップし、
基板に所望の素子を形成し、常法に従って横方向の素子
分離層（５０）−’８成すれば集積回路が得られる。
する半導体基板は必要ならば所望の厚さまでラップし、
基板に所望の素子を形成し、常法に従って横方向の素子
分離層（５０）−’８成すれば集積回路が得られる。
本実施例においては第１の絶縁膜に酸化膜を、第２の絶
縁膜に多結晶シリコンを用いたが、他に窒化ケイ素膜や
多成分系ガラス膜など、他の銹電体膜との組み合せも可
能である。また未決に示したように、誘電体層の面と鏡
面とを同一面に平担化させる事が好ましいが、例に誘電
体層が鏡面よりわずかに深く除去されていても良い。鏡
面同志は接着でき、さらにこの埋込層は結晶体と側面で
固層しているから、横方向分離のために上部に溝を形成
してもその部分がはがれ落ちる事はない。
縁膜に多結晶シリコンを用いたが、他に窒化ケイ素膜や
多成分系ガラス膜など、他の銹電体膜との組み合せも可
能である。また未決に示したように、誘電体層の面と鏡
面とを同一面に平担化させる事が好ましいが、例に誘電
体層が鏡面よりわずかに深く除去されていても良い。鏡
面同志は接着でき、さらにこの埋込層は結晶体と側面で
固層しているから、横方向分離のために上部に溝を形成
してもその部分がはがれ落ちる事はない。
さらに対向して接着されるもう一つの基板も、始めの基
板と同様な方法により埋込誘電体層を形成させたり、溝
や凹部などを形成させる事も可能である。
板と同様な方法により埋込誘電体層を形成させたり、溝
や凹部などを形成させる事も可能である。
第１回は本発明の一実施例を示す図である。
ａＱ及ヒ４０）・・・シリコン結晶体、（２０１・・・
酸化膜、■・・・多結晶シリコン層、（４２プ・・埋込
誘電体。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男
酸化膜、■・・・多結晶シリコン層、（４２プ・・埋込
誘電体。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男
Claims (1)
- 少なくとも一方の面に鏡面を有する半導体基板の前記鏡
面の一部に凹部を形成する工程と前記鏡面及び前記凹部
面に第１の絶縁膜を形成する工程と、前記凹部の前記第
１の絶縁膜上に誘電体層を形成させる工程と、前記誘電
体層を前記鏡面上の前記絶縁膜に達するまで除去する工
程と前記鏡面上の前記第１の絶縁膜を選択的に除去する
工程を経た後、少なくとも表面の一部に鏡面を有する他
の半導体基板と両者の鏡面同志を接触させ、２００℃以
上で焼成することを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162998A JPH07123136B2 (ja) | 1985-07-25 | 1985-07-25 | 埋込誘電体層を有する半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162998A JPH07123136B2 (ja) | 1985-07-25 | 1985-07-25 | 埋込誘電体層を有する半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6224641A true JPS6224641A (ja) | 1987-02-02 |
| JPH07123136B2 JPH07123136B2 (ja) | 1995-12-25 |
Family
ID=15765254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60162998A Expired - Lifetime JPH07123136B2 (ja) | 1985-07-25 | 1985-07-25 | 埋込誘電体層を有する半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123136B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129752A (ja) * | 1989-07-07 | 1991-06-03 | Shin Etsu Handotai Co Ltd | 誘電体分離基板の製造方法 |
| JPH05267439A (ja) * | 1992-03-19 | 1993-10-15 | Nec Corp | 半導体装置の製造方法 |
| US5838174A (en) * | 1995-11-24 | 1998-11-17 | Denso Corporation | Photocoupler having element isolation layers for low cross-talk low stress and high break down voltage |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357978A (en) * | 1976-11-05 | 1978-05-25 | Hitachi Ltd | Production of dielectric insulated and isolated substrate |
| JPS604897A (ja) * | 1983-06-23 | 1985-01-11 | 三菱重工業株式会社 | 廃液濃縮固化処理装置 |
| JPS6051700A (ja) * | 1983-08-31 | 1985-03-23 | Toshiba Corp | シリコン結晶体の接合方法 |
-
1985
- 1985-07-25 JP JP60162998A patent/JPH07123136B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357978A (en) * | 1976-11-05 | 1978-05-25 | Hitachi Ltd | Production of dielectric insulated and isolated substrate |
| JPS604897A (ja) * | 1983-06-23 | 1985-01-11 | 三菱重工業株式会社 | 廃液濃縮固化処理装置 |
| JPS6051700A (ja) * | 1983-08-31 | 1985-03-23 | Toshiba Corp | シリコン結晶体の接合方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129752A (ja) * | 1989-07-07 | 1991-06-03 | Shin Etsu Handotai Co Ltd | 誘電体分離基板の製造方法 |
| JPH05267439A (ja) * | 1992-03-19 | 1993-10-15 | Nec Corp | 半導体装置の製造方法 |
| US5838174A (en) * | 1995-11-24 | 1998-11-17 | Denso Corporation | Photocoupler having element isolation layers for low cross-talk low stress and high break down voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07123136B2 (ja) | 1995-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |